KR100416803B1 - 반도체 메모리 장치 및 이 장치의 프리차지 방법 - Google Patents

반도체 메모리 장치 및 이 장치의 프리차지 방법 Download PDF

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KR100416803B1 KR10-2002-0024799A KR20020024799A KR100416803B1 KR 100416803 B1 KR100416803 B1 KR 100416803B1 KR 20020024799 A KR20020024799 A KR 20020024799A KR 100416803 B1 KR100416803 B1 KR 100416803B1
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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 프리차지 방법을 공개한다. 이 장치는 복수개의 비트 라인쌍들과 복수개의 워드 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 복수개의 메모리 셀 어레이 블록들; 복수개의 비트 라인쌍들과 연결되어 데이터를 전송하는 복수개의 데이터 입출력 라인쌍들; 제1동작시에 복수개의 비트 라인쌍들을 제1프리차지 전압으로 프리차지하는 제1프리차지 회로, 제1동작시에 복수개의 데이터 입출력 라인쌍들을 제1프리차지 전압으로 프리차지하는 제2프리차지 회로, 및 제1동작시에 디스에이블되고 제2동작시에 복수개의 데이터 입출력 라인쌍들을 제2프리차지 전압으로 프리차지하는 제3프리차지 회로를 복수개의 메모리 셀 어레이 블록들 각각에 대하여 구비하는 프리차지 회로; 및 제1동작시에 제1프리차지 전압의 레벨이 원하는 레벨이상이면 제1프리차지 전압의 레벨을 낮추는 전하 방전 회로로 구성되어 있다. 따라서, 프리차지 동작시에 프리차지 전압의 레벨의 높아지는 것을 방지함으로써 데이터 리드 오류를 방지할 수 있다.

Description

반도체 메모리 장치 및 이 장치의 프리차지 방법{Semiconductor memory device and precharge method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이터 리드 동작시에 오류를 방지할 수 있는 반도체 메모리 장치 및 이 장치의 프리차지 방법에 관한 것이다.
일반적으로, 종래의 반도체 메모리 장치는 프리차지 동작시에 비트 라인쌍들을 1/2전원전압 레벨로 프리차지하기 위한 제1프리차지 회로와 데이터 입출력 라인쌍들을 1/2전원전압 레벨로 프리차지하는 제2프리차지 회로를 구비하고, 액티브 및 리드 동작시에 선택된 메모리 셀 어레이 블록의 데이터 입출력 라인쌍들을 전원전압 레벨로 만드는 제3프리차지 회로를 구비하여 구성되어 있다.
그래서, 종래의 반도체 메모리 장치는 리드 동작시에 선택된 메모리 셀 어레이 블록의 데이터 입출력 라인쌍들을 제3프리차지 회로에 의해서 전원전압 레벨로 프리차지하고, 이 후 프리차지 동작시에 선택된 메모리 셀 어레이 블록의 데이터 입출력 라인쌍들의 전원전압 레벨을 제2프리차지 회로에 의해서 1/2전원전압 레벨로 프리차지해주게 된다.
그런데, 반도체 메모리 장치의 고집적화 및 저전력소모화에 따라 동작 전압이 점점 낮아지고 있다. 이에 따라, 장치 내부에 집적화되는 트랜지스터들의 전류 구동 능력이 떨어져서 리드 동작 후 프리차지 동작시에 제2프리차지 회로가 선택된 메모리 셀 어레이 블록의 데이터 입출력 라인쌍들을 전원전압 레벨로부터 1/2전원전압 레벨로 만들 때 안정적인 1/2전원전압 레벨을 만들 수 없게 된다. 즉, 리드 동작 후 프리차지 동작시에 제2프리차지 회로를 통하여 1/2전원전압 발생회로로 데이터 입출력 라인쌍의 전하를 충분히 방전시켜야만 되는데 1/2전원전압 발생회로의 구동 능력이 떨어져서 충분히 전하를 방전하지 못하여 1/2전원전압 레벨이 높아지게 된다는 문제점이 있다.
결과적으로, 제1프리차지 회로 및 제2프리차지 회로들로 공급되는 1/2전원전압 레벨을 높아져서 즉, 프리차지 레벨이 높아져서 데이터 리드 동작시에 오류를 발생하게 된다는 문제점이 있다.
본 발명의 목적은 데이터 리드 동작시에 오류를 방지할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 프리차지 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 비트 라인쌍들과 복수개의 워드 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 복수개의 메모리 셀 어레이 블록들; 상기 복수개의 비트 라인쌍들과 연결되어 데이터를 전송하는 복수개의 데이터 입출력 라인쌍들; 제1동작시에 상기 복수개의 비트 라인쌍들을 제1프리차지 전압으로 프리차지하는 제1프리차지 회로, 상기 제1동작시에 상기 복수개의 데이터 입출력 라인쌍들을 상기 제1프리차지 전압으로 프리차지하는 제2프리차지 회로, 및 상기 제1동작시에 디스에이블되고 제2동작시에 상기 복수개의 데이터 입출력 라인쌍들을 제2프리차지 전압으로 프리차지하는 제3프리차지 회로를 상기 복수개의 메모리 셀 어레이 블록들 각각에 대하여 구비하는 프리차지 수단; 및 상기 제1동작시에 상기 제1프리차지 전압의 레벨이 원하는 레벨이상이면 상기 제1프리차지 전압의 레벨을 낮추는 전하 방전 수단을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 프리차지 방법은 복수개의 비트 라인쌍들과 복수개의 워드 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 복수개의 메모리 셀 어레이 블록들, 및 상기 복수개의 메모리 셀 어레이 블록들 각각의 상기 복수개의 비트 라인쌍들과 연결되어 데이터를 전송하는 상기 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 데이터 입출력 라인쌍들을 구비한 반도체 메모리 장치의 프리차지 방법에 있어서, 제1동작시에 상기 복수개의 메모리 셀 어레이 블록들중 선택된 메모리 셀 어레이 블록의 복수개의 데이터 입출력 라인쌍들을 제1프리차지 전압으로 프리차지하는 단계, 및 제2동작시에 상기 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 비트 라인쌍들 및 복수개의 데이터 입출력 라인쌍들을 제2프리차지 전압 레벨로 프리차지하고, 상기 프리차지 전압 레벨이 원하는 레벨이상으로 높아지면 상기 제1프리차지 전압 레벨을 낮추는 단계를 구비하는 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 구성을 개략적으로 나타내는 것이다.
도2는 도1에 나타낸 전압(VBL) 발생회로의 일예의 회로도이다.
도3은 본 발명의 반도체 메모리 장치의 구성을 개략적으로 나타내는 것이다.
도4a, b, 도5a, b, 및 도6a, b는 도3에 나타낸 전하 방전 회로의 실시예의 구성을 나타내는 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 프리차지 방법을 설명하기 전에 종래의 반도체 메모리 장치를 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 구성을 개략적으로 나타내는 것으로, 복수개의 메모리 셀 어레이 블록들(10-1 ~ 10-k), 로우 디코더(12), 컬럼 디코더(14), 데이터 입출력 멀티플렉서들(16-11 ~ 16-kk), 데이터 입출력 센스 증폭기들(18-11 ~ 18-kk), 전원전압(IVC) 발생회로(20), 프리차지 전압(VBL) 발생회로(22), 메모리 셀 어레이 블록들(10-1 ~ 10-k) 각각의 왼쪽의 어레이 비트 라인쌍들((ABL1, ABL1B), (ABL2, ABL2B), ...)에 연결된 비트 라인 프리차지 회로(BLPRE1), 메모리 셀 어레이 블록들(10-1 ~ 10-k) 각각의 오른쪽의 어레이 비트 라인쌍들((ABL1, ABL1B), (ABL2, ABL2B), ...)에 연결된 비트 라인 프리차지 회로(BLPRE2), 메모리 셀 어레이 블록들(10-1 ~ 10-k) 각각의 센스 비트라인쌍들((SBL1, SBL1B), (SBL2, SBL2B), ...)에 연결된 비트 라인 센스 증폭기(BLSA)(24)와 데이터 입출력 게이트(DIOG), 메모리 셀 어레이 블록들(10-1 ~ 10-k) 각각의 왼쪽의 어레이 비트 라인쌍들((ABL1, ABL1B), (ABL2, ABL2B), ...) 각각과 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B), ...)사이에 연결된 비트 라인 아이솔레이션 게이트(ISOG1), 메모리 셀 어레이 블록들(10-1 ~ 10-k) 각각의 오른쪽의 어레이 비트 라인쌍들((ABL1, ABL1B), (ABL2, ABL2B), ...)과 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B), ...)사이에 연결된 비트 라인 아이솔레이션 게이트(ISOG2), 및 데이터 입출력 라인쌍들((IO11, IO11B) ~ (IOkk, IOkkB))에 연결된 프리차지 회로들(IVCPRE11 ~ IVCPREkk), 프리차지 회로들(VBLPRE11 ~ VBLPREkk), 데이터 입출력 멀티플렉서들(IOMUX)(16-11 ~ 16-kk), 및 데이터 입출력 센스 증폭기들(IOSA)(18-11 ~ 18-kk)로 구성되어 있다.
도1에서, 데이터 입출력 라인쌍들((IO11, IO11B) ~ (IOkk, IOkkB))은 인접하는 메모리 셀 어레이 블록들에 공유되는 신호 라인쌍들이다. 데이터 입출력 라인쌍들((IO11, IO11B) ~ (IOkk, IOkkB))에 연결되는 회로들 또한 인접하는 메모리 셀 어레이 블록들에 공유되는 회로들이다. 그리고, 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B), ...)에 연결되는 회로들 또한 인접하는 메모리 셀 어레이 블록들에 공유되는 회로들이다.
도1에서, 데이터 입출력 게이트들(DIOG) 각각은 NM0S트랜지스터들(N1, N2)로 구성되고, 비트 라인 아이솔레이션 게이트들(ISOG1, ISOG2) 각각은 NMOS트랜지스터들(N3, N4)로 구성되고, 비트 라인 프리차지 회로들(BLPRE1, BLPRE2) 각각은 NMOS트랜지스터들(N5, N6, N7)로 구성되고, 프리차지 회로들(IVCPRE11 ~ IVCPREkk) 각각은 NMOS트랜지스터들(N8, N9, N10)로 구성되고, 프리차지 회로들(VBLPRE11 ~ VBLPREkk) 각각은 NMOS트랜지스터들(N11, N12, N13)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
로우 디코더(12)는 로우 어드레스(RA)를 디코딩하여 워드 라인 선택신호들(WL1 ~ WLm)을 발생한다. 컬럼 디코더(14)는 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택신호들(CSL1 ~ CSLn)을 발생한다. 데이터 입출력 게이트들(DIOG) 각각은 컬럼 선택신호들(CSL1 ~ CSLn) 각각에 응답하여 온되어 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B), ...)과 데이터 입출력 라인쌍들((IO11, IO11B) ~ (IOkk, IOkkB))사이에 데이터를 전송한다. 비트 라인 센스증폭기(24)는 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B), ...)의 전압 차를 증폭한다. 비트 라인 아이솔레이션 게이트들(ISOG1, ISOG2) 각각은 프리차지 동작시에는 전원전압 레벨의 비트 라인 아이솔레이션 제어신호들(ISO1, ISO2, ...)에 응답하여 온되고, 액티브 동작시에는 고전압 레벨의 비트 라인 아이솔레이션 제어신호들(ISO1, ISO2, ...)에 응답하여 완전하게 온된다. 프리차지 회로들(BLPRE1, BLPRE2) 각각은 프리차지 제어신호들(PRE1, PRE2, ...)에 응답하여 어레이 비트 라인쌍들((ABL1, ABL1B), (ABL2, ABL2B), ...)과 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B), ...)을 전압(VBL) 레벨로 프리차지한다. 전압(VBL)의 레벨은 IVC/2 레벨이다. 프리차지 제어신호들(PRE1, PRE2, ...) 각각은 메모리 셀 어레이 블록들(10-1 ~ 10-k) 각각을 선택하기 위한 블록 선택신호들에 응답하여 "하이"레벨로 천이된다. 프리차지 회로들(IVCPRE11 ~ IVCPREkk) 각각은 프리차지 제어신호들(A11 ~ Akk)에 응답하여 데이터 입출력 라인쌍들((IO11, IO11B) ~ (IOkk, IOkkB))을 전원전압(IVC) 레벨로 만든다. 프리차지 회로들(VBLPRE11 ~ VBLPREkk) 각각은 프리차지 제어신호들(B11 ~ Bkk)에 응답하여 데이터 입출력 라인쌍들((IO11, IO11B) ~ (IOkk, IOkkB))을 전압(VBL) 레벨로 프리차지한다. 데이터 입출력 멀티플렉서들(16-11 ~ 16-kk) 각각은 라이트시에 블록 선택신호에 응답하여 데이터 입출력 센스 증폭기들(18-11 ~ 18-kk)로부터 출력되는 신호를 데이터 입출력 라인쌍들((IO11, IO11B) ~ (IOkk, IOkkB))로 전송하고, 리드시에 블록 선택신호에 응답하여 데이터 입출력 라인쌍들((IO11, IO11B) ~ (IOkk, IOkkB))의 신호를 데이터 입출력 센스 증폭기들(18-11 ~ 18-kk)로 전송한다. 데이터 입출력 센스 증폭기들(18-11 ~ 18-kk) 각각은 데이터 입출력 멀티플렉서들(16-11 ~ 16-kk)로부터 출력되는 신호의 전류 차를 증폭하여 출력한다.
도1에 나타낸 종래의 반도체 메모리 장치의 데이터 리드 동작을 메모리 셀 어레이 블록(50-1)이 선택되는 경우를 예로 들어 설명하면 다음과 같다.
어레이 비트 라인쌍들((ABL1, ABL1B), (ABL2, ABL2B), ...)과 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B), ...)이 프리차지된 상태에서, 액티브 명령과 함께 로우 어드레스(RA) 및 블록 어드레스(미도시)가 인가되면 로우 디코더(12)는 로우 어드레스(RA)를 디코딩하여 메모리 셀 어레이 블록(10-1)의 워드 라인을 선택하기 위한 워드 라인 선택신호(WL1)를 발생한다. 이때, 블록 어드레스에 응답하여 메모리 셀 어레이 블록(10-1)을 선택하기 위한 블록 선택신호가 발생되면, 비트 라인 프리차지 제어신호(PRE1)가 "로우"레벨로 천이하고, 블록 선택신호에 응답하여 비트 라인 아이솔레이션 제어신호(ISO1)가 고전압 레벨로 천이한다. 그러면, 프리차지 회로들(BLPRE1, BLPRE2)이 오프되고, 비트 라인 아이솔레이션 게이트들(ISOG1, ISOG2)이 완전하게 온되어, 어레이 비트 라인쌍들((ABL1, ABL1B), (ABL2, ABL2B))과 워드 라인 선택신호(WL1)에 응답하여 온되는 메모리 셀들사이에 전하 공유 동작이 수행된다. 이에 따라, 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B))사이에 소정 전압 차가 발생하게 되고, 이때, 비트 라인 센스 증폭기(BLSA)이 동작하여 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B))의 전압을 증폭한다. 또한, 이때, 제어신호들(A11, A12)이 "하이"레벨로 천이하고, 제어신호들(B11, B12)이 "로우"레벨로 천이한다. 그리고, 데이터 입출력 멀티플렉서들(16-11, 16-12)이 온된다. 따라서, 데이터 입출력 라인쌍들((IO11, IO11B), (IO12, IO12B))은 전원전압(IVC) 레벨로 천이하게 된다.
리드 명령과 함께 컬럼 어드레스가 인가되면, 컬럼 디코더(14)는 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택신호(CSL1)를 발생한다. 데이터 입출력 게이트들(DIOG)은 컬럼 선택신호(CSL1)에 응답하여 온되어 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B))의 증폭된 신호를 데이터 입출력 라인쌍들((IO11, IO11B), (IO12, IO12B))로 전송한다. 데이터 입출력 라인쌍들((IO11, IO11B), (IO12, IO12B))로 전송된 데이터는 데이터 입출력 멀티플렉서들(16-11, 16-12)을 통하여 출력된다. 데이터 입출력 센스 증폭기들(18-11, 18-12)은 데이터 입출력 멀티플렉서들(16-11, 16-12)로부터 출력되는 신호의 전류차를 증폭하여 출력한다. 즉, 데이터 입출력 라인쌍들((IO11, IO11B), (IO12, IO12B))이 전원전압(IVC) 레벨로 프리차지된 상태에서, 데이터 입출력 게이트들((IO11, IO11B), (IO12, IO12B))이 온되면, "하이"레벨의 센스 비트 라인(또는, 반전 센스 비트 라인)에 연결된 데이터 입출력 라인(또는, 반전 데이터 입출력 라인)은 전원전압(IVC) 레벨을 유지하고, "로우"레벨의 반전 센스 비트 라인(또는, 센스 비트 라인)에 연결된 반전 데이터 입출력 라인(또는, 데이터 입출력 라인)의 전압 레벨은 낮아지게 된다. 따라서, 센스 비트 라인(또는, 반전 센스 비트 라인)과 데이터 입출력 라인(또는, 반전 데이터 입출력 라인)사이에는 전류가 흐르지 않고, 반전 센스 비트 라인(또는, 센스 비트 라인)과 반전 데이터 입출력 라인(또는, 데이터 입출력 라인)사이에는 전류가 흐르게 된다. 이때, 데이터 입출력 센스 증폭기들(18-11, 18-12)이 데이터 입출력 라인쌍들((IO11, IO11B), (IO12, IO12B))의 전류 차를 증폭하여 출력한다.
리드 명령이 수행되고 난 후에 프리차지 명령이 인가되면, 프리차지 제어신호(PRE1)와 제어신호(B11, B12)가 "하이"레벨로 천이하고, 제어신호(A11, A12)가 "로우"레벨로 천이한다. 따라서, 어레이 비트 라인쌍들((ABL1, ABL1B), (ABL2, ABL2B))과 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B))이 전압(VBL1) 레벨로 프리차지되고, 데이터 입출력 라인쌍들((IO11, IO11B), (IO12, IO12B))이 전원전압(IVC) 레벨로부터 전압(VBL) 레벨로 프리차지된다. 그래서, 데이터 입출력 라인쌍들((IO11, IO11B), (IO12, IO12B)) 각각의 전하가 프리차지 회로들(IVCPRE11, IVCPRE12)을 구성하는 NMOS트랜지스터들(N12, N13)을 통하여 전압(VBL) 발생 라인으로 유입된다. 이때, 전압(VBL) 발생회로의 구동 능력이 작아 데이터 입출력 라인쌍들((IO11, IO11B), (IO12, IO12B))의 전하를 충분히 방전하지 못하므로 전압(VBL) 발생 라인의 전압 레벨이 높아지게 된다.
결과적으로, 프리차지 동작시에 메모리 셀 어레이 블록들(10-1 ~ 10-k)의 어레이 비트 라인쌍들((ABL1, ABL1B), (ABL2, ABL2B), ...)과 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B), ...), 및 데이터 입출력 라인쌍들((IO11, IO11B) ~ (IOkk, IOkkB))의 프리차지 레벨이 높아지게 된다.
이는 선택된 메모리 셀과 어레이 비트 라인쌍사이에 전하 공유 동작 수행시에 비트 라인과 반전 비트 라인사이에 전압 차가 감소되어 비트 라인 센스 증폭기가 비트 라인쌍의 신호를 정확하게 증폭할 수 없게 된다는 문제점이 있다.
도2는 도1에 나타낸 전압(VBL) 발생회로의 일예의 회로도로서, PMOS트랜지스터들(P1, P2, P3), 및 NMOS트랜지스터들(N14, N15, N16)로 구성되어 있다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
노드(A)의 전압이 1/2 IVC이면 노드(C)의 전압은 1/2 IVC + VTN이 되고, 노드(D)의 전압은 1/2 IVC -VTP가 된다. 여기에서, VTN은 NMOS트랜지스터(N14)의 문턱전압이고, VTP는 PMOS트랜지스터(P2)의 문턱전압이다. 따라서, NMOS트랜지스터(N14)와 PMOS트랜지스터(P2)는 완전하게 온되기 직전의 상태로 되어 안정된 1/2 IVC를 전압(VBL)으로 발생한다.
이 상태에서, 출력전압(VOUT)의 레벨이 낮아지게 되면 PMOS트랜지스터(P1)의 저항값이 작아지고, NMOS트랜지스터(N15)의 저항 값이 커져서, 노드(A)의 전압이높아지게 된다. 그러면, 노드(C)의 전압이 높아지고, 노드(D)의 전압이 낮아지게 되어 NMOS트랜지스터(N16)가 온되고, PMOS트랜지스터(P3)가 오프되어 노드(B)의 전압이 높아진다.
반면에, 출력전압(VOUT)이 높아지게 되면, NMOS트랜지스터(N15)의 저항값이 작아지게 되고, PMOS트랜지스터(P1)의 저항값이 커져서 노드(A)의 전압이 낮아지게 된다. 그러면, 노드(C)의 전압이 낮아지고 노드(D)의 전압이 높아지게 되어 PMOS트랜지스터(P3)가 온되고, NMOS트랜지스터(N16)가 오프되어 노드(B)의 전압이 낮아진다.
이와같은 방법으로 전압(VBL) 발생회로(22)는 안정된 전압(VBL) 레벨을 유지한다.
도2에 나타낸 전압(VBL) 발생회로는 전압(VBL)의 변동이 커야 트랜지스터들의 구동 능력이 커지게 된다.
따라서, 리드 동작에서 프리차지 동작으로 전환시에 선택된 메모리 셀 어레이 블록의 데이터 입출력 라인쌍들로부터 전압(VBL) 발생 라인으로 유입되는 전하를 원활하게 방전하기 위하여 단순하게 트랜지스터들의 크기를 크게하는 것만으로는 전압(VBL) 발생 라인의 전압을 낮출 수 없다.
즉, 종래의 반도체 메모리 장치의 문제점을 해결하기 위하여 전압(VBL) 발생회로를 구성하는 트랜지스터들의 크기를 크게하는 것은 전압(VBL) 발생 라인의 전압을 낮출 수 없으며, 전류 소모를 증가하고, 집적화시에 레이아웃 면적을 증가하게 된다는 문제점이 있다.
도3은 본 발명의 반도체 메모리 장치의 구성을 개략적으로 나타내는 것으로, 도1에 나타낸 반도체 메모리 장치의 전압(VBL) 발생 라인과 접지전압사이 소정 개수의 전하 방전 회로들(30-1 ~ 30-ℓ)을 추가하여 구성되어 있다.
도3에 나타낸 본 발명의 반도체 메모리 장치는 도1에 나타낸 반도체 메모리 장치의 동작과 동일하다.
단지, 프리차지 동작시에 프리차지 제어신호(PRE)에 응답하여 전하 방전회로들(30-1 ~ 30-ℓ)이 전압(VBL) 발생 라인의 전하를 방전한다. 따라서, 프리차지 동작시에 전압(BL) 발생 라인의 전압이 높아지는 것을 방지할 수 있다.
즉, 본 발명의 반도체 메모리 장치는 리드 동작에서 프리차지 동작으로 전환시에 선택된 메모리 셀 어레이 블록의 해당 데이터 입출력 라인쌍들로부터 유입되는 전하가 전압(VBL) 발생 라인의 전압을 높이는 것을 방지하기 위하여 전압(VBL) 발생 라인에 전하 방전 회로들(30-1 ~ 30-ℓ)을 연결하여 프리차지 동작시에 전압(VBL) 발생 라인의 전하를 방전하도록 구성한 것이다.
도4a, b, 도5a, b, 및 도6a, b는 도3에 나타낸 전하 방전 회로의 실시예의 구성을 나타내는 회로도이다.
도4a에 나타낸 전하 방전 회로는 전압(VBL) 발생 라인과 접지전압사이에 직렬 연결된 NMOS트랜지스터들(N17, N18)로 구성되어 있다.
도4a에 나타낸 회로의 동작을 설명하면 다음과 같다.
프리차지 동작시에 프리차지 제어신호(PRE)에 응답하여 NMOS트랜지스터(N17)가 온되고, 전압(VBL) 발생 라인의 전압이 NMOS트랜지스터(N18)의 문턱전압 보다높으면 전압(VBL) 발생 라인의 전하가 NMOS트랜지스터들(N17, N18)을 통하여 방전된다. 이때, 프리차지 제어신호(PRE)는 소정 시간 동안 온되는 펄스 신호이다.
도4b에 나타낸 전하 방전 회로는 전압(VBL) 발생 라인과 접지전압사이에 직렬 연결된 NMOS트랜지스터(N19)로 구성되어 있다.
도4b에 나타낸 회로의 동작을 설명하면 다음과 같다.
프리차지 동작시에 프리차지 제어신호(PRE)에 응답하여 NMOS트랜지스터(N19)가 온되면 소정 시간동안 전압(VBL) 발생 라인의 전하가 NMOS트랜지스터(N19)를 통하여 방전된다.
도5a에 나타낸 전하 방전 회로는 전압(VBL) 발생 라인과 접지전압사이에 직렬 연결된 NMOS트랜지스터들(N20, N21)로 구성되어 있다.
도5a에 나타낸 회로의 동작을 설명하면 다음과 같다.
인에이블 신호(EN)에 응답하여 NMOS트랜지스터(N20)가 온되어 전하 방전 회로의 동작이 인에이블되고, 프리차지 제어신호(PRE)에 응답하여 NMOS트랜지스터(N21)가 온되어 소정 시간동안 전압(VBL) 발생 라인의 전하가 NMOS트랜지스터들(N20, N21)을 통하여 방전된다.
정상 모드에서는 "하이"레벨의 인에이블 신호(EN)를 인가하여 전하 방전 회로의 동작을 인에이블하고, 테스트 모드에서는 "로우"레벨의 인에이블 신호(EN)를 인가하여 전하 방전 회로의 동작을 디스에이블한다.
즉, 필요한 동작 모드에서만 전하 방전 회로가 동작하도록 제어하는 것이 가능하다.
도5b에 나타낸 전하 방전 회로는 전압(VBL) 발생 라인과 접지전압사이에 직렬 연결된 NMOS트랜지스터들(N22, N23, N24)로 구성되어 있다.
도5b에 나타낸 회로의 동작을 설명하면 다음과 같다.
인에이블 신호(EN)에 응답하여 NMOS트랜지스터(N22)가 온되어 전하 방전 회로의 동작이 인에이블되고, 프리차지 제어신호(PRE)에 응답하여 NMOS트랜지스터(N23)가 온된다. 이때, 전압(VBL) 발생 라인의 전압이 NMOS트랜지스터(N24)의 문턱전압 보다 크면 전압(VBL) 발생 라인의 전하가 NMOS트랜지스터들(N22, N23, N24)을 통하여 방전된다.
도6a에 나타낸 전하 방전 회로는 전압(VBL) 발생 라인과 접지전압사이에 직렬 연결된 NMOS트랜지스터들(N25, N26)로 구성되어 있다.
도6a에 나타낸 회로의 동작을 설명하면 다음과 같다.
인에이블 신호(EN)에 응답하여 NMOS트랜지스터(N25)가 온된다. 이 상태에서, 전압(VBL) 발생 라인의 전압이 NMOS트랜지스터(N26)의 문턱전압 보다 크면 전압(VBL) 발생 라인의 전하가 NMOS트랜지스터들(N25, N26)을 통하여 방전된다.
도6b에 나타낸 전하 방전 회로는 전압(VBL) 발생 라인과 접지전압사이에 직렬 연결된 NMOS트랜지스터들(N27, N28, N29)로 구성되어 있다.
도6b에 나타낸 회로의 동작을 설명하면 다음과 같다.
인에이블 신호(EN)에 응답하여 NMOS트랜지스터(N27)가 온된다. 이 상태에서, 전압(VBL) 발생 라인의 전압이 NMOS트랜지스터들(N28, N29)의 문턱전압을 합한 전압보다 크면 전압(VBL) 발생 라인의 전하가 NMOS트랜지스터들(N27, N28, N29)을 통하여 방전된다.
즉, 도4a, b에 나타낸 전하 방전 회로는 정상 모드 및 테스트 모드 동작에서 프리차지 동작이 수행되면 동작한다. 반면에, 도5a, b에 나타낸 전하 방전 회로는 정상 모드(또는, 테스트 모드)에서 프리차지 동작이 수행될 때만 동작하다. 그리고, 도6a, b에 나타낸 전하 방전 회로는 정상 모드(또는, 테스트 모드)중의 한 가지 모드에서만 동작한다.
상술한 실시예의 전하 방전 회로의 구성에서, 전압(VBL) 발생 라인과 접지전압사이에 연결된 다이오우드 구성의 트랜지스터의 개수를 조절함으로써 전압(VBL) 발생 라인의 전압이 원하는 전압 레벨이하로 떨어지게 되면 전하 방전 동작을 멈추도록 구성할 수 있다.
따라서, 본 발명의 반도체 메모리 장치는 특정 모드 또는 특정 동작이 수행되는 경우에 전압(VBL) 발생 라인의 전압이 높아지면 전하 방전 회로에 의해서 전하를 방전함으로써 전압(VBL) 발생 라인의 전압이 높아지는 것을 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치 및 이 장치의 프리차지 방법은 프리차지 동작시에 프리차지 전압의 레벨의 높아지는 것을 방지함으로써 데이터 리드 오류를 방지할 수 있다.

Claims (16)

  1. 복수개의 비트 라인쌍들과 복수개의 워드 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 복수개의 메모리 셀 어레이 블록들;
    상기 복수개의 비트 라인쌍들과 연결되어 데이터를 전송하는 복수개의 데이터 입출력 라인쌍들;
    제1동작시에 상기 복수개의 비트 라인쌍들을 제1프리차지 전압으로 프리차지하는 제1프리차지 회로,
    상기 제1동작시에 상기 복수개의 데이터 입출력 라인쌍들을 상기 제1프리차지 전압으로 프리차지하는 제2프리차지 회로, 및
    상기 제1동작시에 디스에이블되고 제2동작시에 상기 복수개의 데이터 입출력 라인쌍들을 제2프리차지 전압으로 프리차지하는 제3프리차지 회로를 상기 복수개의 메모리 셀 어레이 블록들 각각에 대하여 구비하는 프리차지 수단; 및
    상기 제1동작시에 상기 제1프리차지 전압의 레벨이 원하는 레벨이상이면 상기 제1프리차지 전압의 레벨을 낮추는 전하 방전 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1프리차지 전압은
    상기 제2프리차지 전압을 2로 나눈 전압인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제1동작은
    프리차지 동작인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 전하 방전 수단은
    상기 제1프리차지 전압과 접지전압사이에 연결되고 상기 프리차지 동작시에 소정 시간 온되는 제1트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 전하 방전 수단은
    상기 제1트랜지스터와 접지전압사이에 직렬 연결된 다이오우드 구성의 적어도 하나이상의 제2트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 제1동작은
    정상 모드 동작인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 전하 방전 수단은
    상기 제1프리차지 전압과 접지전압사이에 연결되고 상기 정상 모드 동작시에 인에이블되는 제1트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 전하 방전 수단은
    상기 제1트랜지스터와 접지전압사이에 직렬 연결된 다이오우드 구성의 적어도 하나이상의 제2트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 제1동작은
    정상 모드 동작시의 프리차지 동작인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 전하 방전 수단은
    상기 제1프리차지 전압에 연결되고 상기 정상 동작시에 인에이블되는 제1트랜지스터; 및
    상기 제1트랜지스터와 접지전압사이에 직렬 연결되고 상기 프리차지 동작시에 소정 시간 온되는 제2트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 전하 방전 수단은
    상기 제2트랜지스터와 접지전압사이에 직렬 연결된 다이오우드 구성의 적어도 하나이상의 제3트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 복수개의 비트 라인쌍들과 복수개의 워드 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 복수개의 메모리 셀 어레이 블록들; 및
    상기 복수개의 메모리 셀 어레이 블록들 각각의 상기 복수개의 비트 라인쌍들과 연결되어 데이터를 전송하는 상기 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 데이터 입출력 라인쌍들을 구비한 반도체 메모리 장치의 프리차지 방법에 있어서,
    제1동작시에 상기 복수개의 메모리 셀 어레이 블록들중 선택된 메모리 셀 어레이 블록의 복수개의 데이터 입출력 라인쌍들을 제1프리차지 전압으로 프리차지하는 단계; 및
    제2동작시에 상기 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 비트 라인쌍들 및 복수개의 데이터 입출력 라인쌍들을 제2프리차지 전압 레벨로 프리차지하고, 상기 프리차지 전압 레벨이 원하는 레벨이상으로 높아지면 상기 제1프리차지 전압 레벨을 낮추는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 방법.
  13. 제12항에 있어서, 상기 제2프리차지 전압은
    상기 제1프리차지 전압을 2로 나눈 전압인 것을 특징으로 하는 반도체 메모리 장치의 프리차지 방법.
  14. 제12항에 있어서, 상기 제2동작은
    프리차지 동작인 것을 특징으로 하는 반도체 메모리 장치의 프리차지 방법.
  15. 제12항에 있어서, 상기 제2동작은
    정상 모드 동작인 것을 특징으로 하는 반도체 메모리 장치의 프리차지 방법.
  16. 제12항에 있어서, 상기 제2동작은
    정상 모드 동작시의 프리차지 동작인 것을 특징으로 하는 반도체 메모리 장치의 프리차지 방법.
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