JP4440558B2 - 半導体メモリー装置 - Google Patents
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Description
【発明に属する技術分野】
本発明は、半導体メモリー装置に係り、特にデータリード動作時に誤りを防ぐ事のできる半導体メモリー装置に関するものである。
【0002】
【従来の技術】
一般的に、従来の半導体メモリー装置は、プリチャージ動作時にビットラインペア(ビットライン対)を1/2電源電圧レベルにプリチャージするための第1プリチャージ回路と、データ入出力ラインペア(データ入出力ライン対)を1/2電源電圧レベルにプリチャージする第2プリチャージ回路を備え、アクティブ及びリード動作時に選択されたメモリーセルアレイブロックのデータ入出力ラインペアを電源電圧レベルにする第3プリチャージ回路を備えて構成されている。
【0003】
従来の半導体メモリー装置は、リード動作時に選択されたメモリーセルアレイブロックのデータ入出力ラインペアを第3プリチャージ回路によって電源電圧レベルにプリチャージし、その後、プリチャージ動作時に選択されたメモリーセルアレイブロックのデータ入出力ラインペアの電源電圧レベルを第2プリチャージ回路によって1/2電源電圧レベルにプリチャージする。
【0004】
ところが、半導体メモリー装置の高集積化及び低電力消耗化により動作電圧がますます低下している。これにより、装置内部に集積化されるトランジスターの電流駆動能力が落ちて、リード動作後のプリチャージ動作時において、第2プリチャージ回路が選択されたメモリーセルアレイブロックのデータ入出力ラインペアを電源電圧レベルから1/2電源電圧レベルにさせる時に安定的な1/2電源電圧レベルを作ることができない。すなわち、リード動作後のプリチャージ動作時に第2プリチャージ回路を通じて1/2電源電圧発生回路でデータ入出力ラインペアの電荷を充分に放電しなければならないが、1/2電源電圧発生回路の駆動能力が落ちって充分に電荷を放電できず1/2電源電圧レベルが高くなるという問題点がある。
【0005】
結果的に、第1プリチャージ回路及び第2プリチャージ回路に供給される1/2電源電圧レベルが高くなり、すなわち、プリチャージレベルが高くなり、データリード動作時に誤りが発生するという問題点がある。
【0006】
【発明が解決しようとする課題】
本発明の目的は、データリード動作時における誤りを防ぐ事のできる半導体メモリー装置を提供する事にある。
【0008】
前述した目的を達成するための本発明の半導体メモリー装置は、複数個のビットラインペアと複数個のワードラインの間に連結された複数個のメモリーセルをそれぞれ備えた複数個のメモリーセルアレイブロックと、前記複数個のビットラインペアと連結されデータを伝送する複数個のデータ入出力ラインペアと、プリチャージ動作時に前記複数個のビットラインペアを第1プリチャージ電圧にプリチャージする第1プリチャージ回路と、前記プリチャージ動作時に前記複数個のデータ入出力ラインペアを前記第1プリチャージ電圧にプリチャージする第2プリチャージ回路と、前記プリチャージ動作時にディセーブルされ、読み出し動作時に前記複数個のメモリーセルアレイブロックの各々に対応する前記データ入出力ラインペアを、前記第1プリチャージ電圧より高い第2プリチャージ電圧にプリチャージする複数の第3プリチャージ回路と、前記第1プリチャージ電圧を供給するプリチャージ電圧供給ラインと、前記プリチャージ電圧供給ラインに連結され、前記プリチャージ動作時に前記プリチャージ電圧供給ラインの電圧レベルが前記第1プリチャージ電圧よりも高くなると、前記プリチャージ電圧供給ラインの電圧レベルを下げる電荷放電手段とを備えることを特徴とする。
【0010】
【発明の実施の形態】
以下、本発明の望ましい実施形態の半導体メモリー装置及びこの装置のプリチャージ方法を説明する前に、従来の半導体メモリー装置を説明する。
【0011】
図1は、従来の半導体メモリー装置の構成を概略的に示した図である。この半導体メモリー装置は、複数個のメモリーセルアレイブロック10−1〜10−k、ローデコーダー12、コラムデコーダー14、データ入出力マルチプレクサ16−11〜16−kk、データ入出力センス増幅器18−11〜18−kk、電源電圧IVC発生回路20、プリチャージ電圧VBL発生回路22、メモリーセルアレイブロック10−1〜10−kの各々の左側のアレイビットラインペア(ABL1,ABL1B),(ABL2,ABL2B)、…に連結されたビットラインプリチャージ回路BLPRE1、メモリーセルアレイブロック10−1〜10−kの各々の右側のアレイビットラインペア(ABL1,ABL1B),(ABL2,ABL2B)、…に連結されたビットラインプリチャージ回路BLPRE2、メモリーセルアレイブロック10−1〜10−kの各々のセンスビットラインペア(SBL1,SBL1B),(SBL2,SBL2B)、…に連結されたビットラインセンス増幅器BLSA、24とデータ入出力ゲートDIOG、メモリーセルアレイブロック10−1〜10−kの各々の左側のアレイビットラインペア(ABL1,ABL1B),(ABL2,ABL2B)、…各々とセンスビットラインペア(SBL1,SBL1B),(SBL2,SBL2B)、…の間に連結されたビットラインアイソレーションゲートISOG1、メモリーセルアレイブロック10−1〜10−kの各々の右側のアレイビットラインペア(ABL1,ABL1B),(ABL2,ABL2B)、…とセンスビットラインペア(SBL1,SBL1B),(SBL2,SBL2B)、…の間に連結されたビットラインアイソレーションゲートISOG2、及びデータ入出力ラインペア(IO11,IO11B)〜(IOkk,IOkkB)に連結されたプリチャージ回路IVCPRE11〜IVCPREkk、プリチャージ回路VBLPRE11〜VBLPREkk、データ入出力マルチプレクサIOMUX、16−11〜16−kk、及びデータ入出力センス増幅器IOSA、18−11〜18−kkで構成されている。
【0012】
図1において、データ入出力ラインペア(IO11,IO11B)〜(IOkk,IOkkB)は、隣接するメモリーセルアレイブロックに共有される信号ラインペアである。データ入出力ラインペア(IO11,IO11B)〜(IOkk,IOkkB)に連結される回路、または隣接するメモリーセルアレイブロックで共有される回路である。そして、センスビットラインペア(SBL1,SBL1B),(SBL2,SBL2B)、…に連結される回路、または隣接するメモリーセルアレイブロックで共有される回路である。
【0013】
図1において、データ入出力ゲートDIOGの各々はNMOSトランジスターN1,N2で構成され、ビットラインアイソレーションゲートISOG1,ISOG2の各々はNMOSトランジスターN3,N4で構成され、ビットラインプリチャージ回路BLPRE1,BLPRE2の各々はNMOSトランジスターN5,N6,N7で構成され、プリチャージ回路IVCPRE11〜IVCPREkkの各々はNMOSトランジスターN8,N9,N10で構成され、プリチャージ回路VBLPRE11〜VBLPREkkの各々はNMOSトランジスターN11,N12,N13で構成されている。
【0014】
図1に示された各ブロックの機能を説明する。
【0015】
ローデコーダー12は、ローアドレスRAをデコーディングしてワードライン選択信号WL1〜WLmを発生する。コラムデコーダー14は、コラムアドレスCAをデコーディングしてコラム選択信号CSL1〜CSLnを発生する。データ入出力ゲートDIOGの各々は、コラム選択信号CSL1〜CSLn各々に応答してオンされ、センスビットラインペア(SBL1,SBL1B),(SBL2,SBL2B)、…とデータ入出力ラインペア(IO11,IO11B)〜(IOkk,IOkkB)の間にデータを伝送する。ビットラインセンス増幅器24は、センスビットラインペア(SBL1,SBL1B),(SBL2,SBL2B)、…の電圧差を増幅する。ビットラインアイソレーションゲートISOG1,ISOG2の各々は、プリチャージ動作時には、電源電圧レベルのビットラインアイソレーション制御信号ISO1,ISO2、…に応答してオンされ、アクティブ動作時には、高電圧レベルのビットラインアイソレーション制御信号ISO1,ISO2、…に応答して完全にオンとなる。
【0016】
プリチャージ回路BLPRE1,BLPRE2の各々は、プリチャージ制御信号PRE1,PRE2、…に応答してアレイビットラインペア(ABL1,ABL1B),(ABL2,ABL2B)、…とセンスビットラインペア(SBL1,SBL1B),(SBL2,SBL2B)、…を電圧VBLレベルにプリチャージする。電圧VBLのレベルはIVC/2レベルである。プリチャージ制御信号PRE1,PRE2、…各々は、メモリーセルアレイブロック10−1〜10−kの各々を選択するためのブロック選択信号に応答して“ハイ”レベルに遷移する。プリチャージ回路IVCPRE11〜IVCPREkkの各々は、プリチャージ制御信号A11〜Akkに応答してデータ入出力ラインペア(IO11,IO11B)〜(IOkk,IOkkB)を電源電圧IVCレベルにする。プリチャージ回路VBLPRE11〜VBLPREkkの各々は、プリチャージ制御信号B11〜Bkkに応答してデータ入出力ラインペア(IO11,IO11B)〜(IOkk,IOkkB)を電圧VBLレベルにプリチャージする。
【0017】
データ入出力マルチプレクサ16−11〜16−kkの各々は、ライト時にブロック選択信号に応答してデータ入出力センス増幅器18−11〜18−kkから出力される信号をデータ入出力ラインペア(IO11,IO11B)〜(IOkk,IOkkB)に伝送し、リード時にブロック選択信号に応答してデータ入出力ラインペア(IO11,IO11B)〜(IOkk,IOkkB)の信号をデータ入出力センス増幅器18−11〜18−kkに伝送する。データ入出力センス増幅器18−11〜18−kkの各々は、データ入出力マルチプレクサ16−11〜16−kkから出力される信号の電流差を増幅して出力する。
【0018】
図1に示した従来の半導体メモリー装置のデータリード動作をメモリーセルアレイブロック50−1が選択される場合を例として説明する。
【0019】
アレイビットラインペア(ABL1,ABL1B),(ABL2,ABL2B)、…とセンスビットラインペア(SBL1,SBL1B),(SBL2,SBL2B)、…がプリチャージされた状態で、アクティブ命令とともにローアドレスRA及びブロックアドレス(図には示してない)が入力されると、ローデコーダー12はローアドレスRAをデコーディングしてメモリーセルアレイブロック10−1のワードラインを選択するためワードライン選択信号WL1を発生する。この時、ブロックアドレスに応答してメモリーセルアレイブロック10−1を選択するためのブロック選択信号が発生すると、ビットラインプリチャージ制御信号PRE1が“ロー”レベルに遷移し、ブロック選択信号に応答してビットラインアイソレーション制御信号ISO1が高電圧レベルに遷移する。そうなれば、プリチャージ回路BLPRE1,BLPRE2がオフされ、ビットラインアイソレーションゲートISOG1,ISOG2が完全にオンされ、アレイビットラインペア(ABL1,ABL1B),(ABL2,ABL2B)とワードライン選択信号WL1に応答してオンされるメモリーセルの間で電荷共有動作が起こる。これに従い、センスビットラインペア(SBL1,SBL1B),(SBL2,SBL2B)の間に所定電圧差が発生することになり、この際、ビットラインセンス増幅器BLSAが動作してセンスビットラインペア(SBL1,SBL1B),(SBL2,SBL2B)の電圧を増幅する。また、この時、制御信号A11,A12が“ハイ”レベルに遷移し、制御信号B11,B12が“ロー”レベルに遷移する。そして、データ入出力マルチプレクサ16−11、16−12がオンとなる。従って、データ入出力ラインペア(IO11,IO11B)、(IO12,IO12B)は電源電圧IVCレベルに遷移することになる。
【0020】
リード命令とともにコラムアドレスが入力されると、コラムデコーダー14はコラムアドレスCAをデコーディングしてコラム選択信号CSL1を発生させる。データ入出力ゲートDIOGは、コラム選択信号CSL1に応答してオンされ、センスビットラインペア(SBL1,SBL1B),(SBL2,SBL2B)の増幅された信号をデータ入出力ラインペア(IO11,IO11B)、(IO12,IO12B)に伝送する。データ入出力ラインペア(IO11,IO11B)、(IO12,IO12B)に伝送されたデータは、データ入出力マルチプレクサ16−11、16−12を通じて出力される。データ入出力センス増幅器18−11、18−12は、データ入出力マルチプレクサ16−11、16−12から出力される信号の電流差を増幅して出力する。すなわち、データ入出力ラインペア(IO11,IO11B)、(IO12,IO12B)が電源電圧IVCレベルにプリチャージされた状態で、データ入出力ゲート(IO11,IO11B)、(IO12,IO12B)がオンになると、“ハイ”レベルのセンスビットライン(または、反転センスビットライン)に連結されたデータ入出力ライン(または、反転データ入出力ライン)は電源電圧IVCレベルを維持し、“ロー”レベルの反転センスビットライン(または、センスビットライン)に連結された反転データ入出力ライン(または、データ入出力ライン)の電圧レベルは低くなる。従って、センスビットライン(または、反転センスビットライン)とデータ入出力ライン(または、反転データ入出力ライン)の間には電流が流れず、反転センスビットライン(または、センスビットライン)と反転データ入出力ライン(または、データ入出力ライン)の間には電流が流れるようになる。この際、データ入出力センス増幅器18−11、18−12がデータ入出力ラインペア(IO11,IO11B)、(IO12,IO12B)の電流差を増幅して出力される。
【0021】
リード命令が実行された後にプリチャージ命令が入力されると、プリチャージ制御信号PRE1と制御信号B11,B12が“ハイ”レベルに遷移し、制御信号A11,A12が“ロー”レベルに遷移する。従って、アレイビットラインペア(ABL1,ABL1B),(ABL2,ABL2B)とセンスビットラインペア(SBL1,SBL1B),(SBL2,SBL2B)が電圧VBL1レベルにプリチャージされ、データ入出力ラインペア(IO11,IO11B)、(IO12,IO12B)が電源電圧IVCレベルから電圧VBLレベルにプリチャージされる。したがって、データ入出力ラインペア(IO11,IO11B)、(IO12,IO12B)各々の電荷がプリチャージ回路IVCPRE11、IVCPRE12を構成するNMOSトランジスターN12,N13を通じて電圧VBL発生ラインに流入する。この時、電圧VBL発生回路の駆動能力が小さくデータ入出力ラインペア(IO11,IO11B)、(IO12,IO12B)の電荷を完全に放電することが出来ないので、電圧VBL発生ラインの電圧レベルが高くなる。
【0022】
結果的に、プリチャージ動作時にメモリーセルアレイブロック10−1〜10−kのアレイビットラインペア(ABL1,ABL1B),(ABL2,ABL2B)、…とセンスビットラインペア(SBL1,SBL1B),(SBL2,SBL2B)、…、及びデータ入出力ラインペア(IO11,IO11B)〜(IOkk,IOkkB)のプリチャージレベルが高くなる。
【0023】
これは、選択されたメモリーセルとアレイビットラインペアの間に電荷共有動作実行時にビットラインと反転ビットラインの間に電圧差が減少されてビットラインセンス増幅器がビットラインペアの信号を正確に増幅することが出来ないと言う問題点を有する。
【0024】
図2は、図1に示した電圧VBL発生回路の一例の回路図であり、この電圧VBL発生回路は、PMOSトランジスターP1,P2,P3、及びNMOSトランジスターN14,N15,N16で構成されている。図2に示した回路の動作を説明する。
【0025】
ノードAの電圧がIVC/2であれば、ノードCの電圧は、IVC/2+VTNとなり、ノードDの電圧はIVC/2−VTPとなる。ここで、VTNはNMOSトランジスターN14のしきい値(threshold)電圧であり、VTPはPMOSトランジスターP2のしきい値電圧である。従って、NMOSトランジスターN14とPMOSトランジスターP2は、完全にオンとなる直前の状態であり、安定されたIVC/2を電圧VBLとして発生する。
【0026】
この状態で、出力電圧VBLのレベルが低くなると、PMOSトランジスターP1の抵抗値が小さくなり、NMOSトランジスターN15の抵抗値が大きくなり、ノードAの電圧が高くなる。そうなると、ノードC及びノードDの電圧が高くなり、NMOSトランジスターN16がオンとなり、PMOSトランジスターP3がオフとなりノードBの電圧が高くなる。
【0027】
逆に出力電圧VOUTが高くなると、NMOSトランジスターN15の抵抗値が小さくなり、PMOSトランジスターP1の抵抗値が大きくなりノードAの電圧が低くなる。そうなると、ノードC及びノードDの電圧が低くなり、PMOSトランジスターP3がオンとなり、NMOSトランジスターN16がオフとなって、ノードBの電圧が低くなる。
【0028】
このような方法で電圧VBL発生回路22は、安定した電圧VBLレベルを維持する。
【0029】
図2に示された電圧VBL発生回路は、電圧VBLの変動量が大きい場合にトランジスターの駆動能力が大きくなる。
【0030】
従って、リード動作からプリチャージ動作への移行時に選択されたメモリーセルアレイブロックのデータ入出力ラインペアから電圧VBL発生ラインに流入する電荷を円滑に放電するために単純にトランジスターの大きさを大きくする事だけでは、電圧VBL発生ラインの電圧を下げることはできない。
【0031】
すなわち、従来の半導体メモリー装置の問題点を解決するために電圧VBL発生回路を構成するトランジスターの大きさを大きくする事は、電圧VBL発生ラインの電圧を下げることに寄与せず、逆に電流消耗を増加させ、集積化においてレイアウトの面積を増加させると言う問題点を抱える。
【0032】
図3は、本発明の望ましい実施形態の半導体メモリー装置の構成を概略的に示した図であり、この半導体メモリー装置は、図1に示した半導体メモリー装置の電圧VBL発生ラインと接地電圧との間に所定個数の電荷放電回路30−1〜30−l(エル)を加えて構成されている。本発明の望ましい実施の形態における半導体メモリー装置の他の部分の構成は、図1に示す半導体メモリー装置の構成と同様である。
【0033】
本発明の望ましい実施形態では、プリチャージ動作時にプリチャージ制御信号PREに応答して電荷放電回路30−1〜30−l(エル)が電圧VBL発生ラインの電荷を放電する。従って、プリチャージ動作時に電圧VBL発生ラインの電圧が高くなることを防ぐことができる。
【0034】
すなわち、本発明の望ましい実施形態の半導体メモリー装置は、リード動作からプリチャージ動作への移行時に選択されたメモリーセルアレイブロックの該当データ入出力ラインペアから流入する電荷が電圧VBL発生ラインの電圧を高くすることを防ぐために、電圧VBL発生ラインに電荷放電回路30−1〜30−l(エル)を連結してプリチャージ動作時に電圧VBL発生ラインの電荷を放電するように構成したものである。
【0035】
図4〜図9は、それぞれ図3に示した電荷放電回路の具体的な構成例を示す回路図である。
【0036】
図4に示した第1構成例としての電荷放電回路は、電圧VBL発生ラインと接地電圧との間に直列連結されたNMOSトランジスターN17,N18で構成されている。
【0037】
この構成例では、プリチャージ動作時に、プリチャージ制御信号PREに応答してNMOSトランジスターN17がオンとなり、電圧VBL発生ラインの電圧がNMOSトランジスターN18のしきい値電圧より高い場合に電圧VBL発生ラインの電荷がNMOSトランジスターN17,N18を通じて放電される。ここで、プリチャージ制御信号PREは、所定時間の間にオンになるパルス信号である。
【0038】
図5に示した第2構成例としての電荷放電回路は、電圧VBL発生ラインと接地電圧との間に直列連結されたNMOSトランジスターN19で構成されている。
【0039】
この構成例では、プリチャージ動作時に、プリチャージ制御信号PREに応答してNMOSトランジスターN19がオンになると、所定時間の間に電圧VBL発生ラインの電荷がNMOSトランジスターN19を通じて放電される。
【0040】
図6に示した第3構成例としての電荷放電回路は、電圧VBL発生ラインと接地電圧の間に直列連結されたNMOSトランジスターN20、N21で構成されている。
【0041】
この構成例では、イネーブル信号ENに応答してNMOSトランジスターN20がオンになり電荷放電回路がイネーブルされ、プリチャージ制御信号PREに応答してNMOSトランジスターN21がオンとなり、所定時間の間に電圧VBL発生ラインの電荷がNMOSトランジスターN20、N21を通じて放電される。
【0042】
正常モードでは、“ハイ”レベルのイネーブル信号ENを入力して電荷放電回路の動作をイネーブルし、テストモードでは、“ロー”レベルのイネーブル信号ENを入力して電荷放電回路の動作をディセーブルする。
【0043】
すなわち、必要な動作モード時においてのみ電荷放電回路が動作するよう制御することが可能である。
【0044】
図7に示した第4構成例としての電荷放電回路は、電圧VBL発生ラインと接地電圧との間に直列連結されたNMOSトランジスターN22、N23、N24で構成されている。
【0045】
この構成例では、イネーブル信号ENに応答してNMOSトランジスターN22がオンになり電荷放電回路の動作がイネーブルされ、プリチャージ制御信号PREに応答してNMOSトランジスターN23がオンとなる。この状態において、電圧VBL発生ラインの電圧がNMOSトランジスターN24の入り口電圧より大きい場合に、電圧VBL発生ラインの電荷がNMOSトランジスターN22、N23、N24を通じて放電される。
【0046】
図8に示した第5構成例としての電荷放電回路は、電圧VBL発生ラインと接地電圧との間に直列連結されたNMOSトランジスターN25、N26で構成されている。 この構成例では、イネーブル信号ENに応答してNMOSトランジスターN25がオンになる。この状態において、電圧VBL発生ラインの電圧がNMOSトランジスターN26のしきい値電圧より大きい場合に、電圧VBL発生ラインの電荷がNMOSトランジスターN25、N26を通じて放電される。
【0047】
図9に示した第6構成例としての電荷放電回路は、電圧VBL発生ラインと接地電圧との間に直列連結されたNMOSトランジスターN27、N28、N29で構成されている。 この構成例では、イネーブル信号ENに応答してNMOSトランジスターN27がオンになる。この状態において、電圧VBL発生ラインの電圧がNMOSトランジスターN28、N29のしきい値電圧を加えた電圧より大きい場合に、電圧VBL発生ラインの電荷がNMOSトランジスターN27、N28、N29を通じて放電される。
【0048】
すなわち、図4、図5に示した電荷放電回路は、正常モード及びテストモード動作において、プリチャージ動作の実行時に動作する。一方、図6,図7に示した電荷放電回路は、正常モードまたはテストモードにおいて、プリチャージ動作の実行時にのみ動作する。そして、図8,図9に示した電荷放電回路は、正常モード及びテストモードの中の一つのモードのみにおいて動作する。
【0049】
上記の幾つかの電荷放電回路の構成例において、電圧VBL発生ラインと接地電圧との間に連結されたダイオード構成のトランジスターの個数を調節することにより、電圧VBL発生ラインの電圧が所望の電圧レベル以下に落ちたときに電荷放電動作が停止されるように構成することができる。
【0050】
従って、本発明の半導体メモリー装置は、特定モードまたは特定動作が実行される場合において、電圧VBL発生ラインの電圧が高くなったときに電荷放電回路によって電荷を放電することにより、電圧VBL発生ラインの電圧が高くなることを防ぐことができる。
【0051】
以上の通り、本発明をその望ましい実施形態或いは構成例を参照して説明したが、該当技術分野の熟練された当業者は、特許請求の範囲に記載された本発明の思想及び範囲から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解することができる。
【0052】
【発明の効果】
本発明の半導体メモリー装置及びこの装置のプリチャージ方法によれば、例えば、プリチャージ動作時にプリチャージ電圧のレベルが高くなることを防ぐことによりデータリードエラーを防ぐ事が出来る。
【図面の簡単な説明】
【図1】従来の半導体メモリー装置の構成を概略的に示した図である。
【図2】図1で示した電圧VBL発生回路の一例の回路図である。
【図3】本発明の望ましい実施形態の半導体メモリー装置の構成を概略的に示した図である。
【図4】図3で示した電荷放電回路の第1構成例を示す回路図である。
【図5】図3で示した電荷放電回路の第2構成例を示す回路図である。
【図6】図3で示した電荷放電回路の第3構成例を示す回路図である。
【図7】図3で示した電荷放電回路の第4構成例を示す回路図である。
【図8】図3で示した電荷放電回路の第5構成例を示す回路図である。
【図9】図3で示した電荷放電回路の第6構成例を示す回路図である。
Claims (9)
- 複数個のビットラインペアと複数個のワードラインの間に連結された複数個のメモリーセルをそれぞれ備えた複数個のメモリーセルアレイブロックと、
前記複数個のビットラインペアと連結されデータを伝送する複数個のデータ入出力ラインペアと、
プリチャージ動作時に前記複数個のビットラインペアを第1プリチャージ電圧にプリチャージする第1プリチャージ回路と、
前記プリチャージ動作時に前記複数個のデータ入出力ラインペアを前記第1プリチャージ電圧にプリチャージする第2プリチャージ回路と、
前記プリチャージ動作時にディセーブルされ、読み出し動作時に前記複数個のメモリーセルアレイブロックの各々に対応する前記データ入出力ラインペアを、前記第1プリチャージ電圧より高い第2プリチャージ電圧にプリチャージする複数の第3プリチャージ回路と、
前記第1プリチャージ電圧を供給するプリチャージ電圧供給ラインと、
前記プリチャージ電圧供給ラインに連結され、前記プリチャージ動作時に前記プリチャージ電圧供給ラインの電圧レベルが前記第1プリチャージ電圧よりも高くなると、前記プリチャージ電圧供給ラインの電圧レベルを下げる電荷放電手段とを備えることを特徴とする半導体メモリー装置。 - 請求項1において、前記第1プリチャージ電圧は、
前記第2プリチャージ電圧の約1/2の電圧であることを特徴とする半導体メモリー装置。 - 請求項1において、前記電荷放電手段は、
前記第1プリチャージ電圧と接地電圧との間に連結され、前記プリチャージ動作時に所定時間オンになる第1トランジスターを備えることを特徴とする半導体メモリー装置。 - 請求項3において、前記電荷放電手段は、
前記第1プリチャージ電圧と接地電圧との間に直列連結されたダイオード構成の少なくとも一つ以上の第2トランジスターを更に備えることを特徴とする半導体メモリー装置。 - 請求項1において、前記プリチャージ動作は、
正常モード動作であることを特徴とする半導体メモリー装置。 - 請求項5において、前記電荷放電手段は、
前記プリチャージ電圧供給ラインと接地ラインとの間に連結され、前記正常モード動作時にイネーブルされる第1トランジスターを備えることを特徴とする半導体メモリー装置。 - 請求項6において、前記電荷放電手段は、
前記第1トランジスターと前記接地ラインとの間に直列連結されたダイオード構成の少なくとも一つ以上の第2トランジスターを更に備えることを特徴とする半導体メモリー装置。 - 請求項1において、前記電荷放電手段は、
前記プリチャージ電圧供給ラインに連結され、前記正常動作時にイネーブルされる第1トランジスターと、
前記第1トランジスターと接地ラインとの間に直列連結され、前記プリチャージ動作時に所定時間オンになる第2トランジスターとを備えることを特徴とする半導体メモリー装置。 - 請求項8において、前記電荷放電手段は、
前記第2トランジスターと前記接地ラインの間に直列連結されたダイオード構成の少なくとも一つ以上の第3トランジスターを更に備えることを特徴とする半導体メモリー装置。
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