KR100818103B1 - 전압 제어 회로와 전압 제어 방법 및 전압 제어 회로를포함하는 반도체 메모리 장치 - Google Patents

전압 제어 회로와 전압 제어 방법 및 전압 제어 회로를포함하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 누설 전류를 줄이고 프리차지 특성을 개선하는 전압 제어 회로와 전압 제어 방법 및 전압 제어 회로를 포함하는 반도체 메모리 장치에 관하여 개시한다. 개시된 본 발명은 반도체 메모리 장치가 페리 영역에 배치되어 액티브 상태와 스탠바이 상태에 따라 서로 다른 전압을 프리차지 전압으로 제공하는 전압 제어 회로를 포함하여 액티브 상태 및 스탠바이 상태에 따라 서로 다른 전압을 프리차지 전압으로 제공함으로써 프리차지 특성을 향상시키고 누설 전류를 줄이며 면적을 개선하는 효과가 있다.

Description

전압 제어 회로와 전압 제어 방법 및 전압 제어 회로를 포함하는 반도체 메모리 장치{Voltage Control Circuit, Voltage Control Method and A Semiconductor Memory device having the Voltage Control Circuit}
도 1은 워드라인과 비트라인이 쇼트되어 발생하는 누설 전류를 설명하기 위한 종래의 반도체 메모리 장치를 나타내는 회로도.
도 2는 워드라인과 비트라인이 쇼트되어 발생하는 누설 전류를 감소하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 회로도.
도 3은 도 2의 전압 제어부 회로도.
도 4는 도 2의 제어 신호 설정부 회로도.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 누설 전류를 줄이고 프리차지 특성을 개선하는 전압 제어 회로와 전압 제어 방법 및 전압 제어 회로를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 액티브(Active) 명령에 의해 액티브 상태로 진입하면, 특정 워드라인을 활성화시켜 해당 셀의 데이터를 비트라인을 통해 외 부로 전달하거나, 외부로부터 전달된 데이터를 비트라인을 거쳐 해당 셀에 저장한다. 그리고, 프리차지(Precharge) 명령에 의해 스탠바이(Standby) 상태로 진입하면, 비트라인은 비트라인 프리차지 전압 VBLP로 프리차지된다. 통상, 비트라인 프리차지 전압은 셀 데이터 전압인 코어 전압 VCORE의 1/2 레벨이다.
이러한 반도체 메모리 장치는 게이트 레저듀(Gate Residue)라는 공정적 결함이 발생되며, 상기 결함은 워드라인과 비트라인의 저항성 쇼트(Short)를 발생시키며 커런트 패스(Current Path)를 형성시킨다. 즉, 스탠바이 상태일 때 비트라인으로 공급되는 스탠바이 전류가 쇼트된 서브워드라인을 통해 접지 라인으로 누설되는 문제가 있다.
이와 같이 게이트 레저듀에 의해 발생하는 누설 전류(Leakage Current)를 줄이기 위해 종래는 도 1과 같이 비트라인 BL, BLB을 프리차지시키기 위한 전압으로 비트라인 프리차지 전압 VBLP 보다 낮은 블리드 전압 VBLEED이 인가되었다.
다시말해, 비트라인 프리차지 전압 VBLP를 전압 제어 회로(1)로 소정 전압 레벨로 낮춘 블리드 전압 VBLEED이 비트라인 BL, BLB에 인가됨으로써, 스탠바이 상태에서 도 1의 점선과 같이 접지 라인으로 흐르는 누설 전류가 감소되었다.
여기서, 전압 제어 회로(1)는 부하 전류가 변할 때 전압 변동이 일어나는 것을 방지하기 위해 부하에 관계 없이 항상 일정한 전류가 흐르도록 하는 블리더(Bleeder) 저항을 사용하여 구성된다.
블리더 저항은 PMOS 트랜지스터 또는 NMOS 트랜지스터로 구성될 수 있으며, 항상 턴온 상태가 유지되도록 PMOS 트랜지스터의 경우 게이트를 접지 전압 VSS에 바이어스(Bias) 시키고, NMOS 트랜지스터의 경우 게이트를 전원 전압 VDD에 바이어스 시킨다.
한편, 반도체 메모리 장치는 크게 코아 영역과 페리 영역으로 구분되며, 코아 영역은 메모리 셀 어레이 영역(2), 서브워드라인 드라이버 영역(3), 센스 앰프 어레이 영역(4) 및 서브워드라인 드라이버 영역과 센스 앰프 어레이 영역의 크로스 영역인 센스 앰프 제어 영역(5)으로 구분될 수 있다. 상기의 전압 제어 회로(1)는 각 센스 앰프 제어 영역(5) 내에 배치된다.
이와 같이, 종래는 전압 제어 회로(1)가 코어 영역에 배치됨으로써 기타 코어 제어용 트랜지스터의 크기를 감소시켜 코어 성능을 저해하는 문제가 있었다.
또한, 블리드 전압 VBLEED를 인가하기 위한 메탈라인(6)이 배치되므로, 예컨데, 메탈 피치(Matal Pitch)가 1.2um이고, 센스 앰프 어레이가 뱅크당 33개이며 4뱅크 구조로 가정할 경우, 80um 가량 증가되어 반도체 메모리 장치의 면적이 증가되는 문제가 있었다.
또한, 배치된 전압 제어 회로(1)는 블리드 전압 VBLEED를 제어할 수 없으므로 특정 조건(Specification)에서 요구되는 누설 전류 크기를 충족시키기 어려워 반도체 메모리 장치의 생산 수율을 저하시키는 문제가 있었다. 예컨데, 스탠바이 상태에서 누설되는 전류 크기가 IDD2P에서 정의된 조건을 충족하지 못하는 경우, 블리드 전압 VBLEED를 조절하기 어려우므로 해당 반도체 메모리 장치는 불량으로 처리된다.
그리고, 액티브 상태와 스탠바이 상태에 관계 없이 항상 동일하게 비트라인 프리차지 전압 VBLP 보다 낮은 블리드 전압 VBLEED이 프리차지 전압으로 인가되므로 액티브 상태에서 비트라인 BL, BLB이 프리차지되는 시간을 증가시켜 프리차지 성능을 저해하는 문제가 있었다.
따라서, 본 발명의 목적은 비트라인에서 워드라인으로 누설되는 전류 양을 최소화하기 위한 특정 전압을 조회하여 조건을 만족하는 전압을 비트라인 프리차지 전압으로 공급하는 전압 제어 회로 및 그 방법을 제공하는 데 있다.
본 발명의 다른 목적은 상기 전압 제어 회로를 페리 영역에 배치함으로써 기타 코어 제어용 트랜지스터의 크기를 개선하여 코어의 성능을 향상시킨 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 또 다른 목적은 상기의 전압 제어 회로를 제공함으로써 블리드 전압 제공용 메탈라인을 제거하여 면적을 개선한 반도체 메모리 장치를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 전압 제어 회로는 반도체 메모리 장치에 있어서, 액티브 신호의 입력에 응답하여 다수의 모드 별로 대응되도록 미리 설정된 전압들 중 해당 전압을 선택하여 비트라인 프리차지 전압으로 제공하는 전압 제어부; 및 상기 액티브 신호를 제공받고 상기 전압들 중 특정 조건을 만족하는 전압을 상기 프리차지 전압으로 고정하는 블리드 제어 신호의 레벨을 설정하는 제어 신호 설정부;를 포함하여 구성되는 것을 특징으로 한다.
상기 전압 제어부는 상기 액티브 신호와 상기 블리드 제어 신호 및 테스트 모드 신호를 제공받아 디코딩하여 상기 각 모드 별로 대응되는 전압을 생성하는 구동 제어 신호와 상기 각 모드 별로 대응되는 상기 전압을 출력시키는 스위칭 신호를 설정하는 디코딩수단; 및 상기 구동 제어 신호와 상기 스위칭 신호에 의해 제어되어 상기 전압들 중 어느 하나를 선택하여 상기 프리차지 전압으로 출력하는 구동수단;을 포함하여 구성되는 것을 특징으로 한다.
상기 구동수단은 제1 전압 라인에 직렬로 연결되며 상기 각 구동 제어 신호에 의해 제어되어 상기 제1 전압을 순차적으로 소정 레벨 낮춘 블리드 전압들을 출력하는 PMOS 트랜지스터들; 및 상기 제1 전압 라인에 병렬로 연결되며 상기 각 스위칭 신호에 의해 제어되어 상기 제1 전압과 상기 블리드 전압들 중 어느 하나를 선택하여 상기 프리차지 전압으로 출력하는 NMOS 트랜지스터들;를 포함하여 구성된다.
상기 제1 전압은 비트라인 프리차지 전압임이 바람직하다.
상기 제어 신호 설정부는 상기 각 블리드 제어 신호에 대응되어 퓨즈 컷팅 유무에 의해 퓨즈 신호를 출력하는 퓨즈수단; 및 상기 액티브 신호가 활성화될 때 활성화되는 상기 블리드 제어 신호를 출력하고, 상기 액티브 신호가 비활성화될 때 상기 퓨즈 신호를 반전시켜 상기 블리드 제어 신호로 출력하는 제어수단;을 포함하여 구성된다.
상기 제어수단은 상기 액티브 신호와 상기 퓨즈 신호를 결합하는 낸드게이트; 및 상기 낸드게이트의 출력을 상기 블리드 제어 신호로 출력하는 인버터들;을 포함하여 구성된다.
바람직하게는, 상기 퓨즈수단은 상기 블리드 제어 신호가 상기 테스트 모드 신호와 동일한 레벨을 갖도록 상기 퓨즈 신호를 고정하여 출력한다.
본 발명의 다른 목적을 달성하기 위한 전압 제어 방법은, 다수의 모드를 설정하기 위한 신호들을 전압 제어 회로에 입력하는 제1단계; 상기 전압 제어 회로에서 모드 별로 대응되어 미리 설정된 다수의 전압들 중 해당 전압을 프리차지 전압으로 선택하여 비트라인으로 제공하는 제2단계; 및 상기 비트라인에서 워드라인으로 누설되는 전류 양이 특정 조건을 충족하는 소정 모드에 해당하는 상기 신호들을 제어 신호로 고정하는 제3단계;를 포함하여 구성됨을 특징으로 한다.
상기 모드는, 제1 전압으로 설정된 제1 모드; 및 상기 제1 전압을 순차적으로 소정 레벨 낮춘 전압들로 설정된 제2 및 제3 모드;를 포함하여 구성됨이 바람직하다.
상기 제1 전압은 비트라인 프리차지 전압임이 바람직하다.
상기 제1 단계는 상기 제1 모드를 설정하기 위한 신호로써 액티브 신호가 활성화되고, 상기 제2 모드를 설정하기 위한 신호로써 상기 액티브 신호가 비활성화되고 제1 테스트 모드 신호 및 제1 블리드 제어 신호가 활성화되며, 상기 제3 모드를 설정하기 위한 신호로써 상기 액티브 신호가 비활성화되고 제2 테스트 모드 신호 및 제2 블리드 제어 신호가 활성화된다.
상기 제2 단계는 상기 액티브 신호가 활성화되면 제1 스위칭 신호에 의해 상기 제1 전압을 상기 프리차지 전압으로 출력하는 상기 제1 모드가 선택되고, 상기 액티브 신호가 비활성화되고 상기 제1 테스트 모드 신호 및 상기 제1 블리드 제어 신호가 활성화되면, 제1 구동 신호에 의해 상기 제1 전압을 소정 레벨 낮추어 제1 블리드 전압을 생성하고 제2 스위칭 신호에 의해 상기 제2 모드가 선택되며, 상기 액티브 신호가 비활성화되고 상기 제2 테스트 모드 신호 및 상기 제2 블리드 제어 신호가 활성화되면, 제2 구동 신호에 의해 상기 제1 블리드 전압을 소정 레벨로 낮추어 제2 블리드 전압을 생성하고 제3 스위칭 신호에 의해 상기 제3 모드가 선택된다.
상기 제3 단계는 상기 소정 모드가 선택되어 해당되는 전압이 비트라인에 제공되어 비트라인에서 워드라인으로 발생하는 누설 전류 크기가 특정 조건을 만족하는 경우 상기 모드를 선택하는 상기 블리드 제어 신호를 고정한다.
상기 블리드 제어 신호는 퓨즈 컷팅에 의해 고정되는 것이 바람직하다.
본 발명의 또 다른 목적을 달성하기 위한 반도체 메모리 장치는, 액티브 신호의 입력에 응답하여 활성화되고, 페리 영역에 배치되어 액티브 상태와 스탠바이 상태에 따라 서로 다른 전압을 프리차지 전압으로 제공하는 전압 제어 회로를 포함하는 것을 특징으로 한다.
상기 액티브 상태에서 제공되는 프리차지 전압은 비트라인 프리차지 전압이 바람직하다.
상기 스탠바이 상태에서 제공되는 프리차지 전압은 상기 액티브 상태에서 제공되는 전압보다 적어도 낮은 전압임이 바람직하다.
상기 프리차지 전압은 비트라인 프리차지 전압을 인가하는 메탈라인을 통해 제공됨이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 비트라인에서 워드라인으로 누설되는 전류 양을 최소화하기 위한 전압을 조회하여 특정 조건을 만족하는 전압을 비트라인에 대한 프리차지 전압으로 공급할 수 있도록 전압 제어 회로와 제어신호를 설정하는 방법 및 이를 포함하는 반도체 메모리 장치를 제공하는 것이다.
도 2을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 게이트 레저듀에 의해 비트라인 BLB와 서브워드라인 SWL이 쇼트되어 도 2의 점선과 같이 비트라인 BLB에서 서브워드라인 SWL을 통해 접지 전압 VSS로 전류 패스가 형성되어 누설 전류가 발생한다.
그리고, 코아 영역(100)은 메모리 셀 어레이부(120), 서브워드라인 드라이버부(130), 및 센스 앰프 어레이부(140)를 포함하며, 페리 영역(200)은 프리차지 전압을 제공하는 전압 제어 회로(220)를 포함한다.
코아 영역(100)을 보다 자세히 살펴보면, 메모리 셀 어레이부(120)는 하나의 NMOS 트랜지스터(N1)와 하나의 캐패시터(C1)로 구성된 메모리 셀들을 포함한다. NMOS 트랜지스터(N1)는 서브워드라인 SWL로부터 제공되는 신호에 의해 제어되며, 일단이 비트라인 BLB에 연결되고 타단이 캐패시터(C1)에 연결된다.
서브워드라인 드라이버부(130)는 메인워드라인 MWLB으로 전달된 신호에 의해 서브워드라인 SWL의 활성화 여부를 결정하는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N2) 및 워드라인 활성화 신호 FX를 반전한 신호 FXB에 의해 서브워드라인 SWL을 접지 전압 VSS 레벨로 풀다운시키는 NMOS 트랜지스터(N3)로 구성된다. 서브워드라인 드라이버부(13)는 메인워드라인 MWLB이 활성화되면 로우 어드레스(Row Address)를 디코딩한 신호에 의해 발생하는 워드라인 활성화 신호 FX를 해당 서브워드라인 SWL로 전달한다.
센스 앰프 어레이부(140)는 프리차지부(142), 센스 앰프(144) 및 컬럼선택부(146)를 포함한다.
프리차지부(142)는 비트라인 BL과 비트라인 BLB 사이에 연결되는 NMOS 트랜지스터들(N4, N5, N6)로 구성될 수 있으며, 프리차지 명령에 의해 스탠바이 상태로 진입할 때 인에이블되는 비트라인 등화신호 BLEQ에 의해 제어되어 비트라인 BL과 비트라인 BLB을 연결시켜 이들을 이퀄라이징 및 프리차지시킨다. 즉, NMOS 트랜지스터(N4)는 비트라인 BL, BLB를 동일 전압 레벨로 만들고, NMOS 트랜지스터들(N5, N6)는 공통노드로 블리드 전압 VBLEED을 인가받아 비트라인 BL, BLB을 소정 전압 레벨로 프리차지시킨다. 여기서, 소정 전압 레벨은 비트라인 프리차지 전압 VBLP 레벨임이 바람직하다.
센스 앰프(144)는 비트라인 BL과 비트라인 BLB 사이에 래치 형태로 연결된 인버터들로 구성될 수 있으며 액티브 상태일 때 비트라인 BL과 비트라인 BLB의 전위차를 감지 증폭한다.
컬럼선택부(146)는 비트라인 BL, BLB과 입출력 라인 SIO, SIOB 사이에 각각 연결되는 NMOS 트랜지스터들(N7, N8)로 구성될 수 있으며, 컬럼 선택 신호 YS에 의해 해당 비트라인 BL, BLB의 데이터를 입출력 라인 SIO, SIOB으로 전달하거나, 입 출력 라인 SIO, SIOB로부터 전달된 데이터를 해당 비트라인 BL, BLB로 전달한다.
그리고, 도 2에 도시되지는 않았으나, 메모리 셀 어레이부(120)와 비트라인 센스 앰프(144) 간의 연결을 제어하는 분리회로들이 존재한다.
페리 영역(200)을 보다 자세히 살펴보면, 전압 제어 회로(220)는 전압 제어부(222) 및 제어 신호 설정부(224)를 포함하여 구성된다.
도 3을 참조하면, 전압 제어부(222)는 디코딩수단(320)과 구동수단(340)을 포함하여 구성되며, 액티브 상태 및 스탠바이 상태에서 누설 전류량에 대응하여 블리드 전압 VBLEED를 조절한다.
디코딩수단(320)은 반전된 액티브 신호 ACTB와, 테스트 모드 신호 TBLD<0:1> 및 블리드 제어 신호 BLEN<0:1>이 입력되고 이들 신호들을 디코딩하여 구동 제어 신호 D1, D2와 스위칭 신호 S1, S2, S3을 제공하고, 구동수단(340)은 구동 제어 신호 D1, D2 및 스위칭 신호 S1, S2, S3에 의해 제어되어 비트라인 프리차지 전압 VBLP와 이를 순차적으로 낮춘 블리드 전압 VBLD1, VBLD2 중 어느 하나를 프리차지 전압 VBLEED로 출력한다.
디코딩수단(320)의 구성을 보다 상세히 설명하면, 반전된 액티브 신호 ACTB와 테스트 모드 신호 TBLD<1> 및 블리드 제어신호 BLEN<1>가 입력되는 낸드게이트(NAND5)가 구성되고, 낸드게이트(NAND5)는 입력된 신호를 낸드조합하여 구동 제어 신호 D2로 출력한다. 그리고, 인버터(INV5)가 구성되어 구동 제어 신호 D2를 반전시켜 스위칭 신호 S3을 제공한다.
그리고, 반전된 액티브 신호 ACTB와 테스트 모드 신호 TBLD<0> 및 블리드 제 어신호 BLEN<0>이 입력되는 낸드게이트(NAND2)가 구성되고, 낸드게이트(NAND2)는 입력된 신호를 낸드조합한다. 낸드게이트(NAND2)와 낸드게이트(NAND5)의 출력이 입력되는 낸드게이트(NAND3)가 구성되고, 낸드게이트(NAND3)는 입력된 신호들을 낸드 조합하여 인버터(INV4)를 거쳐서 구동 제어 신호 D1로 출력한다. 낸드게이트(NAND3)와 낸드게이트(NAND5)의 출력이 입력되는 낸드게이트(NAND4)가 구성되어서 입력된 신호들을 낸드조합하여 인버터(INV3)을 거쳐서 스위칭 신호 S2를 제공한다.
또한, 반전된 액티브 신호 ACTB를 인버터들(INV1, INV2) 통해 지연시킨 신호와 낸드게이트(NAND3)의 출력이 입력되는 낸드게이트(NAND1)가 구성되고, 낸드게이트(NAND1)는 입력된 신호를 낸드조합하여 스위칭 신호 S1을 제공한다.
구동수단(340)의 구성을 보다 상세히 설명하면, 비트라인 프리차지 전압 VBLP 라인에 직렬로 연결되는 PMOS 트랜지스터들(P2, P3)이 구성되고, PMOS 트랜지스터(P2)는 구동 제어 신호 D1에 의해 제어되어 비트라인 프리차지 전압 VBLP을 소정 레벨 낮추어 블리드 전압 VBLD1을 출력하며, PMOS 트랜지스터(P3)는 구동 제어 신호 D2에 의해 제어되어 블리드 전압 VBLD1을 소정 레벨 낮추어 블리드 전압 VBLD2를 출력한다.
그리고, 비트라인 프리차지 전압 VBLP 라인에 병렬로 연결되며 출력이 공통으로 연결된 NMOS 트랜지스터들(N9, N10, N11)이 구성되고, 이들 NMOS 트랜지스터들(N9, N10, N11) 각각은 스위칭 신호 S1, S2, S3에 의해 선택적으로 스위칭되어 비트라인 프리차지 전압 VBLP과 블리드 전압 VBLD1, VBLD2 중 어느 하나를 프리차 지 전압 VBLEED으로 제공한다.
즉, 비트라인 프리차지 전압 VBLP 라인에 직렬로 연결된 다수의 PMOS 트랜지스터는 대응되는 구동 제어 신호에 의해 제어되어 비트라인 프리차지 전압 VBLP를 순차적으로 낮추어 블리드 전압 VBLD1, VBLD2를 출력하고, 비트라인 프리차지 전압 VBLP 라인에 병렬로 연결된 다수의 NMOS 트랜지스터는 대응되는 스위칭 신호에 의해 제어되어 비트라인 프리차지 전압 VBLP과 블리드 전압 VBLD1, VBLD2 중 어느 하나를 선택하여 프리차지 전압으로 출력한다.
도 4를 참조하면, 제어 신호 설정부(224)는 각 블리드 제어 신호 BLEN<0:1>에 대응되는 퓨즈수단(420)과 제어수단(440)을 포함하여 구성된다.
퓨즈수단(420)은 당업계에 널리 알려진 일반적인 퓨즈 회로로 구성될 수 있으므로 구성에 대한 추가적인 설명은 생략하기로 한다. 퓨즈수단(420)은 퓨즈(F1)가 연결된 경우 퓨즈 신호 FS를 로우 레벨로 출력하고, 퓨즈(F1)가 단락된 경우 퓨즈 신호 FS를 하이 레벨로 출력한다.
제어수단(440)은 반전된 액티브 신호 ACTB와 퓨즈 신호 FS를 인가받아 낸드결합하는 낸드게이트(NAND6)와 낸드게이트(NAND6)의 출력을 블리드 제어 신호 BLEN<0>로 전달하는 인버터들(INV6, INV7)을 포함하여 구성된다. 제어수단(440)은 액티브 상태일 때 디스에이블되는 반전된 액티브 신호 ACTB에 의해 퓨즈 신호 FS에 관계 없이 하이 레벨의 블리드 제어 신호 BLEN<0>을 출력하고, 스탠바이 상태일 때 퓨즈 신호 FS를 반전시켜 블리드 제어 신호 BLEN<0>을 출력한다. 이때의 블리드 제어 신호 BLEN<0> 레벨은 대응되는 테스트 모드 신호 TBLE<0>의 레벨로 설정되게 상 기 퓨즈(F1) 커팅 유무가 결정된다.
즉, 제어 신호 설정부(224)는 액티브 상태에서 항상 블리드 제어 신호 BLEN<0>을 하이 레벨로 출력하고, 스탠바이 상태에서는 퓨즈 컷팅 유무에 의해 고정된 레벨의 블리드 제어 신호 BLEN<0>을 출력한다.
도 3 및 도 4를 참조하여 비트라인의 프리차지 전압으로 공급하는 전압 제어 방법을 살펴보면, 상기의 방법은, 다수의 모드를 설정하기 위한 신호들을 전압 제어 회로에 입력하는 제1단계, 상기 전압 제어 회로의 동작에 따라서 모드 별로 대응되도록 미리 설정된 다수의 전압들 중 해당 전압을 프리차지 전압으로 선택하여 제공하는 제2단계, 및 비트라인에서 워드라인으로 누설되는 전류 양이 특정 조건을 충족하는 소정 모드에 해당하는 신호들을 상기 비트라인에 대한 프리차지 전압 공급을 위한 제어 신호로 전압 제어 회로에 고정하는 제3단계를 포함하여 구성된다.
구체적으로, 제1단계에서 다수의 모드는 제1모드 내지 제3모드로 구분될 수 있고, 제1모드는 가장 높은 레벨의 전압을 공급하기 위한 모드이고, 제2모드 및 제3모드는 제1모드보다 순차적으로 낮은 레벨의 전압을 공급하기 위한 모드이다. 여기서, 제1모드의 가장 높은 레벨의 전압은 비트라인 프리차지 전압 VBLP임이 바람직하다.
본 발명은 바람직한 실시예로 세 모드로 구분한 실시예를 예시하고 있으나 제작자의 의도에 따라 보다 단순하거나 많은 모드로 구현될 수 있음은 자명하다.
한편, 상기 제1모드를 설정하기 위한 신호로써 반전된 액티브 활성화 신호 ACTB가 로우 레벨로 전압 제어 회로에 제공되고, 상기 제2모드를 설정하기 위한 신 호로써 반전된 액티브 활성화 신호 ACTB와 테스트 모드 신호 TBLD<0> 및 블리드 제어 신호 BLEN<0>가 모두 하이 레벨로 전압 제어 회로에 제공되며, 상기 제3모드를 설정하기 위한 신호로써 반전된 액티브 활성화 신호 ACTB와 테스트 모드 신호 TBLD<1> 및 블리드 제어 신호 BLEN<1>가 모두 하이 레벨로 전압 제어 회로에 제공된다.
제2단계는 상기한 바와 같이 다양한 모드에 대응되어 입력되는 신호들에 의하여 택일적으로 모드가 선택되어 특정 전압을 프리차지 전압 VBLEED로 비트라인에 제공한다.
다시말해, 전압 제어 회로로 반전된 액티브 활성화 신호 ACTB가 로우 레벨로 제공되면, 스위칭 신호 S1이 하이 레벨이 되어 NMOS 트랜지스터(N9)를 턴온시켜 비트라인 프리차지 전압 VBLP를 프리차지 전압 VBLEED로 출력하는 제1모드가 선택된다.
반면, 전압 제어 회로로 반전된 액티브 활성화 신호 ACTB와 테스트 모드 신호 TBLD<0> 및 블리드 제어 신호 BLEN<0>가 모두 하이 레벨로 제공되면, 구동 제어 신호 D1이 로우 레벨이 되어 PMOS 트랜지스터(P2)를 턴온시켜 비트라인 프리차지 전압 VBLP를 블리드 전압 VBLD1로 소정 레벨 낮추고, 스위칭 신호 S2가 하이 레벨이 되어 NMOS 트랜지스터(N10)를 턴온시켜 블리드 전압 VBLD1을 프리차지 전압 VBLEED로 출력하는 제2모드가 선택된다.
또한, 전압 제어 회로로 반전된 액티브 활성화 신호 ACTB와 테스트 모드 신호 TBLD<1> 및 블리드 제어 신호 BLEN<1>가 모두 하이 레벨로 제공되면, 구동 제어 신호 D1, D2가 모두 로우 레벨이 되어 PMOS 트랜지스터(P2, P3)를 턴온시켜 블리드 전압 VBLD1을 블리드 전압 VBLD2로 소정 레벨 낮추고, 스위칭 신호 S3가 하이 레벨이 되어 NMOS 트랜지스터(N11)를 턴온시켜 블리드 전압 VBLD2를 프리차지 전압 VBLEED로 출력하는 제3모드가 선택된다.
즉, 액티브 상태일 때 반전된 액티브 활성화 신호 ACTB가 로우 레벨이 되므로 제1모드가 선택되어 비트라인 프리차지 전압 VBLP가 프리차지 전압 VBLEED로 제공된다. 반면, 스탠바이 상태일 때 반전된 액티브 활성화 신호 ACTB는 하이 레벨이 되며 블리드 제어 신호 BLEN<0:1>는 디폴트로 하이 레벨로 제공되므로, 테스트 모드 신호 TBLD<0:1>를 선택적으로 하이 레벨로 제공함으로써 제2모드 또는 제3모드가 선택되어 대응되는 블리드 전압 VBLD1, VBLD2 중 어느 하나가 프리차지 전압 VBLEED로 제공된다.
제3단계는 상기 제2단계 수행 결과, 특정 전압이 프리차지 전압 VBLEED로 비트라인에 제공되면 비트라인에서 워드라인으로 누설 전류가 발생되는 것이 관측될 수 있으며 그 값이 특정 조건을 벗어나는 경우 선택된 모드를 변경하여 특정 조건을 충족할 때까지 상기 제1단계와 상기 제2단계를 반복 수행한다. 그 결과 특정 조건을 만족하는 신호가 입력된 것으로 판단되면, 해당 입력신호를 비트라인에 전압을 공급하기 위한 제어 신호로 고정한다.
다시말해, 블리드 전압 VBLD1이 인가되어 특정 조건을 만족하는 경우, 블리드 제어 신호 BLEN<0>을 제외한 블리드 제어 신호 BLEN<1>에 대응되는 퓨즈를 컷팅하여 블리드 제어 신호 BLEN<1>을 로우 레벨로 고정시킨다. 반면, 블리드 전압 VBLD2가 인가되어 특정 조건을 만족하는 경우, 블리드 제어 신호 BLEN<1>을 제외한 블리드 제어 신호 BLEN<0>에 대응되는 퓨즈를 컷팅하여 블리드 제어 신호 BLEN<0>을 로우 레벨로 고정시킨다. 그리고, 테스트를 위해 사용된 테스트 모드 신호 TBLD<0:1>는 하이 상태로 고정시키는 것이 바람직하다.
반도체 메모리 장치의 동작을 살펴보면, 액티브 상태일 때 비트라인 등화신호 BLEQ가 디스에이블되어 비트라인 BL, BLB은 서로 분리되고 워드라인 활성화 신호 FX가 인에이블되어 데이터가 비트라인 BL, BLB을 거쳐 해당 메모리 셀로 저장되거나, 해당 셀의 데이터가 비트라인 BL, BLB을 거쳐 입출력 라인 SIO, SIOB로 전달된다.
이어서, 프리차지(Precharge) 명령이 인가되면 비트라인 등화신호 BLEQ가 인에이블되어 NMOS 트랜지스터들(N4, N5, N6)이 턴온되어 비트라인 BL, BLB는 서로 연결되고, 서브워드라인 SWL은 디스에이블 상태이므로 반전된 워드라인 활성화 신호 FXB가 인에이블되어 NMOS 트랜지스터(N3)가 턴온된다.
이때, 프리차지부(142)로 비트라인 프리차지 전압 VBLP이 인가되어 비트라인 BL, BLB는 빠르게 충분한 프리차지 전압 레벨을 갖게 되므로 프리차지 성능이 향상된다.
계속하여, 스탠바이 상태로 진입하면 비트라인에서 서브워드라인을 통해 접지 전압 VSS로 형성된 전류 패스에서 누설되는 누설 전류를 최소화하기 위해 프리차지부(142)로 블리드 전압 VBLEED가 인가된다.
즉, 액티브 상태에서는 프리차지 전압으로 비트라인 프리차지 전압 VBLP를 인가하여 비트라인 BL, BLB가 빠르게 프리차지 전압 레벨에 이를 수 있게 하고, 스탠바이 상태에서는 프리차지 전압으로 비트라인 프리차지 전압 VBLP 보다 적어도 낮은 레벨의 블리드 전압 VBLEED를 인가하여 누설 전류를 줄임으로써 특정 조건을 충족시켜 불량을 감소시킴으로써 생산성을 향상한다.
이와 같이, 전압 제어 회로를 페리 영역에 배치시킴으로써 비트라인 프리차지 전압 VBLP를 인가하는 메탈라인을 통해 블리드 전압 VBLEED를 인가하므로 추가적인 메탈라인이 요구되지 않아 반도체 메모리 장치의 면적을 개선한다. 또한, 종래 센스 앰프 제어 영역에 전압 제어 회로가 배치됨으로써 발생하던 기타 코아 트랜지스터들의 크기 저하에 따른 성능 저하를 개선한다.
따라서, 본 발명에 의하면, 액티브 상태와 스탠바이 상태에서 누설 전류의 크기에 대응하여 블리드 전압을 제어하는 전압 제어 회로를 제공함으로써 비트라인에서 워드라인으로 누설되는 전류 양을 최소화하는 효과가 있다.
또한, 상기 전압 제어 회로를 페리 영역에 배치함으로써 기타 코어 제어용 트랜지스터의 크기를 개선하여 코어의 성능을 향상시킨 반도체 메모리 장치를 제공하는 효과가 있다.
또한, 상기 전압 제어 회로를 제공함으로써 블리드 전압 제공용 메탈라인을 제거하여 면적을 개선한 반도체 메모리 장치를 제공하는 효과가 있다.
또한, 상기 전압 제어 회로를 제공함으로써 프리차지 특성을 개선하여 동작의 안정성을 향상시키고 누설 전류를 감소시킨 반도체 메모리 장치를 제공하는 효 과가 있다.

Claims (18)

  1. 삭제
  2. 액티브 신호의 입력에 응답하여 다수의 모드 별로 대응되도록 미리 설정된 전압들 중 해당 전압을 선택하여 비트라인 프리차지 전압으로 제공하는 전압 제어부; 및
    상기 액티브 신호를 제공받고 상기 전압들 중 특정 조건을 만족하는 전압을 상기 프리차지 전압으로 고정하는 블리드 제어 신호의 레벨을 설정하는 제어 신호 설정부;를 포함하며,
    상기 전압 제어부는
    상기 액티브 신호와 상기 블리드 제어 신호 및 테스트 모드 신호를 제공받아 디코딩하여 상기 각 모드 별로 대응되는 전압을 생성하는 구동 제어 신호와 상기 각 모드 별로 대응되는 상기 전압을 출력시키는 스위칭 신호를 설정하는 디코딩수단; 및
    상기 구동 제어 신호와 상기 스위칭 신호에 의해 제어되어 상기 전압들 중 어느 하나를 선택하여 상기 프리차지 전압으로 출력하는 구동수단;
    을 포함하여 구성됨을 특징으로 하는 전압 제어 회로.
  3. 제 2 항에 있어서,
    상기 구동수단은
    제1 전압 라인에 직렬로 연결되며 상기 각 구동 제어 신호에 의해 제어되어 상기 제1 전압을 순차적으로 소정 레벨 낮춘 블리드 전압들을 출력하는 PMOS 트랜지스터들; 및
    상기 제1 전압 라인에 병렬로 연결되며 상기 각 스위칭 신호에 의해 제어되어 상기 제1 전압과 상기 블리드 전압들 중 어느 하나를 선택하여 상기 프리차지 전압으로 출력하는 NMOS 트랜지스터들;
    를 포함하여 구성됨을 특징으로 하는 전압 제어 회로.
  4. 제 3 항에 있어서,
    상기 제1 전압은 비트라인 프리차지 전압임을 특징으로 하는 전압 제어 회로.
  5. 제 2 항에 있어서,
    상기 제어 신호 설정부는
    상기 각 블리드 제어 신호에 대응되어 퓨즈 컷팅 유무에 의해 퓨즈 신호를 출력하는 퓨즈수단; 및
    상기 액티브 신호가 활성화될 때 활성화되는 상기 블리드 제어 신호를 출력하고, 상기 액티브 신호가 비활성화될 때 상기 퓨즈 신호를 반전시켜 상기 블리드 제어 신호로 출력하는 제어수단;
    을 포함하여 구성됨을 특징으로 하는 전압 제어 회로.
  6. 제 5 항에 있어서,
    상기 제어수단은
    상기 액티브 신호와 상기 퓨즈 신호를 결합하는 낸드게이트; 및
    상기 낸드게이트의 출력을 상기 블리드 제어 신호로 출력하는 인버터들;
    을 포함하여 구성됨을 특징으로 하는 전압 제어 회로.
  7. 제 5 항에 있어서,
    상기 퓨즈수단은
    상기 블리드 제어 신호가 상기 테스트 모드 신호와 동일한 레벨을 갖도록 상기 퓨즈 신호를 고정하여 출력하는 것을 특징으로 전압 제어 회로.
  8. 다수의 모드를 설정하기 위한 신호들을 전압 제어 회로에 입력하는 제1단계;
    상기 전압 제어 회로에서 모드 별로 대응되어 미리 설정된 다수의 전압들 중 해당 전압을 프리차지 전압으로 선택하여 비트라인으로 제공하는 제2단계; 및
    상기 비트라인에서 워드라인으로 누설되는 전류 양이 특정 조건을 충족하는 소정 모드에 해당하는 상기 신호들을 제어 신호로 고정하는 제3단계;
    를 포함하여 구성됨을 특징으로 하는 전압 제어 방법.
  9. 제 8 항에 있어서,
    상기 모드는,
    제1 전압으로 설정된 제1 모드; 및
    상기 제1 전압을 순차적으로 소정 레벨 낮춘 전압들로 설정된 제2 및 제3 모드;
    를 포함하여 구성됨을 특징으로 하는 전압 제어 방법.
  10. 제 9 항에 있어서,
    상기 제1 전압은 비트라인 프리차지 전압임을 특징으로 하는 전압 제어 방법.
  11. 제 8 항 또는 제 9 항에 있어서,
    상기 제1 단계는
    상기 제1 모드를 설정하기 위한 신호로써 액티브 신호가 활성화되고, 상기 제2 모드를 설정하기 위한 신호로써 상기 액티브 신호가 비활성화되고 제1 테스트 모드 신호 및 제1 블리드 제어 신호가 활성화되며, 상기 제3 모드를 설정하기 위한 신호로써 상기 액티브 신호가 비활성화되고 제2 테스트 모드 신호 및 제2 블리드 제어 신호가 활성화됨을 특징으로 하는 전압 제어 방법.
  12. 제 8 항에 있어서,
    상기 제2 단계는
    상기 액티브 신호가 활성화되면 제1 스위칭 신호에 의해 상기 제1 전압을 상기 프리차지 전압으로 출력하는 상기 제1 모드가 선택되고, 상기 액티브 신호가 비활성화되고 상기 제1 테스트 모드 신호 및 상기 제1 블리드 제어 신호가 활성화되면, 제1 구동 신호에 의해 상기 제1 전압을 소정 레벨 낮추어 제1 블리드 전압을 생성하고 제2 스위칭 신호에 의해 상기 제2 모드가 선택되며, 상기 액티브 신호가 비활성화되고 상기 제2 테스트 모드 신호 및 상기 제2 블리드 제어 신호가 활성화되면, 제2 구동 신호에 의해 상기 제1 블리드 전압을 소정 레벨로 낮추어 제2 블리드 전압을 생성하고 제3 스위칭 신호에 의해 상기 제3 모드가 선택됨을 특징으로 하는 전압 제어 방법.
  13. 제 8 항에 있어서,
    상기 제3 단계는
    상기 소정 모드가 선택되어 해당되는 전압이 비트라인에 제공되어 비트라인에서 워드라인으로 발생하는 누설 전류 크기가 특정 조건을 만족하는 경우 상기 모드를 선택하는 상기 블리드 제어 신호를 고정하는 것을 특징으로 하는 전압 제어 방법.
  14. 제 13 항에 있어서,
    상기 블리드 제어 신호는 퓨즈 컷팅에 의해 고정되는 것을 특징으로 하는 전압 제어 방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
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