KR100798764B1 - 반도체 메모리 소자 및 그 내부 전압 생성 방법 - Google Patents

Abstract

본 발명의 반도체 메모리 소자는,

외부의 제어신호를 입력받아 로액티브 펄스 및 로프리차지 펄스를 출력하기 위한 커맨드 디코더; 상기 로액티브 펄스 및 로프리차지 펄스를 입력받아 전원전압 액티브 신호를 소정시간 활성화시키기 위한 전원전압 생성 제어부; 상기 로액티브 펄스 및 로프리차지 펄스와 상기 전원전압 액티브 신호를 입력받아 코어전압 액티브 신호를 소정시간 활성화시키기 위한 코어전압 생성 제어부; 상기 전원전압 액티브 신호가 활성화될 때, 전원전압을 생성하기 위한 전원전압 생성부; 및 상기 코어전압 액티브 신호가 활성화될 때, 코어전압을 생성하기 위한 코어전압 생성부를 포함하는 것을 특징으로 하며,

불필요한 내부 전원전압 공급으로 인한 전력소모를 절감하며, 코어전압의 불충분한 공급으로 인한 불안정을 방지하는 효과를 가져온다.

내부 전압, 코어전압, 전압 생성부, 반도체 메모리, 전압 생성 제어

Description

반도체 메모리 소자 및 그 내부 전압 생성 방법{SEMICONDUCTOR MEMORY DEVICE AND INTERNAL VOLTAGE GENERATING METHOD OF IT}

도 1은 종래기술에 의한 내부 전압 발생 회로의 구성을 도시한 블록도,

도 2는 도 1의 내부 전압 발생 회로에서 사용되는 각 신호들의 타이밍도,

도 3은 본 발명에 의한 내부 전압 발생 회로의 구성을 도시한 블록도,

도 4는 도 3의 내부 전압 발생 회로에 포함되는 내부 전원전압 생성 제어부의 상세 구성을 도시한 블록도,

도 5는 도 4의 내부 전원전압 생성 제어부의 세부 회로도,

도 6은 도 3의 내부 전압 발생 제어 회로에 포함되는 코어전압 생성 제어부의 상세 구성을 도시한 블록도,

도 7은 도 6의 코어전압 생성 제어부의 세부 회로도,

도 8은 반도체 소자 내에 형성되는 일반적인 액티브 전압 생성부의 회로도,

도 9는 반도체 소자 내에 형성되는 일반적인 스탠바이 전압 생성부의 회로도,

도 10은 도 3의 내부 전압 발생 회로에서 사용되는 각 신호들의 타이밍도,

* 도면의 주요부분에 대한 부호의 설명

200 : 커맨드 디코더 300 : 코어전압 생성 제어부

400 : 내부 전원전압 생성 제어부 500 : 액티브 내부 전원전압 생성부

600 : 스탠바이 내부 전원전압 생성부 700 : 액티브 코어전압 생성부

800 : 스탠바이 코어전압 생성부

본 발명은 전력 소모를 절감할 수 있는 내부 전압 발생 회로를 구비한 반도체 메모리 소자에 관한 것이다.

반도체 소자는 그 내부를 고유의 기능을 수행하는 회로 블록들로 이루어지며, 각 회로 블록에는 구동 전력으로서 내부 전원전압이 공급되고, 기준 전위 공급 등 필요목적에 따라 소정의 내부 전압이 공급된다.

초기에는 상기 내부 전원전압으로서 외부에서 소자로 입력되는 전원전압(VDD)를 직접 사용하였으나, 최근의 저전압 환경에서는 외부의 전원전압(VDD)을 승압하여 내부 전원전압(VPP)을 생성하고, 생성된 내부 전원전압(VPP)을 소자 내 각 구성 회로블록에 공급하는 방식이 널리 사용된다.

또한, MOS로 이루어진 반도체 소자의 경우에는 CMOS의 게이트로 입력되는 스위칭 신호 전압이 전력을 소비하는 소스단 전압 보다 문턱전압 만큼 높아야 하는 까닭에, 소자 내에서 공급해야 할 전압 레벨이 많아진다. 특히, 디램 반도체 메모 리 소자의 경우에는 각 메모리 셀이 셀 MOS와 셀 MOS의 소스단에 연결되는 셀 커패시터로 이루어져 있어, 셀 커패시터의 충전시 전압인 코어전압(VCORE)은 내부 전원전압(VPP)과는 다를 수 밖에 없다. 그런데, 셀 커패시터의 충전은 메모리 소자의 동작에 기본이 되는 빈번한 동작이므로, 상기 코어전압(VCORE)을 공급하기 위한 충전전압 생성부도 내부 전원전압 생성부 못지 않게 많은 전력을 소모하게 된다.

따라서, 전력 소모를 절감하기 위해서는, 해당 전압을 입력받는 회로 블록들이 구동하지 않을 때에 내부 전원전압 생성부 및 코어전압 생성부의 동작을 정지시킬 것이 요구된다.

이를 위한 종래기술의 구현이 도 1에 도시한 바와 같다. 내부 전원전압 생성부 및 코어전압 생성부를 각각 액티브 전압 생성부(50, 70)와 스탠바이 전압 생성부(60, 80)로 구현하고, 액티브 전압 생성부들(50, 70)의 구동을 제어하는 전압 생성 제어부(40)를 구비한다.

CAS(column address strobe), RAS(row address strobe), CS(chip select), WE(write enable) 등 외부에서 소자로 입력된 제어신호는 반도체 메모리 소자 내 커맨드 디코더(20)에 입력된다.

커맨드 디코더(20)는 입력받은 제어신호에 따라, 로액티브 펄스(RACTP) 및 로프리차지 펄스(RPCGP)를 생성하여, 전압 생성 제어부(40)를 비롯한 소자내 필요한 회로 블록으로 출력한다. 전압 생성 제어부(40)는 로액티브 펄스(RACTP), 로프리차지 펄스(RPCGP)를 입력받아, 액티브 내부전원전압 생성부(50) 및 액티브 코어전압 생성부(70)를 제어하기 위한 전압 생성 액티브 신호(ACT)를 생성한다.

상기 전압 생성 제어부(40)의 액티브 신호(ACT) 생성 타이밍은 도 2와 같다.

외부 제어신호들의 조합이 ACT명령으로 해석되면 로액티브 펄스(RACTP)가 발생하고, 로액티브 펄스(RACTP)의 라이징은 전압 생성 제어부(40)로 하여금 전압 생성 액티브 신호(ACT)를 활성화하게 만든다.

로액티브 펄스(RACTP)의 활성화 후 미도시한 라스 지연기는 소정 시간 지연후 폴링되는 라스지연신호(TRASBP)를 출력한다. 라스지연신호(TRASBP)의 폴링은 로액티브 펄스(RACTP)로 활성화된 모든 동작 수행 상태를 비활성화시키는 것을 의미하는 바, 안정적인 동작을 위해, 전압 생성 제어부(40)는 라스지연신호(TRASBP)의 로우 천이를 입력받은 후 소정시간 지연후에 전압 생성 액티브 신호(ACT)를 비활성화 시킨다.

전압 생성 제어부(40)는 또한 로프리차지 펄스(RPCGP)의 라이징 시에도 전압 생성 액티브 신호(ACT)를 활성화 시키고, 소정시간 지연후 전압 생성 액티브 신호(ACT)를 비활성화 시킨다.

상기와 같은 동작에 의해 전압 생성 제어부(40)는 로액티브 펄스(RACTP) 발생 후 소정 시간동안 및 로프리차지 펄스(RPCGP) 발생 후 소정 시간동안 전압 생성 액티브 신호(ACT)를 활성화 시킴에 의해, 액티브 내부 전원전압 생성부(50) 및 액티브 코어전압 생성부(70)의 구동시간을 조절해 상기 액티브 전압 생성부(50, 70)로 인한 전력 소모를 절감한다.

그런데, 상기와 같은 종래 기술은 다음과 같은 문제점이 있다.

첫째, 외부 전원전압을 승압하는 내부 전원전압 생성부는 승압조건을 검사하 기 위한 자체적인 전압 탐지기를 갖추고 있어, 소자가 구동되는 로액티브 펄스와 로프리차지 펄스 도중에 별도로 오프시킬 필요가 없으며, 오프시키는 것이 오히려 내부 전원전압의 품질을 떨어뜨리는 부작용만 초래한다.

둘째, 프리차지시에는 내부 전원전압보다 코어전압이 공급되는 시간이 더 필요한데, 내부 전원전압 생성부와 코어전압 생성부를 동일 신호로 제어하는 종래기술에서는, 필요이상으로 내부 전원전압이 길게 발생하거나, 코어전압의 발생시간이 너무 짧게 되어 동작의 불안요인이 되었다.

본 발명은 상기 문제점들을 해결하기 위하여 안출된 것으로서, 내부 전원전압 및 코어전압의 품질을 유지하면서도 전력 소모를 줄일 수 있는 반도체 메모리 소자 및 그 내부 전압 제어방법을 제공하는 것을 그 목적으로 한다.

또한, 본 발명은 프리차지시에 코어전압을 충분히 유지시키면서도 전력 소모를 줄일 수 있는 반도체 메모리 소자 및 그 내부 전압 제어방법을 제공하는 것을 다른 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 소자는, 외부의 제어신호를 입력받아 액티브 신호 및 프리차지 신호를 출력하기 위한 커맨드 디코더; 및 상기 액티브 신호 및 프리차지 신호를 이용하여 활성화되는 시점이 상이한 제1 내부전압 및 제2 내부전압을 발생하기 위한 내부전압 발생수단을 포함하는 것을 특징으로 한다.

상기 내부전압 발생수단은, 상기 액티브 신호 및 프리차지 신호를 입력받아 제1 내부 전압 액티브 신호를 소정시간 활성화시키기 위한 제1 내부 전압 생성 제어부; 상기 액티브 신호 및 프리차지 신호와 상기 제1 내부 전압 액티브 신호를 입력받아 제2 내부 전압 액티브 신호를 소정시간 활성화시키기 위한 제2 내부 전압 생성 제어부; 상기 제1 내부 전압 액티브 신호가 활성화될 때, 제1 내부 전압을 생성하기 위한 제1 내부 전압 생성부; 및 상기 제2 내부 전압 액티브 신호가 활성화될 때, 제2 내부 전압을 생성하기 위한 제2 내부 전압 생성부를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

(실시예)

도 3에 도시한 바와 같은 본 실시예의 반도체 메모리 소자는,

외부의 제어신호를 입력받아 로액티브 펄스(RACTP) 및 로프리차지 펄스(RPCGP)를 출력하기 위한 커맨드 디코더(200); 상기 로액티브 펄스(RACTP) 및 로프리차지 펄스(RPCGP)를 입력받아 내부 전원전압 액티브 신호(VPP_ACT)를 소정시간 활성화시키기 위한 내부 전원전압 생성 제어부(300); 상기 로액티브 펄스(RACTP) 및 로프리차지 펄스(RPCGP)와 상기 내부 전원전압 액티브 신호(VPP_ACT)를 입력받아 코어전압 액티브 신호(VCORE_ACT)를 소정시간 활성화시키기 위한 코어전압 생성 제어부(400); 상기 내부 전원전압 액티브 신호(VPP_ACT)의 활성화 구간 동안 내부 전원전압(VPP)을 생성하기 위한 내부 전원전압 생성부(500); 및 상기 코어전압 액티브 신호(VCORE_ACT)의 활성화 구간 동안 코어전압(VCORE)을 생성하기 위한 코어전압 생성부(700)를 포함하는 것을 특징으로 한다.

상기 커맨드 디코더(200)는 외부의 제어신호의 조합으로부터 외부의 명령을 판단하여, 리드 혹은 라이트 동작을 위한 액티브 명령(ACT)으로 판단하면, 메모리 뱅크 내 구성요소에 이를 통지하기 위한 액티브 신호로서 로액티브 펄스(RACTP)를 생성하고, 외부의 명령 판단 결과 프리차지 명령(PCG)으로 판단하면, 메모리 뱅크 내 구성요소에 이를 통지하기 위한 프리차지 신호로서 로프리차지 펄스(RPCGP)를 생성한다. 상기 로액티브 펄스(RACTP)를 입력받은 라스 신호 제어부(미도시)는, 로액티브 펄스(RACTP)의 활성화 시점부터 액티브 명령(ACT)에 따른 메모리 뱅크의 동작에 충분한 소정의 지연시간이 흐른 후, 로우로 활성화되는 라스 지연신호 (TRASBP)를 생성한다.

도 4에 도시한 내부 전원전압 생성 제어부(300)의 내부 블록 구조는 로액티브 펄스(RACTP)를 입력받아 내부 전원전압 액티브 신호(VPP_ACT)를 활성화 상태로 천이시키는 인에이블 트리거(320); 로프리차지 펄스(RACTP)를 입력받아 내부 전원전압 액티브 신호(VPP_ACT)를 비활성화 상태로 천이시키는 디스에이블 트리거(340); 인에이블 트리거(320) 또는 디스에이블 트리거(340)의 수행결과를 일정시간 지연시켜 내부 전원전압 액티브 신호(VPP_ACT)로서 출력하는 래치-지연부(360, 380)를 포함한다.

도 5에 도시한 바와 같이, 디스에이블 트리거(340)는 로프리차지 펄스(RACTP)가 하이일 때 하이값 전압(VDD)을 인에이블 트리거(320)로 연결시키기 위한 스위치로 구현하는데, 상기 스위치는 일실시예에 따르면 하나의 인버터 및 피모스트랜지스터로 구현할 수 있다. 인에이블 트리거(320)는 소스가 로우값 전압(VSS) 및 디스에이블 트리거의(340) 출력에 연결된, 인버터 형태로 결합된 2개의 모스트랜지스터로 구현할 수 있다. 또한, 래치-지연부(360, 380)는 인에이블 트리거(320)의 출력을 입력받는 2개의 인버터로 이루어진 래치(360) 및 래치의 출력을 지연시키기 위해 다수의 인버터 및/또는 낸드게이트로 이루어진 지연부(380)를 포함한다.

도 6에 도시한 코어전압 생성 제어부(400)의 내부 블록 구조는 로액티브 펄스(RACTP) 및 로프리차지 펄스(RPCGP)를 입력받아 코어전압 액티브 신호(VCORE_ACT)를 활성화 상태로 천이시키는 인에이블 트리거(420); 내부 전원전압 액티브 신호(VPP_ACT) 및 라스 지연신호(TRASBP)를 입력받아 코어전압 액티브 신호 (VCORE_ACT)를 비활성화 상태로 천이시키는 디스에이블 트리거(440); 인에이블 트리거(420) 또는 디스에이블 트리거(440)의 수행결과를 일정시간 지연시켜 코어전압 액티브 신호(VCORE_ACT)로서 출력하는 래치-지연부(460, 480)를 포함한다.

도 7에 도시한 바와 같이, 디스에이블 트리거(440)는 내부 전원전압 액티브 신호(VPP_ACT)의 폴링 타이밍을 지연시키기 위한 폴링 펄스 지연기와, 폴링 펄스 지연기를 경유한 내부 전원전압 액티브 신호(VPP_ACT) 및 라스 지연신호(TRASBP)를 입력받는 엔드게이트 및 엔드게이트의 출력에 의해 스위칭되는 모스트랜지스터 스위치로 구현할 수 있다. 상기 폴링 펄스 지연기는 일반적인 지연기와 상기 일반적인 지연기를 경유한 신호와 경유하지 않은 신호를 입력받는 오아게이트로 구현할 수 있다. 인에이블 트리거(420)는 내부 전원전압 액티브 신호(VPP_ACT) 및 라스 지연신호(TRASBP)를 입력받는 오아게이트 및 상기 오아게이트의 출력을 입력받는 인버터 형태로 결합된 2개의 모스트랜지스터로 구현할 수 있다. 래치-지연부(460, 480)는 내부 전원전압 생성 제어부(300)의 래치-지연부(360, 380)와 동일한 구조로 구현할 수 있다.

도 8은 도 3의 실시예에 사용되는 액티브 전압 생성부(500, 700) 구성의 일실시예를 도시하고, 도 9는 스탠바이(독립) 전압 생성부(600, 800) 구성의 일실시예를 도시한다. 액티브 전압 생성부(500, 700) 및 스탠바이(독립) 전압 생성부(600, 800)는 반도체 소자에서 일반적으로 사용되는 다른 구조를 가질 수 있다.

도 10은 도 3의 구조를 가진 본 실시예에서의 내부 전원전압 액티브 신호 (VPP_ACT) 및 라스 지연신호(TRASBP)의 발생과정을 도시한 타이밍도이다.

메모리 칩 내의 커맨드 디코더(미도시)는 외부의 제어신호(예: CAS, RAS, CS, WE)들의 조합으로부터 외부에서 지시하는 명령을 해석하는데, 리드나 라이트 명령처럼 메모리 소자를 구동시켜야 하는 액티브 명령(ACT)으로 해석하면, 메모리 칩 내 다른 구성요소들에 로액티브 펄스(RACTP)를 출력한다. 메모리 칩 내의 라스지연부(미도시)는 상기 로액티브 펄스(RACTP)를 소정시간 지연시켜, 로우로 활성화되는 라스지연신호(TRASBP)를 생성한다. 리드 또는 라이트 등의 동작을 수행하는데 충분한 시간이 경과한 후에, 상기 커맨드 디코더는 프리차지 명령(PCG)으로서 로프리차지 펄스(RPCGP)를 출력하게 된다.

도 4 및 도 5에 도시한 내부 전원전압 생성 제어부(300)는 로액티브 펄스(RACTP)를 입력받으면(구체적으로 RACTP의 라이징 에지에서), 내부 전원전압 액티브 신호(VPP_ACT)를 활성화시키고, 로프리차지 펄스(RPCGP)를 입력받으면(구체적으로 RPCGP의 라이징 에지에서), 내부 전원전압 액티브 신호(VPP_ACT)를 비활성화시킨다. 그런데, 내부 전원전압 생성 제어부(300)의 지연부(380)는 지연기와 인버터, 낸드게이트로 이루어진 폴링 에지 지연기를 포함하고 있으므로, 내부 전원전압 액티브 신호(VPP_ACT)의 로우천이(비활성화)는 로프리차지 펄스(RPCGP)의 활성화(라이징) 시점후 소정시간(tD) 지연되어 발생한다. 이는 프리차지 명령(PCG)에 따라 프리차지동작 수행에 필요한 소정시간 만큼 전원전압(VPP)을 공급하기 위함이다.

도 6 및 도 7에 도시한 코어전압 생성 제어부(400)는 로액티브 펄스(RACTP)를 입력받으면(구체적으로 RACTP의 라이징 에지에서), 코어전압 액티브 신호 (VINT_ACT)를 활성화시키고, 라스지연신호(TRASBP)의 활성화(폴링 에지)시점에 비활성화된다. 코어전압 생성 제어부(400)의 지연부(480)도 지연기와 인버터, 낸드게이트로 이루어진 폴링 에지 지연기를 포함하고 있으므로, 코어전압 액티브 신호(VINT_ACT)의 로우천이(비활성화)는 라스지연신호(TRASBP)의 활성화(폴링 에지) 시점후 소정시간(tD') 지연되어 발생한다.

또한, 코어전압 생성 제어부(400)의 인에이블 트리거(440)는 로프리차지 펄스(RPCGP)에 의해서도 활성화되므로, 비활성화되었던 상기 코어전압 액티브 신호(VINT_ACT)는 로프리차지 펄스(RPCGP)의 입력에 의해 다시 활성화된다. 재차 활성화된 코어전압 액티브 신호(VINT_ACT)는 디스에이블 트리거(420)로 입력되는 내부 전원전압 액티브 신호(VPP_ACT)의 로우천이에 따라 비활성화된다. 그런데, 내부 전원전압 액티브 신호(VPP_ACT)의 로우천이의 입력은 디스에이블 트리거(420) 내 폴링 에지 지연기(이 경우에는 지연기와 인버터, 노아게이트로 구현하였다)에 의해 소정시간(tD") 지연되고, 내부 전원전압 액티브 신호(VPP_ACT)의 로우천이가 입력된 후에도, 코어전압 액티브 신호(VINT_ACT)의 로우천이는 지연부(480) 내 폴링 에지 지연기에 의해 다시 소정시간(tD') 만큼 지연된다. 따라서, 코어전압 액티브 신호(VINT_ACT)의 로우천이는 내부 전원전압 액티브 신호(VPP_ACT)의 로우천이시점부터 tD' +tD" 만큼 지연되어 발생한다.

따라서, 본 실시예의 반도체 메모리 소자는 도 10에 도시한 바와 같이, 액티브 명령(ACT)이 인가되면, 내부 전원전압 액티브 신호(VPP_ACT) 및 코어전압 액티브 신호(VINT_ACT)를 활성화 상태로 천이시킴으로써, 내부 전원전압 생성부 및 코 어전압 생성부를 동시에 활성화시킨다. 액티브 명령에 따른 동작들을 수행하기에 충분한 시간이 경과하면 라스지연신호(TRASBP)가 발생(로우로 천이)하고, 이는 코어전압 액티브 신호(VINT_ACT)를 비활성화 상태로 천이시킴으로써 코어전압 생성부를 비활성화시킨다.

상기 상태에서 프리차지 명령(PCG)이 인가되면, 코어전압 액티브 신호(VINT_ACT)를 다시 활성화 상태로 천이시키고, 내부 전원전압 생성 제어부(300)의 지연부(380)에 따른 소정의 지연시간(tD)후 내부 전원전압 액티브 신호(VPP_ACT)를 비활성화 상태로 천이시킨다. 내부 전원전압 액티브 신호(VPP_ACT)가 천이된 후 코어전압 생성 제어부(400)의 디스에이블 트리거(420) 및 지연부(480)에 따른 소정의 지연시간(tD'+tD")후 코어전압 액티브 신호(VINT_ACT)를 비활성화 상태로 천이시킨다.

본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

예컨데, 상기 실시예의 설명은 액티브 신호로서 로액티브 펄스를, 프리차지 신호로서 로프리차지 펄스를 사용하는 반도체 메모리 소자에 본 발명의 사상을 적용한 경우에 대한 구체적 설명이다. 액티브/프리차지 신호로서 펄스가 아닌 단순한 트랜지션 신호 등이 되는 반도체 메모리 소자에 상기 실시예를 변형하여 본 발명의 사상을 적용하는 것은 당업자에게 너무도 자명하다.

본 발명에 따른 내부 전압 생성 회로를 구비한 반도체 메모리 소자를 실시하면, 내부 전원전압 액티브 신호(VPP_ACT)는 로액티브 시점부터 로프리차지 시점까지 유지되며, 코어전압 액티브 신호(VINT_ACT)는 로액티브 시점에 소정시간, 로프리차지 시점에 소정시간 유지된다. 이에 따라, 별도의 전압 탐지기를 가지고 있는 내부 전원전압 생성부에는 너무 빈번한 제어신호(인에이블, 디스에이블 신호)를 주지 않아, 내부 전원전압의 품질을 유지할 수 있는 효과가 있다. 또한, 별도의 전압 탐지기가 없는 코어전압 생성부는 전력이 필요한 경우에만 인에이블시킴으로써 불필요한 전력소모를 방지할 수 있는 효과도 있다.

본 발명에 따른 내부 전압 생성 회로를 구성하는 코어전압 발생 제어기는, 내부 전원전압 액티브 신호(VPP_ACT)의 디스에이블시점에서 소정지연시간 후 코어전압 액티브 신호(VINT_ACT)를 디스에이블시킨다. 이에 따라, 로프리차지 펄스 발생후 코어전압은 충분히 긴 시간동안 공급되며, 내부 전원전압은 필요한 지연시간 동안 공급된다. 이는 불필요한 내부 전원전압 공급으로 인한 전력소모를 절감하며, 코어전압의 불충분한 공급으로 인한 불안정을 방지하는 효과를 가져온다.

Claims (20)

1. 삭제
2. 외부의 제어신호를 입력받아 액티브 신호 및 프리차지 신호를 출력하기 위한 커맨드 디코더;

   상기 액티브 신호 및 프리차지 신호를 입력받아 제1 내부 전압 액티브 신호를 소정시간 활성화시키기 위한 제1 내부 전압 생성 제어부;

   상기 액티브 신호 및 프리차지 신호와 상기 제1 내부 전압 액티브 신호를 입력받아 제2 내부 전압 액티브 신호를 소정시간 활성화시키기 위한 제2 내부 전압 생성 제어부;

   상기 제1 내부 전압 액티브 신호의 활성화 구간 동안 제1 내부 전압을 생성하기 위한 제1 내부 전압 생성부; 및

   상기 제2 내부 전압 액티브 신호의 활성화 구간 동안 제2 내부 전압을 생성하기 위한 제2 내부 전압 생성부

   를 포함하는 반도체 메모리 소자.
3. 제2항에 있어서,

   상기 제1 내부 전압 액티브 신호와 무관하게 제1 내부 전압을 생성하기 위한 독립 제1 내부 전압 생성부를 더 포함하는 반도체 메모리 소자.
4. 제2항에 있어서,

   상기 제2 내부 전압 액티브 신호와 무관하게 제2 내부 전압을 생성하기 위한 독립 제2 내부 전압 생성부를 더 포함하는 반도체 메모리 소자.
5. 제2항에 있어서, 상기 제1 내부 전압 생성 제어부는,

   상기 액티브 신호가 활성화되면 제1 내부 전압 액티브 신호를 활성화시키고,

   상기 프리차지 신호의 활성화 시점후 소정의 지연시간이 경과하면 제1 내부 전압 액티브 신호를 비활성화시키는 반도체 메모리 소자.
6. 제2항에 있어서, 상기 제1 내부 전압 생성 제어부는,

   액티브 신호를 입력받아 상기 제1 내부 전압 액티브 신호를 활성화 상태로 천이시키는 인에이블 트리거;

   프리차지 신호를 입력받아 상기 제1 내부 전압 액티브 신호를 비활성화 상태로 천이시키는 디스에이블 트리거; 및

   인에이블 트리거 또는 디스에이블 트리거의 수행결과를 일정시간 지연시켜 제1 내부 전압 액티브 신호로서 출력하는 래치-지연부

   를 포함하는 반도체 메모리 소자.
7. 제6항에 있어서, 상기 래치-지연부는,

   입력 신호의 폴링에지를 소정시간 지연시키는 폴링 에지 지연부를 포함하는 반도체 메모리 소자.
8. 제2항에 있어서, 상기 제2 내부 전압 생성 제어부는,

   상기 액티브 신호가 활성화되면 제2 내부 전압 액티브 신호를 활성화시키고,

   상기 액티브 신호의 활성화 시점후 소정 지연시간이 경과하면 제2 내부 전압 액티브 신호를 비활성화시키고,

   상기 프리차지 신호가 활성화되면 제2 내부 전압 액티브 신호를 다시 활성화시키고,

   제1 내부 전압 액티브 신호의 비활성화 시점후 소정 지연시간이 경과하면 제2 내부 전압 액티브 신호를 비활성화시키는 반도체 메모리 소자.
9. 제2항에 있어서, 상기 제2 내부 전압 생성 제어부는,

   액티브 신호 및 프리차지 신호를 입력받아 상기 제2 내부 전압 액티브 신호를 활성화 상태로 천이시키는 인에이블 트리거;

   상기 제1 내부 전압 액티브 신호를 입력받아 상기 제2 내부 전압 액티브 신호를 비활성화 상태로 천이시키는 디스에이블 트리거; 및

   상기 인에이블 트리거 또는 디스에이블 트리거의 수행결과를 일정시간 지연시켜 제2 내부 전압 액티브 신호로서 출력하는 래치-지연부

   를 포함하는 반도체 메모리 소자.
10. 제9항에 있어서, 상기 래치-지연부는,

    입력 신호의 폴링에지를 소정시간 지연시키는 폴링 에지 지연부를 포함하는 반도체 메모리 소자.
11. 제9항에 있어서,

    액티브 신호의 활성화시점부터 소정 지연시간 경과하면 로우 활성화되는 라스지연신호를 출력하기 위한 라스지연부를 더 포함하는 반도체 메모리 소자.
12. 제11항에 있어서, 상기 디스에이블 트리거는,

    상기 라스지연신호를 입력받아 상기 제2 내부전압 액티브 신호를 비활성화 상태로 천이시키는 반도체 메모리 소자.
13. 제2항 내지 제12항 중 어느 한 항에 있어서, 상기 제1 내부 전압은,

    내부 전원전압인 반도체 메모리 소자.
14. 제2항 내지 제12항 중 어느 한 항에 있어서, 상기 제2 내부 전압은,

    코어전압인 반도체 메모리 소자.
15. 제2항 내지 제12항 중 어느 한 항에 있어서, 상기 액티브 신호는,

    하이 활성화 형태의 펄스인 반도체 메모리 소자.
16. 제2항 내지 제12항 중 어느 한 항에 있어서, 상기 프리차지 신호는,

    하이 활성화 형태의 펄스인 반도체 메모리 소자.
17. 액티브 명령에 따라, 제1 내부 전압 생성부 및 제2 내부 전압 생성부를 활성화시키는 단계;

    상기 액티브 명령의 인가 시점으로부터 소정 지연시간 경과 후 상기 제2 내부 전압 생성부를 비활성화시키는 단계;

    프리차지 명령에 따라 상기 제2 내부 전압 생성부를 다시 활성화시키는 단계;

    상기 프리차지 명령의 인가 시점으로부터 소정 지연시간 경과 후 상기 제1 내부 전압 생성부를 비활성화시키는 단계; 및

    상기 제1 내부 전압 생성부의 비활성화 시점으로부터 소정 지연시간 경과 후 상기 제2 내부 전압 생성부를 비활성화시키는 단계

    를 포함하는 내부 전압 생성방법.
18. 제17항에 있어서, 상기 제1 내부 전압 생성부로부터 출력되는 제1 내부 전압은 내부 전원전압인 것을 특징으로 하는 내부 전압 생성방법.
19. 제17항에 있어서, 상기 제2 내부 전압 생성부로부터 출력되는 제2 내부 전압은 코어전압인 것을 특징으로 하는 내부 전압 생성방법.
20. 제17항 내지 제19항 중 어느 한 항에 있어서,

    상기 액티브 명령의 인가 시점으로부터 소정 지연시간 경과 후 상기 제2 내부 전압 생성부를 비활성화시키는 단계는,

    상기 액티브 명령의 인가 시점으로부터 소정 지연시간 경과 후 인에이블되는 라스지연신호에 따라 이루어지는 것을 특징으로 하는 내부 전압 생성방법.

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