KR20000027817A - 반도체 메모리장치의 워드라인 전압 보상회로 - Google Patents

반도체 메모리장치의 워드라인 전압 보상회로 Download PDF

Info

Publication number
KR20000027817A
KR20000027817A KR1019980045848A KR19980045848A KR20000027817A KR 20000027817 A KR20000027817 A KR 20000027817A KR 1019980045848 A KR1019980045848 A KR 1019980045848A KR 19980045848 A KR19980045848 A KR 19980045848A KR 20000027817 A KR20000027817 A KR 20000027817A
Authority
KR
South Korea
Prior art keywords
signal
word line
voltage
driving
period
Prior art date
Application number
KR1019980045848A
Other languages
English (en)
Inventor
권기원
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019980045848A priority Critical patent/KR20000027817A/ko
Publication of KR20000027817A publication Critical patent/KR20000027817A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리장치의 워드라인 전압 보상회로에 관한 것으로, 특히 이 회로는 동일한 워드라인을 사용하는 다수개의 메모리 셀이 처음 구동되는 소정 시간동안 워드라인의 전압 레벨이 승압되지 않도록 제어신호를 발생하는 승압 제어신호 발생부와, 워드라인의 전압 레벨이 떨어져서 승압 제어신호 발생부의 제어신호가 해제되면 승압전압을 발생하기 위한 구동신호를 발생하는 구동신호 발생부와, 구동신호 발생부의 구동 신호에 응답하여 승압전압 발생부의 구동 주기를 재조정하기 위한 인에이블신호와 디스에이블신호를 발생하는 주기 제어부와, 다수개의 메모리 셀에 워드라인 전압을 인가하기 위한 페이지 모드로 진입시 소정의 시간차를 가지는 제 1 및 제 2 입력 신호에 응답하여 승압전압 발생부의 구동 및 정지를 제어하며 페이지 모드 진입하여 소정 시간이 경과된 이후에 주기 제어부의 인에이블신호와 디스에이블신호에 응답하여 승압전압 발생부의 구동 및 정지를 제어하는 구동 제어부와, 구동 제어부의 출력에 응답하여 페이지 모드시 워드라인의 전압 레벨이 떨어지는 시점에만 승압된 전압을 발생하는 승압전압 발생부를 구비한다. 따라서, 본 발명은 반도체 메모리장치가 페이지 모드로 작동하더라도 소정 시간이 경과되어 워드라인 전압이 강하되는 순간에만 승압전압 발생부를 작동시키기 때문에 셀 데이터의 기록시 발생되는 불량을 방지할 수 있다.

Description

반도체 메모리장치의 워드라인 전압 보상회로
본 발명은 반도체 메모리장치의 워드라인 전압 공급 회로에 관한 것으로, 특히 워드라인 전압 레벨이 강하되는 현상을 보상하면서 전체 워드라인 전압 레벨을 균일하게 유지할 수 있는 반도체 메모리 장치의 워드라인 전압 보상회로에 관한 것이다.
휘발성 반도체 장치 중에서 다이내믹 랜덤 액세스 메모리(DRAM)는 1개의 트랜지스터와 1개의 커패시터를 기본적으로 구비하여 커패시터에 정보를 축적하는 방식으로 데이터의 기록이 가능하다. 이 때문에 다이내믹 랜덤 액세스 메모리는 대용량화, 고집적화 및 저가격화의 장점을 가지고 있다.
한편, DRAM은 로우 어드레스 스토로우브신호(RAS)에 의해 센스앰프들이 활성화되고, 로우 어드레스가 입력되면 활성화된 센스앰프가 이 로우 어드레스에 해당하는 워드라인에 공통 연결된 전체 m비트의 셀들(이를 페이지라 부름)의 데이터를 증폭시킨다. 이러한 센싱 동작이 완료되는 시점에서 본다면 1페이지의 데이터는 이에 연결된 m개의 센스 앰프에 이미 증폭되어 래치되어 있기 때문에 이 m 비트의 데이터는 칼럼 어드레스만을 바꾸어 줌에 따라 고속으로 선택할 수가 있다. 이러한 동작을 페이지 모드라 한다.
현재 반도체 메모리장치는 대용량에 의해 메모리 셀이 크게 증가되면서 메모리 셀을 구동하기 위한 워드라인 또한 그 길이가 길어짐에 따라 기생 용량 값이 커져서 배선 저항이 발생하게 된다. DRAM이 페이지 모드로 동작할 때 오랫동안 워드라인을 인에이블 시켜야 함에도 불구하고 워드라인의 전압이 항상 동일한 전압 레벨로 있는 것은 아니다. 특히 워드라인 전압 공급부에서 멀리 떨어진 메모리 셀의 워드라인은 배선 저항에 의해 전압 레벨이 강하되기 때문에 메모리 셀의 데이터 기록이 불량으로 된다.
그러므로, 이러한 워드라인의 전압 강하를 해결하고자 통상의 DRAM에서는 워드라인에 전압 강하가 일어나는 전압 레벨(Vt) 만큼 보상하여 높은 전압 레벨(Vcc+Vt)을 공급하기 위한 승압전압 발생회로를 구비하고 있다.
도 1은 통상의 DRAM에 사용되고 있는 워드라인 전압을 승압하기 위한 승압전압 발생 회로의 구동 주기를 조정하는 구동 제어부를 나타낸 회로도이다.
이를 참조하면, 구동 제어부(40)는 제 1 입력신호(t0_5)에 의해 턴온되는 제 1 트랜지스터(NMOS), 제 1 입력 신호(t0_5)와 소정 시간차를 가지고 이와 전압 레벨이 다른 제 2 입력 신호(t15_20')에 의해 턴온되는 제 2 트랜지스터(PMOS)를 가지는 주기 조정신호 발생부(4)와, 주기 조정신호 발생부(4)로부터 출력된 신호를 입력받아 이를 소정 시간 저장하기 위한 인버터들(In4,In5)을 가지는 래치(6)와, 상기 래치(6)의 출력을 반전하여 승압전압의 주기를 결정하는 주기 신호(phibse)를 발생하는 인버터(8)로 구성된다. 여기서 제 2 입력 신호(t15_20')는 t15_20 신호가 다수개의 인버터들(In1,In2,In3)을 가지는 지연부(2)에 의해 소정의 지연 시간을 가지며 레벨이 반전된다.
위와 같이 구성된 승압전압 발생회로의 주기를 조정하는 회로는 제 1 입력 신호(t0_5)에 의해 주기 신호(phibse)를 디스에이블시키고, 제 2 입력 신호(t15_20')에 의해 주기 신호(phibse)를 인에이블시킨다.
그러므로, 워드라인 전압 공급 회로는 반도체 메모리장치가 페이지 모드로 진입하는 초기부터 통상의 주기 조정회로에서 결정된 주기동안 승압전압 발생회로가 구동하게 되어 워드라인에 전압 강하를 보상하는 승압된 전압을 공급한다.
이러한 회로 동작은 전체적인 전체 워드라인의 전압 레벨을 균일하게 유지하는 장점이 있으나, 일반적으로 워드라인의 전압 강하 현상은 소정 시간이 경과된 후에 발생하기 때문에 페이지 모드로 진입하는 순간부터 계속 워드라인에 승압된 전압을 공급하는 것은 바람직하지 않다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위해 워드라인 전압 레벨이 강하되는 것을 보상하는 승압전압 발생부의 구동 시간을 재조정하여 워드라인 전압이 인가되는 초기부터 상기 승압전압 발생부를 구동시키지 않고 워드라인의 전압 레벨이 떨어질 때만 구동시키므로써, 전체 워드라인의 전압 레벨을 균일하게 유지하면서 셀 데이터를 기록할 때의 불량을 미연에 방지할 수 있는 반도체 메모리 장치의 워드라인 전압 보상회로를 제공하는데 있다.
도 1은 통상의 DRAM에 사용되고 있는 워드라인 전압을 승압하기 위한 승압전압 발생 회로의 주기를 조정하는 구동 제어부를 나타낸 회로도,
도 2는 본 발명에 따른 워드라인 전압 보상회로를 가지는 워드라인 전압 공급 회로를 나타낸 블럭도,
도 3은 도 2에 도시된 구동 제어부를 나타낸 회로도,
도 4는 본 발명에 따른 워드라인 전압 보상회로의 동작 과정을 설명하기 위한 타이밍도.
*도면의 주요 부분에 대한 부호의 설명*
10: 승압 제어신호 발생부
20: 구동신호 발생부
30: 주기 제어부
40: 구동 제어부
50: 승압전압 발생부
60: 행 어드레스 디코더
상기 목적을 달성하기 위하여 본 발명의 장치는 워드라인의 전압 레벨을 승압하기 위해 승압전압 발생부를 구비한 워드라인 전압 공급 회로에 있어서, 동일한 워드라인을 사용하는 다수개의 메모리 셀이 처음 구동되는 소정 시간동안 워드라인의 전압 레벨이 승압되지 않도록 제어신호를 발생하는 승압 제어신호 발생부와, 워드라인의 전압 레벨이 떨어져서 상기 승압 제어신호 발생부의 제어신호가 해제되면 승압전압을 발생하기 위한 구동신호를 발생하는 구동신호 발생부와, 상기 구동신호 발생부의 구동 신호에 응답하여 상기 승압전압 발생부의 구동 주기를 재조정하기 위한 인에이블신호와 디스에이블신호를 발생하는 주기 제어부와, 다수개의 메모리 셀에 워드라인 전압을 인가하기 위한 페이지 모드시 소정의 시간차를 가지는 제 1 및 제 2 입력 신호에 응답하여 상기 승압전압 발생부의 구동 및 정지를 제어하며 페이지 모드가 실행된 소정 시간 이후에 상기 주기 제어부의 인에이블신호와 디스에이블신호에 응답하여 상기 승압전압 발생부의 구동 및 정지를 다시 제어하는 구동 제어부와, 상기 구동 제어부의 출력에 응답하여 페이지 모드시 워드라인의 전압 레벨이 떨어지는 시점에만 승압된 전압을 발생하는 승압전압 발생부를 구비하는 것을 특징으로 한다.
본 발명의 장치에 있어서, 상기 구동 제어부는 제 1 입력신호에 턴온되는 제 1 트랜지스터, 제 1 입력 신호와 소정 시간차를 가지는 제 2 입력 신호에 턴온되는 제 2 트랜지스터를 가지는 제 1 주기 조정신호 발생부와, 상기 주기 제어부로부터 공급된 소정의 시간차를 가진 제 1 신호와 제 2 신호에 응답하여 각각 턴온되는 제 3 트랜지스터 및 제 4 트랜지스터를 가지는 제 2 주기 조정신호 발생부와, 상기 제 1 및 제 2 주기 조정신호 발생부로부터 출력된 신호를 저장하여 출력하는 래치를 구비하는 것을 특징으로 한다.
본 발명에 따르면, 반도체 메모리장치가 페이지 모드로 작동할 때 초기 동안 워드라인 전압 레벨이 정상적으로 유지되기 때문에 승압전압 발생부를 작동시키지 않다가 워드라인 전압이 강하되는 순간에 승압전압 발생부를 작동시키도록 제어한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 워드라인 전압 보상회로를 가지는 워드라인 전압 공급 회로를 나타낸 블록도로서. 이 회로는 소정의 시간 차를 가지는 제 1 입력 신호(t0_5) 및 제 3 입력 신호(t25_30)를 입력받아 반도체 메모리장치가 페이지 모드로 작동되는 소정 시간 동안 워드라인의 전압 레벨이 승압되지 않도록 제어하기 위한 제어신호(pumpe)를 발생하는 승압 제어신호 발생부(10)와, 클럭신호(mclk)에 동기하며 워드라인의 전압 레벨이 떨어지는 것을 감지한 신호(pump_in)와 상기 승압 제어신호 발생부(10)의 제어신호(pumpe)를 입력받아 승압전압을 발생하기 위한 구동신호(pump_out)를 발생하는 구동신호 발생부(20)와, 페이지 모드시 상기 구동신호(pump_out)에 응답하여 승압된 전압이 워드라인에 공급되는 주기를 재조정하기 위한 디스에이블신호 및 인에이블신호(pump,pumpb)를 발생하는 주기 제어부(30)와, 소정의 시간차를 가지는 제 1 및 제 2 입력 신호(t0_5,t15_20)와 상기 주기 제어부(30)의 디스에이블신호 및 인에이블신호(pump,pumpb)를 입력받아 이를 논리 조합하여 워드라인에 공급되는 승압된 전압의 주기를 결정하는 주기 신호(phibse)를 발생하는 구동 제어부(40)와, 구동 제어부(40)의 주기 신호(phibse)를 입력받아 워드라인의 전압 레벨이 떨어지는 시점에만 워드라인의 전압 강하를 보상하기 위한 승압된 전압신호(phibs)를 발생하는 승압전압 발생부(50), 상기 승압전압 발생부(50)의 승압된 전압신호(phibs)를 입력받아 해당 워드라인에 승압된 전압(wl)을 공급하는 행 어드레스 디코더(60)로 구성된다.
여기서, 도면 부호 pwrup는 구동 전원을 지칭하는 것이다.
도 3은 도 2에 도시된 구동 제어부를 나타낸 회로도로서, 이 구동 제어부(40)는 제 1 입력신호(t0_5)에 턴온되는 제 1 트랜지스터(NMOS1), 제 1 입력 신호(t0_5)와 소정 시간차를 가지며 전압 레벨이 다른 제 2 입력 신호(t15_20)에 턴온되는 제 2 트랜지스터(PMOS1)를 가지는 제 1 주기 조정신호 발생부(44)와, 주기 제어부로부터 공급된 소정의 시간차를 가진 제 1 및 제 2 신호(pump,pumpb)에 응답하여 각각 턴온되는 제 3 트랜지스터(NMOS2) 및 제 4 트랜지스터(PMOS2)를 가지는 제 2 주기 조정신호 발생부(46)와, 제 1 및 제 2 주기 조정신호 발생부(44,46)로부터 출력된 신호를 입력받아 이를 소정 시간 저장하기 위한 인버터들(In13,In14)을 가지는 래치(48)와, 상기 래치(48)의 신호를 반전하여 주기 신호(phibse)를 발생하는 인버터(49)로 구성된다.
여기서, 제 1 주기 조정신호 발생부(44)의 제 2 트랜지스터(PMOS1)를 구동시키는 신호(t15_20)는 다수개의 인버터들(In11,In12,In13)을 가지는 지연부(42)에 의해 소정의 시간으로 지연되며 레벨이 반전된다. 이 반전된 신호는 도면 부호 t15_20'로 나타낸다.
상기와 같이 구성된 본 발명의 워드라인 전압 보상회로는 반도체 메모리장치가 페이지 모드로 동작할 때 승압 제어신호 발생부(10)가 제어신호(pumpe)를 발생한다. 이는 초기에 워드라인 전압이 정상적인 레벨로 유지되고 소정 시간이 경과한 후에 전압 레벨 강하 현상이 발생하기 때문에 그 동안은 승압전압 발생부(50)를 동작시키지 않도록 하기 위해서이다.
그 다음 구동신호 발생부(20)는 워드라인의 전압 레벨이 떨어지는 것을 감지한 신호(pump_in)가 활성화되며 상기 제어신호(pumpe)가 비활성화되면 승압전압을 발생하기 위한 구동신호(pump_out)를 인가한다. 이에 주기 제어부(30)는 승압전압 주기를 재조정하기 위한 디스에이블신호 및 인에이블신호(pump,pumpb)를 발생한다. 그리고, 구동 제어부(40)는 다수개의 메모리 셀에 워드라인 전압을 인가하기 위한 페이지 모드시 소정의 시간차를 가지는 제 1 및 제 2 입력 신호(t0_5,t15_20)에 의해 상기 승압전압 발생부(50)의 구동 및 정지를 제어하며 페이지 모드가 실행된 소정 시간 이후에 상기 주기 제어부(30)의 인에이블신호와 디스에이블신호(pump,pumpb)에 응답하여 상기 승압전압 발생부의 구동 및 정지를 다시 제어하도록 승압전압의 주기 신호(phibse)를 발생한다. 그러면, 승압전압 발생부(50)는 상기 주기 신호(phibse)에 의해 워드라인의 전압 레벨이 떨어지는 시점에만 워드라인의 전압 강하를 보상하기 위한 승압전압 레벨(phibs)을 Vcc+2Vt 이상으로 발생한다. 행 어드레스 디코더(60)는 해당 워드라인을 디코딩하여 이 승압된 전압신호(phibs)를 입력받아서 해당 워드라인에 승압된 전압(wl)을 공급한다.
도 4는 본 발명에 따른 워드라인 전압 보상회로의 동작 과정을 설명하기 위한 타이밍도로서, 각 신호의 타이밍도에 표시된 vss는 회로 내 인가되는 구동 전압의 로우레벨을 나타내며, vcc는 구동 전압의 하이 레벨을 나타낸 것이다.
이를 참조하면, 페이지 모드시 워드라인에 공급된 승압된 전압의 주기 신호(phibse)는 제 1 입력 신호(t0_5)의 상승 에지에 의해 하이 레벨이 로우 레벨로 천이되어 승압전압 발생부를 디스에이블시키며 제 2 입력 신호(t15_20)가 반전된 t15_20'의 하강 에지에 의해 로우 레벨이 하이 레벨로 천이되어 승압전압 발생부를 인에이블시킨다.
그리고, 본 발명에 따른 워드라인 전압 공급회로가 페이지 모드로 진입하고나서 소정 시간이 경과되면 주기 신호(phibse)는 주기 제어부의 디스에이블신호(pump)의 상승 에지에 의해 로우 레벨로 천이되어 승압전압 발생부를 디스에이블시키며 주기 제어부의 인에이블신호(pumpb)의 하강 에지에 의해 하이 레벨로 천이되어 승압전압 발생부를 다시 인에이블시킨다.
이에 따라, 승압된 전압신호(phibs)는 t15'_20에 의해 인에이블된 시간부터 pump에 의해 디스에이블될 때까지 약 Vcc+2Vt 이상으로 승압된 전압 레벨을 가지며, 워드라인에 공급되는 승압된 전압(wl)도 이 신호(phibs)와 동일하다.
상기한 바와 같이 본 발명은, 반도체 메모리장치가 페이지 모드로 작동하더라도 소정 시간이 경과되어 워드라인 전압이 강하되는 순간에 승압전압 발생부를 작동시키도록 제어한다.
따라서, 본 발명은 승압전압 발생부를 효율적으로 구동시켜 셀 데이터의 기록시 유발되는 불량을 미연에 방지하므로써 DRAM의 품질을 크게 향상시킬 수 있는 효과가 있다.

Claims (2)

  1. 워드라인의 전압 레벨을 승압하기 위해 승압전압 발생부를 구비한 워드라인 전압 공급 회로에 있어서,
    동일한 워드라인을 사용하는 다수개의 메모리 셀이 처음 구동되는 소정 시간동안 워드라인의 전압 레벨이 승압되지 않도록 제어신호를 발생하는 승압 제어신호 발생부;
    워드라인의 전압 레벨이 떨어져서 상기 승압 제어신호 발생부의 제어신호가 해제되면 승압전압을 발생하기 위한 구동신호를 발생하는 구동신호 발생부;
    상기 구동신호 발생부의 구동 신호에 응답하여 상기 승압전압 발생부의 구동 주기를 재조정하기 위한 인에이블신호와 디스에이블신호를 발생하는 주기 제어부;
    다수개의 메모리 셀에 워드라인 전압을 인가하기 위한 페이지 모드시 소정의 시간차를 가지는 제 1 및 제 2 입력 신호에 응답하여 상기 승압전압 발생부의 구동 및 정지를 제어하며 페이지 모드가 실행된 소정 시간 이후에 상기 주기 제어부의 인에이블신호와 디스에이블신호에 응답하여 상기 승압전압 발생부의 구동 및 정지를 다시 제어하는 구동 제어부; 및
    상기 구동 제어부의 출력에 응답하여 페이지 모드시 워드라인의 전압 레벨이 떨어지는 시점에만 승압된 전압을 발생하는 승압전압 발생부를 구비하는 것을 특징으로 하는 반도체 메모리장치의 워드라인 전압 보상회로.
  2. 제 1항에 있어서, 상기 구동 제어부는 제 1 입력신호에 턴온되는 제 1 트랜지스터, 제 1 입력 신호와 소정 시간차를 가지는 제 2 입력 신호에 턴온되는 제 2 트랜지스터를 가지는 제 1 주기 조정신호 발생부;
    상기 주기 제어부로부터 공급된 소정의 시간차를 가진 제 1 신호와 제 2 신호에 응답하여 각각 턴온되는 제 3 트랜지스터 및 제 4 트랜지스터를 가지는 제 2 주기 조정신호 발생부; 및
    상기 제 1 및 제 2 주기 조정신호 발생부로부터 출력된 신호를 저장하여 출력하는 래치를 구비하는 것을 특징으로 하는 반도체 메모리장치의 워드라인 전압 보상회로.
KR1019980045848A 1998-10-29 1998-10-29 반도체 메모리장치의 워드라인 전압 보상회로 KR20000027817A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980045848A KR20000027817A (ko) 1998-10-29 1998-10-29 반도체 메모리장치의 워드라인 전압 보상회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980045848A KR20000027817A (ko) 1998-10-29 1998-10-29 반도체 메모리장치의 워드라인 전압 보상회로

Publications (1)

Publication Number Publication Date
KR20000027817A true KR20000027817A (ko) 2000-05-15

Family

ID=19556157

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980045848A KR20000027817A (ko) 1998-10-29 1998-10-29 반도체 메모리장치의 워드라인 전압 보상회로

Country Status (1)

Country Link
KR (1) KR20000027817A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100732099B1 (ko) * 2005-04-12 2007-06-27 가부시끼가이샤 도시바 다치 데이터를 기억하는 불휘발성 반도체 기억 장치
US8730731B2 (en) 2009-01-16 2014-05-20 Samsung Electronics Co., Ltd. Semiconductor memory device for compensating for operating voltage difference between near cell and far cell in consideration of cell position, and memory card and memory system including the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100732099B1 (ko) * 2005-04-12 2007-06-27 가부시끼가이샤 도시바 다치 데이터를 기억하는 불휘발성 반도체 기억 장치
US8730731B2 (en) 2009-01-16 2014-05-20 Samsung Electronics Co., Ltd. Semiconductor memory device for compensating for operating voltage difference between near cell and far cell in consideration of cell position, and memory card and memory system including the same

Similar Documents

Publication Publication Date Title
US6021082A (en) Semiconductor memory device including an internal power supply circuit having standby and activation mode
US9627033B2 (en) Sense amplifier and semiconductor device for securing operation margin of sense amplifier
US20080037333A1 (en) Memory device with separate read and write gate voltage controls
US20080019204A1 (en) Apparatus and Method for Supplying Power in Semiconductor Device
US8804446B2 (en) Semiconductor device having equalizing circuit equalizing pair of bit lines
US6504783B2 (en) Semiconductor device having early operation high voltage generator and high voltage supplying method therefor
KR20040004813A (ko) 워드라인 구동 회로
JPH09120675A (ja) 半導体集積回路
JP4309483B2 (ja) マルチバンクメモリ装置
US6233188B1 (en) Precharge control signal generating circuit
US7149131B2 (en) Semiconductor memory device and internal voltage generating method thereof
KR100616496B1 (ko) 동작모드에 따라 파워라인 연결 방식을 달리한 반도체메모리소자의 파워공급 제어장치
US6930952B2 (en) Method of reading memory device in page mode and row decoder control circuit using the same
KR20080114304A (ko) 쓰기드라이빙장치를 포함하는 반도체메모리소자
JPH0963271A (ja) 半導体記憶装置
JP2000285676A (ja) オーバードライブ方式のセンスアンプを有するメモリデバイス
KR100419759B1 (ko) 워드선 선택전에 사전부팅이 가능한 부팅회로를 구비한메모리장치
KR20020052224A (ko) 테스트 회로를 갖는 반도체 집적 회로
KR20000027817A (ko) 반도체 메모리장치의 워드라인 전압 보상회로
KR100535814B1 (ko) 서브워드라인 드라이버의 안정된 부스팅 마진을 얻을 수있는 워드라인 제어신호 발생회로, 워드라인 제어신호발생방법, 및 그것을 구비한 반도체 메모리 장치
KR101026379B1 (ko) 고전압 펌핑장치
US20110158019A1 (en) Semiconductor memory device and operation method thereof
KR100192586B1 (ko) 반도체 메모리 장치의 전류 센스앰프
US7652933B2 (en) Voltage generating circuit of semiconductor memory apparatus capable of reducing power consumption
JP2000222878A (ja) ダイナミックアクセスメモリ

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination