KR20080114304A - 쓰기드라이빙장치를 포함하는 반도체메모리소자 - Google Patents

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KR20080114304A
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Abstract

본 발명은 데이터를 안정적으로 저장할 수 있는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 제1 데이터라인에 실린 데이터에 따라 제2 데이터라인을 풀업/풀다운 구동하기 위한 풀업/풀다운 구동수단; 및 상기 제2 데이터라인의 풀업 구간의 초기에 상기 풀업/풀다운 구동수단의 풀업전압 보다 높은 외부전압으로 오버드라이빙하되, 테스트신호에 응답하여 조절된 구간 동안 오버드라이빙하기 오버드라이빙수단을 구비하는 반도체 메모리 소자를 제공한다.
쓰기 드라이버, 오버드라이빙, 로컬데이터라인, 구간 조절, 테스트

Description

쓰기드라이빙장치를 포함하는 반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE HAVING WRITE DEVICE}
도 1은 종래기술에 따른 반도체메모리소자의 블록 구성도.
도 2는 도 1에 도시된 쓰기드라이빙부의 내부 회로도.
도 3은 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도.
도 4는 도 3에 도시된 오버드라이빙부와 쓰기드라이빙부의 내부 회로도.
도 5는 도 4에 도시된 제1 및 제2 펄스 생성부에 의한 풀업오버드라이빙펄스 PUL_OVD1, PUL_OVD2를 도시한 도면.
도 6은 본 발명 및 종래 기술에 따른 정 로컬데이터라인의 쓰기 구동 시 레벨 변동을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 라이트 드라이버와 그의 구동 방법에 관한 것으로, 더 자세히는 라이트 드라이버의 오버 드라이빙(over driving) 동작에 관한 것이다.
반도체 메모리 소자 중 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자 내에는 다수개의 메모리 뱅크가 설계되어 있고, 각각의 메모리 뱅크는 셀 트랜지스터와 셀 커패시터로 구성된 다수의 메모리 셀(cell)의 집합으로 구성되는 것이 일반적이다. 여기서, 메모리 뱅크가 위치하는 영역을 코어영역이라 하며, 메모리 뱅크에 데이터를 입/출력하기 위해서 구성된 영역을 페리영역이라 한다. 쓰기(write) 동작시 페리영역으로부터 전달되는 데이터는 코어영역 경계에 위치하는 라이트 드라이버(write driver)를 통해 코어영역 내부로 입력되고, 읽기(read) 동작시 출력할 데이터는 코어영역 경계에 위치하는 입출력 감지 증폭기를 통해 페리영역으로 출력된다. 그리고, 통상적으로 데이터 입출력 핀과 라이트 드라이버 및 입출력 감지 증폭기에 연결된 데이터 라인을 글로벌 입출력 라인(GIO : Global Input Output line)라 하며, 라이트 드라이버 및 입출력 감지 증폭기와 코어영역 내부와 연결되는 데이터 라인을 로컬 입출력 라인(LIO : Local Input Output line)라고 한다.
도 1은 종래기술에 따른 반도체메모리소자의 블록 구성도이다.
도 1을 참조하면, 종래기술에 따른 반도체메모리소자는 기준전압(VREF)을 생성하기 위한 기준전압 생성부(10)와, 외부전압(VDD)을 인가받아 기준전압(VREF)에 대응되는 코어전압(VCORE)을 생성하기 위한 코어전압 생성부(20)와, 리셋신호(RST)와 제1 및 제2 구동신호(PD1, PD2)를 생성하기 위한 드라이빙 제어부(30)와, 리셋신호(RST)에 응답하여 정/부 로컬데이터라인(LIO, LIOB)을 프리차지하거나, 제1 및 제2 구동신호(PD1, PD2)에 응답하여 정/부 로컬데이터라인(LIO, LIOB)을 드라이빙하기 위한 쓰기드라이빙부(40)와, 정/부 로컬데이터라인(LIO, LIOB)에 실린 데이터를 해당 메모리셀에 저장하기 위한 코어블록(50)을 구비한다.
동작을 간략히 살펴보면, 기준전압 생성부(10)는 기준전압(VREF)을 생성하고, 코어전압 생성부(20)는 외부전압(VDD)을 인가받아 기준전압(VREF)에 대응되는 코어전압(VCORE)를 생성한다. 이어, 드라이빙 제어부(30)는 프리차징 시에는 리셋신호(RST)를 활성화하고, 이외에는 데이터에 대응되는 제1 및 제2 구동신호(PD1, PD2)를 생성한다. 이어, 쓰기드라이빙부(40)는 리셋신호(RST)에 응답하여 정/부 로컬데이터라인(LIO, LIOB)을 프리차지하거나, 제1 및 제2 구동신호(PD1, PD2)에 응답하여 정/부 로컬데이터라인(LIO, LIOB)을 드라이빙한다. 이어, 코어블록(50)은 정/부 로컬데이터라인(LIO, LIOB)에 실린 데이터를 해당 메모리셀에 저장한다.
한편, 다음에서는 쓰기드라이빙부(40)의 내부 회로도를 도면을 통해 살펴보고, 구체적인 구동을 살펴보도록 한다.
도 2는 도 1에 도시된 쓰기드라이빙부(40)의 내부 회로도이다.
도 2를 참조하면, 쓰기드라이빙부(40)는 리셋신호(RST)에 응답하여 정/부 로 컬데이터라인(LIO, LIOB)를 프리차징하기 위한 프리차징부(42)와, 제1 및 제2 구동신호(PD1, PD2)에 응답하여 정/부 로컬데이터라인(LIO, LIOB)을 풀업(pull-up)/풀다운(pull-down) 구동하기 위한 풀업/풀다운 구동부(44)를 구비한다.
다음에서는 쓰기드라이빙부(40)의 구동을 살펴보도록 한다.
먼저, 프리차징되는 과정을 살펴보면, 리셋신호(RST)는 논리레벨 'H'로 활성화되고, 제1 및 제2 구동신호(PD1, PD2)가 모두 논리레벨 'L'로 비활성화된다.
이어, 프리차징부(42)는 리셋신호(RST)에 응답하여, 정/부 로컬데이터라인(LIO, LIOB)을 코어전압으로 드라이빙한다. 또한, 풀업/풀다운 구동부(44)는 제1 및 제2 구동신호(PD1, PD2)의 비활성화에 의해 턴오프된다.
한편, 정/부 로컬데이터라인(LIO, LIOB)에 데이터가 라이팅되는 과정을 살펴보도록 한다. 이때, 리셋신호(RST)는 논리레벨 'L'로 비활성화되며, 제1 및 제2 구동신호(PD1, PD2)는 인가되는 데이터의 논리레벨에 따라 활성화 또는 비활성화된다.
먼저, 논리레벨 'H'에 대응되는 데이터가 정/부 로컬데이터라인(LIO, LIOB)에 라이팅되는 경우를 가정하면, 제1 구동신호(PD1)는 논리레벨 'H'를 가지며, 제2 구동신호(PD2)는 논리레벨 'L'를 갖는다. 이어, 풀업/풀다운 구동부(44)는 제1 구동신호(PD1)의 활성화에 응답하여 정 로컬데이터라인(LIO)을 풀업 구동하고, 제2 구동신호(PD2)의 비활성화에 응답하여 부 로컬데이터라인(LIOB)을 풀다운 구동한다.
또한, 논리레벨 'L'에 대응되는 데이터가 정/부 로컬데이터라인(LIO, LIOB) 에 라이팅되는 경우를 가정하면, 제1 구동신호(PD1)는 논리레벨 'L'를 가지며, 제2 구동신호(PD2)는 논리레벨 'H'를 갖는다. 이어, 풀업/풀다운 구동부(44)는 제1 구동신호(PD1)의 비활성화에 응답하여 정 로컬데이터라인(LIO)을 풀다운 구동하고, 제2 구동신호(PD2)의 활성화에 응답하여 부 로컬데이터라인(LIOB)을 풀업 구동한다.
이와 같이, 쓰기드라이빙부(40)에 의해 데이터에 대응되는 논리레벨이 정/부 로컬데이터라인(LIO, LIOB)에 인가된다. 또한, 정/부 로컬데이터라인(LIO, LIOB)에 실린 데이터는 코어블록(50)에 전달되어 해당 메모리셀에 저장된다.
한편, 요즈음 반도체 메모리 소자는 집적화, 고속화에 발맞추어 저전력 소모에 대한 요구에 부응하여 발전하고 있으며, 저전력 소모의 일환으로 외부에서 공급하는 외부전압의 전압레벨을 점점 낮추고 있는 추세이다. 때문에, 외부전압을 다운 컨버팅(down converting)하여 생성하는 코어전압 역시 전압레벨이 낮아지게 되고, 이러한 상황에서 정/부 로컬데이터라인(LIO, LIOB)을 구동하는 풀업/풀다운 구동부(44)의 구동력이 약해진다. 때문에, 글로벌 입출력 라인에 실린 데이터에 따라 정/부 로컬데이터라인(LIO, LIOB)을 구동할 때, 코어전압이 충분하지 않아 일정한 전압 레벨을 확보하기 전에 비트라인 감지증폭기가 구동되면, 데이터의 논리레벨이 판별되지 않는 문제점이 발생한다. 참고적으로, 비트라인 감지증폭기는 정/부 로컬데이터라인을 통해 전달되는 데이터를 감지 및 증폭하여 해당 메모리셀에 전달하기 위한 블록이다. 또한, 정/부 로컬데이터라인에 데이터가 실려 안정적으로 레벨을 확보한 이후에, 비트라인 감지증폭기가 구동되어야 하는데 그렇지 못한 경우를 비 트라인감지증폭기의 미스 매치라고도 한다.
한편, 정/부 로컬데이터라인의 데이터가 안정적인 레벨을 가지 못하면, 셀 커패시터에 예정된 전압레벨보다 낮은 전압레벨이 충전되어, 논리레벨을 판별하기 어려운 데이터가 메모리 셀에 저장된다.
즉, 셀 커패시터에 예정된 전압레벨보다 낮은 전압레벨이 충전되는 쓰기 구동의 오동작이 발생한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 데이터를 안정적으로 저장할 수 있는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 제1 데이터라인에 실린 데이터에 따라 제2 데이터라인을 풀업/풀다운 구동하기 위한 풀업/풀다운 구동수단; 및 상기 제2 데이터라인의 풀업 구간의 초기에 상기 풀업/풀다운 구동수단의 풀업전압 보다 높은 외부전압으로 오버드라이빙하되, 테스트신호에 응답하여 조절된 구간 동안 오버드라이빙하기 오버드라이빙수단을 구비한다.
본 발명의 다른 측면에 따른 반도체메모리소자의 구동방법은 제1 데이터라인 에 실린 데이터에 따라 제2 데이터라인을 풀업 구동하되, 상기 제2 데이터라인의 풀업 구동 구간의 초기에 테스트신호에 따라 조절된 시간 동안 상기 제2 데이터라인을 오버드라이빙하는 단계; 및 상기 오버드라이빙 구간 이후의 구간에서 상기 제2 데이터라인을 노말드라이빙하는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도이다.
도 3을 참조하면, 본 발명에 따른 반도체메모리소자는 기준전압(VREF)을 생성하기 위한 기준전압 생성부(100)와, 외부전압(VDD)을 인가받아 기준전압(VREF)에 대응되는 코어전압(VCORE)을 생성하기 위한 코어전압 생성부(200)와, 리셋신호(RST)와 제1 및 제2 구동신호(PD1, PD2)를 생성하기 위한 드라이빙 제어부(300)와, 리셋신호(RST)에 응답하여 정/부 로컬데이터라인(LIO, LIOB)을 프리차지하거나, 제1 및 제2 구동신호(PD1, PD2)에 응답하여 정/부 로컬데이터라인(LIO, LIOB)을 드라이빙하기 위한 쓰기드라이빙부(400)와, 정/부 로컬데이터라인(LIO, LIOB)에 실린 데이터를 해당 메모리셀에 저장하기 위한 코어블록(500)과, 제1 및 제2 오버드라이빙신호(OVD_LIO1, OVD_LIO2)에 응답하여 정/부 로컬데이터라인(LIO, LIOB)를 외부전압(VDD)으로 오버드라이빙하되, 테스트신호(T1, T2)에 응답하여 조절된 구간 동안 오버드라이빙하기 오버드라이빙부(600)와, 제1 및 제2 오버드라이빙신 호(OVD_LIO1, OVD_LIO2)를 생성하기 위한 오버드라이빙신호 생성부(700)와, 테스트신호(T1, T2)를 생성하기 위한 테스트신호 생성부(800)를 구비한다.
동작을 간략히 살펴보면, 기준전압 생성부(100)는 기준전압(VREF)을 생성하고, 코어전압 생성부(200)는 외부전압(VDD)을 인가받아 기준전압(VREF)에 대응되는 코어전압(VCORE)를 생성한다. 이어, 드라이빙 제어부(300)는 프리차징 시에는 리셋신호(RST)를 활성화하고, 이외에는 데이터에 대응되는 제1 및 제2 구동신호(PD1, PD2)를 생성한다. 또한, 테스트신호 생성부(800)가 테스트신호(T1, T2)를 생성하고, 오버드라이빙신호 생성부(700)는 제1 및 제2 오버드라이빙신호(OVD_LIO1, OVD_LIO2)를 생성한다.
이어, 쓰기드라이빙부(400)는 리셋신호(RST)에 응답하여 정/부 로컬데이터라인(LIO, LIOB)을 프리차지하거나, 제1 및 제2 구동신호(PD1, PD2)에 응답하여 정/부 로컬데이터라인(LIO, LIOB)을 드라이빙한다. 또한, 오버드라이빙부(600)는 테스트신호(T1, T2)에 따라 조절된 구간 동안 제1 또는 제2 오버드라이빙신호(OVD_LIO1, OVD_LIO2)에 응답하여 해당 정 또는 부 로컬데이터라인(LIO, LIOB)을 외부전압으로 오버드라이빙한다.
이어, 코어블록(500)은 정/부 로컬데이터라인(LIO, LIOB)에 실린 데이터를 해당 메모리셀에 저장한다.
이와 같이, 본 발명에 따른 반도체메모리소자는 오버드라이빙부(600)를 더 포함하여, 데이터가 정/부 로컬데이터라인(LIO, LIOB)에 드라이빙될 때 외부전압(VDD)으로 오버드라이빙한다. 뿐만 아니라, 테스트신호(T1, T2)를 인가받아 오버 드라이빙되는 구간의 길이를 조절할 수 있다. 따라서, 종래 코어전압(VCORE)의 레벨 하강으로 인해 정/부 로컬데이터라인(LIO, LIOB)에 실린 데이터의 레벨이 안정적이지 않는 문제점을 제거할 수 있다. 또한, 오버드라이빙 구간을 조절할 수 있어, 불필요한 전력소모 등이 발생하지 않는 최적의 오버드라이빙 시간을 찾을 수 있다.
한편, 다음에서는 오버드라이빙부(600)와 쓰기드라이빙부(400)의 회로적 구현 및 연결을 도면을 참조하여 구체적으로 함께 살펴보도록 한다.
도 4는 도 3에 도시된 오버드라이빙부(600)와 쓰기드라이빙부(400)의 내부 회로도이다.
도 4를 참조하면, 오버드라이빙부(600)는 정/부 로컬데이터라인(LIO, LIOB)의 풀업 구간 초기에 활성화되는 제1 및 제2 오버드라이빙신호(OVD_LIO1, OVD_LIO2)에 응답하여 풀업오버드라이빙펄스(DRVP10, DRVP20)를 생성하되, 테스트신호(T1, T2)에 응답하여 펄스폭을 조절하여 출력하기 위한 제1 및 제2 펄스 생성부(620, 640), 풀업오버드라이빙펄스(PUL_OVD1, PUL_OVD2)에 응답하여 정/부 로컬데이터라인(LIO, LIOB)을 외부전압(VDD)으로 풀업 구동하기 위한 오버드라이버(660)를 구비한다.
그리고 쓰기드라이빙부(400)는 제1 및 제2 구동신호(PD1, PD2)에 응답하여 정/부 로컬데이터라인(LIO, LIOB)을 풀업/풀다운 구동하기 위한 풀업/풀다운 구동부(440)와, 리셋신호(RST)에 응답하여 정/부 로컬데이터라인(LIO, LIOB)를 프리차징하기 위한 프리차징부(420)를 포함한다.
참고적으로, 제1 및 제2 구동신호(PD1, PD2)는 글로벌 입출력 라인(도면에 미도시)에 인가된 데이터에 따라 정/부 로컬데이터라인(LIO, LIOB)을 풀업/풀다운 구동하기 위한 신호이다.
또한, 리셋신호(RST)는 정/부 로컬데이터라인(LIO, LIOB)의 프리차징 동작을 위해 활성화되는 신호이다. 일반적으로, 프리차징 동작은 쓰기 동작 이전에 수행되는 준비 과정으로 리셋신호(RST)가 활성화되어 정/부 로컬데이터라인(LIO, LIOB)을 코어전압(VCORE)으로 드라이빙한다. 프리차징 구동 시 제1 및 제2 구동신호(PD1, PD2)는 논리레벨 'L'를 가져 풀업/풀다운 구동부(440)가 비활성된다.
한편, 다음에서는 내부 회로도를 살펴보도록 한다.
먼저, 오버드라이빙부(600)의 제1 및 제2 펄스 생성부(620, 640)는 동일한 회로적 구현을 가지므로, 제1 펄스생성부(620)에 대해 살펴보도록 한다.
제1 펄스생성부(620)는 제1 오버드라이빙신호(OVD_LIO1)를 테스트신호(T1, T2)에 따라 조절된 지연량을 부여하여 출력하기 위한 지연 조절부(622)와, 제1 오버드라이빙신호(OVD_LIO1)와 지연 조절부(622)의 출력신호를 인가받아 펄스 형태의 풀업오버드라이빙펄스 PUL_OVD1를 출력하기 위한 신호 출력부(624)를 포함한다.
지연 조절부(622)는 제1 오버드라이빙신호(OVD_LIO1)를 지연하기 위한 제1 지연부(622a)와, 제1 지연부(622a)의 출력신호를 지연하기 위한 제2 지연부(622b)와, 제1 지연부(622a)의 입력노드와 제1 및 제2 지연부(622a, 622b)의 연결 노드를 테스트신호 T1에 응답하여 절체하기 위한 제1 스위치(SW1)와, 제1 및 제2 지연부(622a, 622b)의 연결 노드와 제2 지연부(622b)의 출력노드를 테스트신호 T2에 응 답하여 절체하기 위한 제2 스위치(SW2)를 포함한다.
신호 출력부(624)는 지연 조절부(622)의 출력신호를 반전하기 위한 인버터(I2)와, 인버터(I2)의 출력신호와 제1 오버드라이빙신호(OVD_LIO1)를 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 반전하여 풀업오버드라이빙펄스 PUL_OVD1를 출력하기 위한 인버터(I3)를 포함한다.
오버드라이버(660)는 풀업오버드라이빙펄스 PUL_OVD1를 게이트 입력으로 가지며 외부전압(VDD)의 공급단과 로컬데이터라인 LIO 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM1)와, 풀업오버드라이빙펄스 PUL_OVD2를 게이트 입력으로 가지며 외부전압(VDD)의 공급단과 로컬데이터라인 LIOB 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM2)를 포함한다.
또한, 쓰기드라이빙부(400)의 프리차징부(420)는 리셋신호(RST)를 게이트 입력으로 가지며 코어전압과 로컬데이터라인 LIO 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM4)와, 리셋신호(RST)를 게이트 입력으로 가지며 코어전압(VCORE)과 로컬데이터라인 LIOB 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM5)와, 리셋신호(RST)를 게이트 입력으로 가지며 로컬데이터라인 LIO와 LIOB 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM6)를 구비한다.
풀업/풀다운 구동부(440)는 제2 구동신호(PD2)를 반전시키기 위한 인버터(I4)와, 인버터(I4)의 출력신호를 게이트 입력을 가지며 코어전압(VCORE)의 공급단과 로컬데이터라인 LIO 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM2)와, 제1 구동신호(PD1)를 게이트 입력으로 가지며 로컬데이터라인 LIO와 접지전압의 공 급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM1)와, 제1 구동신호(PD1)를 반전하기 위한 인버터(I5)와, 인버터(I5)의 출력신호를 게이트 입력으로 가지며 코어전압(VCORE)의 공급단과 로컬데이터라인 LIOB 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM3)와, 제2 구동신호(PD2)를 게이트 입력으로 가지며 로컬데이터라인 LIOB와 접지전압(VSS)의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM2)를 구비한다.
도 5는 도 4에 도시된 제1 및 제2 펄스 생성부(620, 640)에 의한 풀업오버드라이빙펄스(PUL_OVD1, PUL_OVD2)를 도시한 도면이다. 이를 참조하여, 도 4에 도시된 오버드라이빙부(600)와 쓰기드라이빙부(400)의 구동을 살펴보도록 한다.
먼저, 테스트신호 T1 및 T2가 각각 논리레벨 'H'와 'L'를 갖는 'A' 경우를 가정하도록 한다. 그리고 글로벌 데이터 라인에 논리레벨 'H'에 대응되는 데이터가 인가되어, 제1 구동신호(PD1)가 논리레벨 'L'를, 제2 구동신호(PD2)가 논리레벨 'H'를 갖는 것으로 가정한다.
이어, 풀업/풀다운 구동부(440)가 각각 제1 및 제2 구동신호(PD1, PD2)에 응답하여 정 로컬데이터라인(LIO)은 코어전압 레벨로 풀업 구동하고, 부 로컬데이터라인(LIOB)는 접지전압 레벨로 풀다운 구동한다.
이때, 제1 펄스 생성부(620)가 제1 오버드라이빙신호(OVD_LIO1)에 응답하여 풀업오버드라이빙펄스(DRVP10)를 생성하므로, 이를 인가받은 오버드라이버(660)의 PMOS트랜지스터(PM1)가 액티브되어 외부전압 레벨로 정 로컬데이터라인(LIO)를 드라이빙한다. 여기서, 풀업오버드라이빙펄스(DRVP10)의 펄스폭은 지연 조절부(622) 내 제1 및 제2 지연부(622a, 622b)가 갖는 지연량과 같다. 이는 테스트신호(T1, T2)에 의해 제1 및 제2 스위치(SW1, SW2)가 모두 턴오프되어, 제1 오버드라이빙신호(OVD_LIO1)가 제1 및 제2 지연부(622a, 622b)를 모두 거치기 때문이다.
한편, 전술한 바와 같이, 본 발명은 정 로컬데이터라인(LIO)을 코어전압으로 풀업 드라이빙할때, 오버드라이버(660)를 통해 외부전압으로 함께 드라이빙한다. 따라서, 코어전압의 레벨이 낮아지거나 불안정할 때도, 논리레벨 'H'에 대응되는 레벨을 갖도록 안정적으로 정 로컬데이터라인(LIO)을 드라이빙할 수 있다. 뿐만 아니라, 오버드라이빙되는 구간을 테스트신호(T1, T2)에 따라 조절할 수 있다. 앞서 언급한 바와 같이, 제1 및 제2 지연부(622a, 622b)를 모두 거치는 'A'경우에는 가장 긴 구간 동안 정 로컬데이터라인(LIO)을 외부전압으로 오버드라이빙 한다. 그런데, 이 구간의 길이가 과다하게 긴 경우에는, 불필요한 전력소모가 발생할 뿐 아니라, 이를 인가받는 트랜지스터가 페일될 가능성이 있다. 따라서, 적정한 구간 동안 오버드라이빙되도록 테스트신호를 인가할 수 있다.
다음에서는 테스트신호 T1을 논리레벨 'H'로 테스트신호 T2를 논리레벨 'H'로 인가하여, 오버드라이빙 구간이 줄어드는 'B' 경우를 살펴보도록 한다. 앞서 언급한 바와 같이, 글로벌 데이터 라인에 논리레벨 'H'에 대응되는 데이터가 인가된 것으로 가정한다.
이어, 풀업/풀다운 구동부(440)가 각각 제1 및 제2 구동신호(PD1, PD2)에 응답하여 정 로컬데이터라인(LIO)은 코어전압 레벨로 풀업 구동하고, 부 로컬데이터라인(LIOB)는 접지전압 레벨로 풀다운 구동한다.
이때, 오버드라이부(600)에 의해 정 로컬데이터라인(LIO)이 외부전압 레벨로 드라이빙되는 구간은 제2 지연부(622b)가 갖는 지연량과 같다. 즉, 테스트신호 T2에 의해 제2 스위치가 턴온되어, 풀업오버드라이빙펄스(DRVP10)의 펄스폭은 지연 조절부(622) 내 제1 지연부(622a)에 의해서만 결정된다.
끝으로, 테스트신호 T1을 논리레벨 'L'로 테스트신호 T2를 논리레벨 'H'로 인가하여, 오버드라이빙 구간이 가장 작은 'C' 경우를 살펴보도록 한다. 앞서 언급한 바와 같이, 글로벌 데이터 라인에 논리레벨 'H'에 대응되는 데이터가 인가된 것으로 가정한다.
이어, 풀업/풀다운 구동부(440)가 각각 제1 및 제2 구동신호(PD1, PD2)에 응답하여 정 로컬데이터라인(LIO)은 코어전압 레벨로 풀업 구동하고, 부 로컬데이터라인(LIOB)는 접지전압 레벨로 풀다운 구동한다.
이때, 오버드라이부(600)에 의해 정 로컬데이터라인(LIO)이 외부전압 레벨로 드라이빙되는 구간은 제1 오버드라이빙신호(OVD_LIO1)이 갖는 펄스폭과 같다. 즉, 테스트신호 T1 및 T2에 의해 제1 및 제2 스위치(SW1, SW2)가 턴온되어, 제1 오버드라이빙신호(OVD_LIO1)는 제1 및 제2 지연부(622a, 622b)를 거치지 않고 바로 신호 출력부(624)를 통해 풀업오버드라이빙펄스(DRVP10)로 출력되기 때문이다.
한편, 글로벌 데이터 라인에 논리레벨 'L'에 대응되는 데이터가 인가되는 경우에는, 정/부 로컬데이터라인(LIO, LIOB)에 서로 반대되는 데이터가 인가되며, 제1 펄스 생성부(640) 및 오버드라이버(660)의 PMO트랜지스터(PM2)가 오버드라이빙하는 점만이 다르며 동일한 구동을 가지므로, 구체적인 언급은 생략한다.
한편, 도 5에 도시된 바와 같이, 본 발명은 테스트신호 T1 및 T2의 인가를 통해 풀업오버드라이빙펄스(DRVP10, DRVP20)의 활성화 폭을 조절할 수 있다. 전술한 바와 같이, A의 경우에는 제1 및 제2 지연부(622a, 622b)를 거쳐 가장 긴 구동구간을 가지며, B의 경우에는 제1 지연부(622a)만을 거쳐 A경우보다 짧은 구동시간을 갖는다. 끝으로, C의 경우에는 제1 및 제2 지연부(622a, 622b)를 거치지 않으므로, A와 B에 비해 가장 짧은 구동구간을 갖는다.
이와 같이, 본 발명에 따른 반도체메모리소자는 테스트신호의 인가를 통해 오버드라이빙되는 최적의 시간을 찾을 수 있다.
도 6은 본 발명 및 종래 기술에 따른 정 로컬데이터라인(LIO)의 쓰기 구동 시 레벨 변동을 도시한 도면이다.
도 6에 도시된 바와 같이, 종래의 정 로컬데이터라인(LIO)은 논리레벨 'H'에 대응되는 데이터가 인가될 때, 코어전압의 레벨 불안정으로 일시적으로 레벨이 하강하는 것을 알 수 있다.
그러나, 본 발명에 따른 정 로컬데이터라인(LIO)의 경우에는 외부전압의 오버드라이빙으로 인해 레벨이 안정적으로 유지되는 것을 알 수 있다. 또한, 도면에는 도시되지 않았으나, 테스트신호의 인가를 통해 최적의 구간 동안 오버드라이빙이 이뤄지도록 제어할 수 있다.
그러므로, 전술한 본 발명에 따른 반도체메모리소자는 로컬데이터라인에 데이터가 인가될 때 오버드라이빙함으로써, 종래 코어전압의 레벨이 불안정하여도 로컬데이터라인에 안정적으로 데이터가 인가되도록 한다. 따라서, 종래 비트라인감지 증폭기의 미스매치와 같은 문제점이 발생하지 않는다. 뿐만 아니라, 로컬데이터라인의 전압레벨이 안정적으로 유지되므로, 해당 메모리셀에 논리레벨의 판별이 가능한 데이터가 쓰여져 안정적인 쓰기 구동이 가능하다.
한편, 본 발명은 오버드라이빙 구간의 길이를 테스트신호의 인가를 통해 조절할 수 있어, 짧은 오버드라이빙 구간으로 인해 오버드라이빙이 적절히 이뤄지지 못하거나, 과도하게 긴 오버드라이빙 구간으로 인한 불필요한 전력소모를 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 데이터가 드라이빙되는 초기 구간에 외부전압으로 오버드라이빙함으로써, 코어전압의 레벨 하강으로 인한 문제점을 제거하여 안정적으로 데이터 쓰기 동작을 수행한다. 뿐만 아니라, 오버드라이빙 구간을 테스트신호로 조절할 수 있어, 불필요한 전력소모가 없는 최적의 시간 동안 오버드라이빙을 수행한다.

Claims (14)

  1. 제1 데이터라인에 실린 데이터에 따라 제2 데이터라인을 풀업/풀다운 구동하기 위한 풀업/풀다운 구동수단; 및
    상기 제2 데이터라인의 풀업 구간의 초기에 상기 풀업/풀다운 구동수단의 풀업전압 보다 높은 외부전압으로 오버드라이빙하되, 테스트신호에 응답하여 조절된 구간 동안 오버드라이빙하기 오버드라이빙수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 풀업/풀다운 구동수단은,
    상기 데이터에 따라 정 제2 데이터라인을 풀업/풀다운 구동하기 위한 제1 드라이버와,
    상기 데이터에 따라 부 제2 데이터라인을 풀업/풀다운 구동하기 위한 제2 드라이버를 구비하는 것을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 오버드라이빙수단은,
    상기 정 및 부 제2 데이터라인의 풀업 구간의 초기에 활성화되는 제1 또는 제2 오버드라이빙신호에 응답하여 제1 또는 제2 풀업오버드라이빙펄스를 생성하되, 상기 테스트신호에 응답하여 펄스폭을 조절하여 출력하기 위한 제1 및 제2 펄스 생성부와,
    상기 제1 및 제2 풀업오버드라이빙펄스에 응답하여 상기 정 또는 부 제2 데이터라인을 상기 외부전압으로 풀업 구동하기 위한 오버드라이버를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  4. 제3항에 있어서,
    상기 제1 펄스 생성부는,
    상기 제1 오버드라이빙신호를 상기 테스트신호에 따라 조절된 지연량을 부여하여 출력하기 위한 지연 조절부와,
    상기 제1 오버드라이빙신호와 상기 지연 조절부의 출력신호를 인가받아 펄스 형태의 상기 제1 풀업오버드라이빙펄스를 출력하기 위한 신호 출력부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 지연 조절부는,
    상기 제1 오버드라이빙신호를 지연하기 위한 제1 지연부와,
    상기 제1 지연부의 출력신호를 지연하기 위한 제2 지연부와,
    상기 제1 지연부의 입력 노드와 상기 제1 및 제2 지연부의 연결 노드를 제1 테스트신호에 응답하여 절체하기 위한 제1 스위치와,
    상기 제1 및 제2 지연부의 연결 노드와 상기 제2 지연부의 출력 노드를 제2 테스트신호에 응답하여 절체하기 위한 제2 스위치를 포함하는 것을 특징으로 하는 반도체메모리소자.
  6. 제5항에 있어서,
    상기 신호 출력부는,
    상기 지연 조절부의 출력신호를 반전하기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호와 상기 제1 오버드라이빙신호를 입력으로 갖는 제1 낸드게이트와,
    상기 제1 낸드게이트의 출력신호를 반전하여 상기 풀업오버드라이빙펄스 를 출력하기 위한 제2 인버터를 포함하는 것을 특징으로 하는 반도체메모리소자.
  7. 제6항에 있어서,
    상기 오버드라이버는,
    상기 제1 풀업오버드라이빙펄스에 응답하여 상기 정 제2 데이터라인을 풀업 구동하기 위한 제3 드라이버와,
    상기 제2 풀업오버드라이빙펄스에 응답하여 상기 부 제2 데이터라인을 풀업 구동하기 위한 제4 드라이버를 포함하는 것을 특징으로 하는 반도체메모리소자.
  8. 제7항에 있어서,
    상기 제3 드라이버는,
    상기 제1 풀업오버드라이빙펄스를 게이트 입력으로 가지며 상기 외부전압의 공급단과 상기 정 제2 데이터라인 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체메모리소자.
  9. 제8항에 있어서,
    상기 제4 드라이버는,
    상기 제2 풀업오버드라이빙펄스를 게이트 입력으로 가지며 상기 외부전압의 공급단과 상기 부 제2 데이터라인 사이에 소스-드레인 경로를 갖는 제2 PMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체메모리소자.
  10. 제9항에 있어서,
    상기 제1 및 제2 오버드라이빙신호를 생성하기 위한 오버드라이빙신호 생성수단과,
    상기 제1 및 제2 테스트신호를 생성하기 위한 테스트신호 생성수단과,
    상기 정 및 부 제2 데이터라인에 실린 데이터를 해당 메모리셀에 저장하기 위한 코어블록과,
    기준전압을 생성하기 위한 기준전압 생성수단과,
    상기 외부전압을 인가받아 상기 기준전압에 대응되는 상기 풀업/풀다운 구동수단의 풀업전압인 코어전압을 생성하기 위한 코어전압 생성수단을 더 포함하는 것을 특징으로 하는 반도체메모리소자.
  11. 제1 데이터라인에 실린 데이터에 따라 제2 데이터라인을 풀업 구동하되, 상기 제2 데이터라인의 풀업 구동 구간의 초기에 테스트신호에 따라 조절된 시간 동안 상기 제2 데이터라인을 오버드라이빙하는 단계; 및
    상기 오버드라이빙 구간 이후의 구간에서 상기 제2 데이터라인을 노말드라이빙하는 단계
    를 포함하는 반도체메모리소자의 구동 방법.
  12. 제11항에 있어서,
    상기 오버드라이빙하는 단계는,
    상기 테스트신호에 대응되는 펄스폭을 갖는 풀업 오버드라이빙 펄스를 생성하는 단계와,
    상기 풀업 오버드라이빙펄스에 응답하여 제2 데이터라인을 풀업 구동하는 단계를 포함하는 것을 특징으로 하는 반도체메모리소자의 구동 방법.
  13. 제12항에 있어서,
    상기 오버드라이빙하는 단계는 외부전압으로 상기 제2 데이터라인을 구동하는 것을 특징으로 하는 반도체메모리소자의 구동 방법.
  14. 제13항에 있어서,
    상기 노말드라이빙하는 단계는,
    상기 외부전압보다 낮은 전압으로 상기 제2 데이터라인을 구동하는 것을 특징으로 하는 반도체메모리소자의 구동 방법.
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