KR100900776B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 본 발명의 일측면에 따르면, 오버드라이빙신호에 응답하여 비트라인감지증폭기의 풀업전원라인을 오버드라이빙전압으로 구동하기 위한 오버드라이버와, 데이터폭옵션신호와 리프레쉬신호에 응답하여 상기 오버드라이빙신호의 펄스폭을 가변시켜 출력하는 오버드라이빙신호 생성회로를 구비하는 반도체 메모리 장치가 제공된다.
오버드라이버, 풀업전원 라인, 코어 전압, 외부전원 전압, 감지증폭기

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 일반적인 비트라인감지증폭기를 나타낸 블록도.
도 2는 종래 기술에 따른 오버드라이빙신호 생성회로를 나타낸 회로도.
도 3은 본 발명의 일실시예에 따른 펄스폭이 가변가능한 오버드라이빙신호를 설명하기 위한 개념도.
도 4는 본 발명의 일실시예에 따른 오버드라이빙신호 생성회로를 나타낸 회로도.
도 5는 도 4의 오버드라이빙신호 생성회로를 나타낸 회로도.
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 비트라인감지증폭기의 오버드라이빙신호 생성회로에 관한 것이다.
현재의 반도체 메모리 장치는 선폭 및 셀 사이즈가 지속적인 스케일링 다운이 진행됨에 따라 전원 전압의 저전압화가 가속되고 있으며, 이에 따라 저전압 환 경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다.
대부분의 반도체 메모리 장치는 외부전압(전원전압)을 인가 받아 내부전압을 발생시키기 위한 내부전압발생회로를 칩 내에 탑재하여 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하고 있다. 그 중에서도 디램(DRAM)과 같이 비트라인감지증폭기를 사용하는 반도체 메모리 장치의 경우, 셀데이터를 감지하기 위하여 코어전압(VCORE)을 사용하고 있다.
하지만, 동작전압이 낮아지는 추세의 디램에서 코어전압(VCORE)만을 이용하게 되면, 짧은 시간에 많은 셀의 데이터를 증폭시키는데 무리가 따르게 된다.
이러한 문제점을 해결하기 위해, 비트라인감지증폭기의 초기동작구간(메모리 셀과 비트라인간 전하 공유 직후)에 비트라인감지증폭기의 풀업전원라인을 일정시간 동안 코어전압(VCORE)보다 높은 전압{일반적으로 전원전압(VDD)을 사용}으로 구동하는 비트라인감지증폭기 오버드라이빙방식을 채택하고 있다.
도 1은 일반적인 비트라인감지증폭기를 나타낸 블록도이다.
도 1을 참조하면, 비트라인감지증폭기(101)는 자신의 풀업전원라인(rto)과 풀다운전원라인(sb)을 각각 전원전압(VDD), 코어전압(VCORE) 및 접지전압(VSS)으로 구동하기 위해 비트라인감지증폭기드라이버(102)를 구비한다.
더욱 자세하게 설명하면 비트라인감지증폭기드라이버(102)는 오버드라이빙신호(OVDP)를 게이트입력으로 하는 오버드라이버(P1), 오버드라이버(P1)와 풀업전원라인(rto) 사이에 위치하고 노멀드라이빙신호(sap)를 게이트입력으로 하는 노멀드라이버(N1), 풀다운전원라인(sb)과 연결되고 풀다운드라이빙신호(san)를 게이트입 력으로 하는 풀다운드라이버(N2) 및 풀업전원라인(rto)과 풀다운전원라인(sb)을 프리차지시키는 비트라인감지증폭기전원라인 프리차지부를 구비한다.
이와 같은 비트라인감지증폭기(101)의 동작을 간략하게 설명하면, 액티브커맨드가 입력되면 셀어레이(cell array)의 워드라인(word line)이 활성화된다. 이에 따라, 메모리셀(memory cell)에 있던 전하(charge)가 비트라인(BL, BLb)에 공유(charge sharing)되고, 이에 따라 비트라인(BL, BLb)은 일정레벨의 전위차가 발생한다.
이어서, 비트라인감지증폭기(101)가 일정 시간동안 지연(delay) 후에 인에이블되어 비트라인(BL, BLb)의 전위차를 각각 코어전압(VCORE)과 접지전압(VSS)으로 증폭시키는데, 이는 각각 노멀드라이버(N1)와 풀다운드라이버(N2)로 비트라인감지증폭기(101)의 풀업전원라인(rto) 및 풀다운전원라인(sb)을 구동함으로써 제어된다.
이때, 코어전압(VCORE)으로 풀업전원라인(rto)을 구동하기 전에, 로우어드레스(row address)가 입력된 후부터 칼럼 어드레스(column address)가 입력되기까지의 지연시간을 나타내는 파라미터인 tRCD(Row address to Column address Delay) 특성을 향상시키기 위해 코어전압(VCORE)보다 전압레벨이 높은 전원전압(VDD)으로 비트라인감지증폭기(101)의 풀업전원라인(rto)을 구동시킨다.
즉, 데이터(전하)의 증폭효율을 향상시키기 위해 노멀드라이버(N1)의 코어전압단(109)과 오버드라이버(P1)의 전원전압단(VDD)을 쇼트(short)시켜 풀업전원라인(rto)을 전원전압(VDD)으로 구동시키는 것이다. 이는 오버드라이빙신호(OVDP)에 의해 동작하는 것이며, 이를 종합하여 비트라인감지증폭기(101)의 오버드라이빙동작이라한다.
도 2는 종래 기술에 따른 오버드라이빙신호(OVDP) 생성회로를 나타낸 회로도이다.
도 2를 참조하면, 오버드라이빙신호(OVDP) 생성회로는 액티브신호와 프리차지신호에 응답하여 생성되는 비트라인감지증폭기 인에이블신호(SAEN)를 입력으로 하는 제1 지연회로(201), 제1 지연회로(201)의 출력신호를 반전시키는 제1 인버터(INV1), 비트라인감지증폭기 인에이블신호(SAEN)와 제1 인버터(INV1)의 출력신호를 입력으로 하는 제1 낸드게이트(NAND) 및 제1 낸드게이트(NAND)의 출력신호를 반전시켜 오버드라이빙신호(OVDP)로 출력하는 제2 인버터(INV2)를 구비한다. 그리고, 제1 지연회로(201)는 짝수개(도 2에서는 8개의 인버터로 구현)의 인버터로 구현할 수 있다.
이렇게 생성된 오버드라이빙신호(OVDP)는 제1 지연회로(201)가 포함하고 있는 지연시간 정보 만큼의 활성화 펄스폭을 갖는다. 즉, 비트라인감지증폭기의 오버드라이빙 동작구간이 제1 지연회로(201)에 의해 결정되는 것이다.
그런데, 전술과 같은 오버드라이빙신호(OVDP) 생성방식은 코어전압(VCORE)을 많이 사용하지 않는 동작 모드 즉, x4 모드 및 x8 모드에서 - 512M 용량(density) 이상의 DDR2 제품의 경우 x4 모드 및 x8 모드의 페이지 길이(length)는 x16 모드의 1/2임 - 필요한 오버드라이빙신호(OVDP)의 펄스폭보다 오버드라이빙신호(OVDP)의 활성화 펄스폭이 커서 코어전압(VCORE)의 전압레벨이 지나치게 상승하는 문제점이 발생된다. 그리고, 이렇게 상승된 코어 전압(VCORE)의 전압레벨을 기준코어전압레벨(반도체 메모리 장치 내에서 기본이되는 코어전압의 전압레벨을 의미함)로 강하시키기 위해 반도체 메모리 장치는 코어전압(VCORE)을 전압강하시키는 코어전압 디스차지부를 더 구비해야 한다.
여기서, 코어전압 디스차지부는 코어전압(VCORE)의 전압레벨을 감지하고, 감지한 코어전압(VCORE)의 전압레벨이 기준코어전압의 전압레벨보다 상승되어 있을 경우 그라운드(접지, GND)로 디스차지 시키는 회로를 말한다. 하지만, 코어전압 디스차지부도 코어전압(VCORE)이 지나치게 상승하지 않으면 불필요한 로직이나 다름없고, 반도체 메모리 장치의 입장에서 봤을 경우 디스차지되는 코어전압(VCORE)도 낭비되는 것이나 다름없다.
또한, 오버드라이빙 동작방식에서 코어전압(VCORE)을 많이 사용하는 동작 모드 즉, IDD5 모드(오토리프레쉬 동작모드 및 4뱅크 액티브모드) 및 멀티비트패러럴 테스트모드(뱅크, 어드레스 및 I/O 축약을 이용하여 멀티비트데이터를 I/O로 입/출력 시키는 테스트모드를 뜻함. 이 테스트모드시 라이트/리드는 4뱅크 오퍼레이션으로 비트라인 센싱전류가 노멀모드에 비해 4배가 된다.)에서는 필요한 오버드라이빙신호(OVDP)보다 오버드라이빙신호(OVDP)의 활성화 펄스폭이 작다면 코어전압(VCORE)의 과소모(hungry) 현상이 일어나게 된다. 이에 따라, 코어전압(VCORE)의 전압레벨이 기준코어전압의 전압레벨로 완전하게 회복되기 전에 다음 액티브명령이 들어와서 비트라인감지증폭기의 오동작이 발생되거나 AC 특성의 열화로 오동작이 유발되는 문제점이 발생된다.
즉, 뱅크의 페이지 길이에 따라 사용되는 코어전압(VCORE)의 양이 차이가 나기 때문에, 이에 대응되어 오버드라이빙신호(OVDP)의 펄스폭이 가변이 되어야 하나, 종래에는 이러한 기술을 뒷받침할 장치가 없었다.
따라서, 오버드라이빙 동작후, 코어전압(VCORE)의 전압레벨이 하강한다거나, 지나치게 상승하여 코어전압 디스차지회로와 같은 불필요한 회로를 더 구비하여야 했다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 오버드라이빙 동작하는 단위뱅크가 전체 또는 일부 액세스되는 동작모드에 따라 오버드라이빙신호의 펄스폭을 가변시키는 반도체 메모리 장치를 제공하는 것을 제1 목적으로 한다.
그리고, 오버드라이빙동작시, 전원전압의 과도한 공급으로 인해 코어전압의 전압레벨이 상승하는 결함을 해결하는 반도체 메모리 장치를 제공하는 것을 제2 목적으로 한다.
또한, 불필요한 코어전압의 디스차지 동작을 방지하는 반도체 메모리 장치를 제공하는 것을 제3 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 오버드라이빙신호에 응답하여 비트라인감지증폭기의 풀업전원라인을 오버드라이빙전압으로 구동하기 위한 오버드라이버와, 데이터폭옵션신호와 리프레쉬신호에 응답하여 상기 오버드라이빙신호의 펄스폭을 가변시켜 출력하는 오버드라이빙신호 생성회로를 구비하는 반도체 메모리 장치가 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 펄스폭이 가변가능한 오버드라이빙신호를 설명하기 위한 개념도이다.
도 3을 참조하면, 오버드라이빙신호(OVDP)는 앞서 설명한 x4모드, x8모드 및 IDD5모드, 멀티비트패러럴 테스트모드에 따라 펄스폭(OVDPW)을 가변시켜 상술한 본 발명의 목적을 달성한다.
여기서, 오버드라이빙신호(OVDP)의 펄스폭(OVDPW)의 가변에 따라 비트라인쌍(BL, BLB)의 시간에 따른 전압레벨의 변화도 가변될 수 있다.
그럼, 이와 같은 오버드라이빙 신호(OVDP)의 펄스폭(OVDPW)을 가변시키기 위한 오버드라이빙신호 생성회로를 설명하면 하기와 같다.
도 4는 본 발명의 일실시예에 따른 오버드라이빙신호 생성회로를 나타낸 회로도이다.
도 4를 참조하면, 오버드라이빙신호 생성회로 x4모드신호(x4modesig) 또는 x8모드신호(x8modsig)를 콘트롤신호로 비트라인감지증폭기 인에이블신호(SAEN)를 지연시키는 제1 지연회로(401), 멀티비트패러럴테스트모드신호(MBPTsig) 또는 리프레쉬동작모드신호(REFsig)를 콘트롤신호로 상기 제1 지연회로(401)부의 출력신호를 지연시키는 제2 지연회로(402) 및 제1 지연회로(401) 또는 제2 지연회로(402)의 출력신호를 받아 오버드라이빙신호(OVDP)를 생성하는 신호생성부(403)를 구비한다.
이들 각 구성요소를 구체적으로 설명하면 하기와 같다.
여기서, x4모드신호(x4modsig), x8모드신호(x8modsig) - 이들을 데이터폭옵션신호라 함 - 및 리프레쉬신호(REFsig), 멀티비트패러럴테스트신호(MBPTsig)는 각각 코어전압(VCORE)을 적게 또는 많이 사용하는 모드별로 나누어 대표적인 신호를 나타낸 것으로써, 코어전압(VCORE)에 관련하여 비슷한 성향을 갖는 동작신호로 대체될 수 있다. 그리고, 코어전압(VCORE)을 적게 또는 많이 사용하는 모드를 나누는 정의는 단위뱅크를 전체 또는 일부 액세스하냐에 따른다. 즉, 단위뱅크의 페이지 길이에 따라 정의하는 것이다.
이들 각 구성요소의 연계성을 고려하여 자세하게 설명하면, 제1 지연회로(401)는 비트라인감지증폭기 인에이블신호(SAEN)를 입력받은 상태에서 코어전압(VCORE)을 적게 사용하는 모드신호인 x4모드신호(x4modsig)와 x8모드신호(x8modsig)중 어느하나가 활성화되면, 이에 응답하여 1차적으로 오버드라이빙신호(OVDP)의 펄스폭을 제어한다. 이어서, 제2 지연회로(402)는 제1 지연회로(401)의 출력신호를 입력받은 상태에서 코어전압(VCORE)을 많이 사용하는 모드신호인 리프 레쉬신호(REFsig)와 멀티비트패러럴테스트신호(MBPTsig)중 어느하나가 활성화되면, 이에 응답하여 상기 제1 지연회로(401)의 출력신호를 더욱 지연시켜{2차적으로 오버드라이빙신호(OVDP)의 펄스폭을 제어} 신호생성부(403)에 전달한다. 이후, 제1 지연회로(401)의 출력신호 또는 제2 지연회로(402)의 출력신호는 신호생성부(403)에 전달되어 최종적으로 오버드라이빙신호(OVDP)를 생성한다.
정리해보면, x4모드신호(x4modsig) 또는 x8모드신호(x8modsig)가 활성화되면 제1 지연회로(401)의 지연시간정보만큼 지연되어 오버드라이빙신호(OVDP)가 생성되는 것이고, 리프레쉬신호(REFsig) 또는 멀티비트패러럴테스트신호(MBPTsig)가 활성화되면 제1 지연회로(401)와 제2 지연회로(402)의 지연시간정보만큼 지연되어 오버드라이빙신호(OVDP)가 생성되는 것이다.
이와 같은 오버드라이빙신호 생성회로를 더욱 구체적으로 설명하면 하기와 같다.
도 5는 도 4의 오버드라이빙신호 생성회로를 나타낸 회로도이다.
도 5를 참조하면, 오버드라이빙신호 생성회로는 액티브신호와 프리차지신호에 응답하여 생성되는 비트라인감지증폭기 인에이블신호(SAEN)를 지연시키고, 두 개의 인버터로 구현된 제1 지연회로(D1), 제1 지연회로(D1)의 출력신호를 반전시키는 제3 인버터(INV3), 리프레쉬신호(REFsig)와 멀티비트패러럴테스트신호(MBPTsig)를 입력으로 하는 제1 노어게이트(NOR1), 제1 노어게이트(NOR1)의 출력신호를 반전시키는 제4 인버터(INV4), 제3 인버터(INV3)의 출력신호와 제4 인버터(INV4)의 출력신호를 입력으로 하는 제2 낸드게이트(NAND2), 비트라인감지증폭기 인에이블신 호(SAEN)와 제2 낸드게이트(NAND2)의 출력신호를 입력으로 하는 제1 낸드게이트(NAND1), 제1 낸드게이트(NAND1)의 출력신호를 반전시키는 제5 인버터(INV5), 제5 인버터(INV5)의 출력신호를 지연시키고, 6개의 인버터로 구현된 제2 지연회로(D2), x4모드신호(x4modsig)와 x8모드신호(x8modsig)를 입력으로 하는 제2 노어게이트(NOR2)와 제2 노어게이트(NOR2)의 출력신호를 반전시키는 제8 인버터(INV8)와 제5 인버터(INV5)의 출력신호와 제8 인버터(INV8)의 출력신호와 제1 노어게이트(NOR1)의 출력신호를 입력으로 하는 제3 낸드게이트(NAND3), 제3 낸드게이트(NAND3)의 출력신호를 반전시키는 제6 인버터(INV6), 제2 지연회로(D2)의 출력신호와 제6 인버터(INV6)의 출력신호를 입력으로 하는 제3 노어게이트(NOR3), 비트라인감지증폭기 인에이블신호(SAEN)와 제3 노어게이트(NOR3)의 출력신호를 입력으로 하는 제4 낸드게이트(NAND4) 및 제4 낸드게이트(NAND4)의 출력신호를 반전시키는 제7 인버터(INV7)를 구비한다.
여기서, 리프레쉬신호(REFsig)는 리프레쉬 커맨드에 응답하여 활성화되는 신호이다. 그리고, 멀티비트패러럴테스트신호(MBPTsig)는 멀티비트패러럴테스트 커맨드에 응답하여 활성화되는 신호이다. 그리고, x4모드신호(x4modsig)는 x4모드일 경우 활성화되는 신호이다. 그리고, x8모드신호(x8modsig)는 x8모드일 경우 활성화되는 신호이다.
이와 같은 오버드라이빙신호 생성회로에 의해 생성되는 오버드라이빙신호(OVDP)는 노멀드라이빙전압인 코어전압(VCORE)을 많이 사용하는 동작모드 즉, 모든뱅크 리프레쉬동작모드 및 멀티비트패러럴테스트모드시 이를 각각 알리는 리프레 쉬신호(REFsig)와 멀티비트패러럴테스트신호(MBPTsig)중 어느하나 또는 모두 활성화되면, 오버드라이빙신호(OVDP)의 활성화 펄스폭은 코어전압(VCORE)의 과소모(hungry)현상을 방지할 만큼의 넓은 펄스폭을 갖게 된다. 즉, 리프레쉬동작 또는 멀티비트패러럴테스트동작일 경우는 x16, x8 및 x4모드와 같은 반도체 메모리 장치의 동작모드와 상관없이 오버드라이빙신호(OVDP)의 활성화 펄스폭을 넓게 가져가는 것이다.
이는 오버드라이빙신호 생성회로를 구성하는 소자의 소자적인 지연(delay)을 제외한 상태를 가정할 경우, 제1 지연회로(D1)와 제2 지연회로(D2)의 지연시간정보에 의한 것이다.
다음으로, 코어전압(VCORE)을 많이 사용하지 않는 동작 모드 즉, x4모드 및 x8모드시 이를 각각 알리는 x4모드신호(x4modsig)와 x8모드신호(x8modsig)중 어느하나 또는 모두 활성화되면 오버드라이빙신호(OVDP)의 활성화 펄스폭은 코어전압(VCORE)의 낭비현상을 방지할 만큼의 좁은 펄스폭을 갖게 된다. 즉, x4 모드 및 x8 모드시는 x16 모드에 비해 페이지 길이가 1/2로 줄어들기 때문에 오버드라이빙신호(OVDP)의 펄스폭을 줄여서 전류 소모를 줄이고, 오버드라이빙동작시 코어전압(VCORE)의 전압레벨이 상승되는 문제점도 해결할 수 있다.
그리고, 오버드라이빙신호(OVDP)의 펄스폭이 좁아지게되는 이유는 오버드라이빙신호 생성회로를 구성하는 소자의 소자적인 지연(delay)을 제외한 상태를 가정할 경우, 제2 지연회로(D2)의 지연시간정보에 의한 것이다.
여기서, 코어전압(VCORE)을 많이 사용하지 않는 동작 모드 즉, x4모드 및 x8 모드시일지라도 코어전압(VCORE)을 많이 사용하는 동작 모드 즉, IDD5 모드(오토 리프레쉬 동작 모드 및 4뱅크 액티브 모드) 및 멀티비트패러럴모드가 되면, 오버드라이빙신호(OVDP)의 활성화 펄스폭은 코어전압(VCORE)을 많이 사용하는 동작 모드를 따라가게 됨을 주지해야 한다.
전술한 바와 같이 본발명에서는 오버드라이빙 동작하는 단위뱅크가 전체 또는 일부 액세스되는 동작모드에 따라 오버드라이빙신호(OVDP)의 활성화 펄스폭을 가변시킨다. 즉, 코어전압(VCORE)을 적게 사용하는 모드에서는 오버드라이빙동작구간을 작게 가져가고, 코어전압(VCORE)을 많이 사용하는 모드에서는 오버드라이빙동작구간을 길게 가져가는 것이다.
따라서, 오버드라이빙동작시, 전원전압의 과도한 공급으로 인해 코어전압의 전압레벨이 상승하는 결함을 해결하고, 불필요한 코어전압의 디스차지 동작을 방지하는 반도체 메모리 장치를 제조할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분 아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.
또한, 전술한 실시예에서 오버드라이빙신호 생성회로는 복수의 논리회로로 구현하는 경우를 일례로 들어 설명하였으나, 이 역시 하나의 구현예에 지나지 않는다.
이상에서 살펴본 바와 같이, 본 발명은 오버드라이빙동작을 제어하는 오버드라이빙신호의 활성화 펄스폭을 가변시켜 오버드라이빙동작구간을 가변시킨다. 따라서, 반도체 메모리 장치의 동작에 따라 코어전압의 효율적 배분이 가능해 져서, 오버드라이빙동작시, 전원전압의 과도한 공급으로 인해 코어전압의 전압레벨이 상승하는 결함을 해결한다.
또한, 반도체 메모리 장치의 불필요한 코어전압의 디스차지 동작을 방지하여 결과적으로 반도체 메모리 장치의 안정적인 동작 및 tRCD 및 tWR 특성을 향상시키는 효과를 획득한다.

Claims (8)

  1. 오버드라이빙신호에 응답하여 비트라인감지증폭기의 풀업전원라인을 오버드라이빙전압으로 구동하기 위한 오버드라이버와,
    데이터폭옵션신호와 리프레쉬신호에 응답하여 상기 오버드라이빙신호의 펄스폭을 가변시켜 출력하는 오버드라이빙신호 생성회로
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 오버드라이빙신호 생성회로는 상기 데이터폭옵션신호, 상기 리프레쉬신호와 함께 멀티비트패러럴테스트모드신호에 추가적으로 응답하여 상기 오버드라이빙신호의 펄스폭을 가변시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 오버드라이빙신호는 상기 멀티비트패러럴테스트모드신호 또는 상기 리프레쉬신호가 활성화된 경우에 펄스폭이 상기 데이터폭옵션신호가 x4모드 또는 x8모드를 나타낼 때보다 더 넓은 펄스폭을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 오버드라이빙신호 생성회로는,
    x4모드신호, x8모드신호에 응답하여 비트라인감지증폭기 인에이블신호를 지연시키는 제1 지연부;
    상기 멀티비트패러럴테스트모드신호, 상기 리프레쉬신호에 응답하여 상기 제1 지연부의 출력신호를 지연시키는 제2 지연부; 및
    상기 제1 지연부 또는 상기 제2 지연부의 출력신호를 받아 상기 오버드라이빙신호를 생성하는 신호생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 지연부는,
    상기 비트라인감지증폭기 인에이블신호를 지연하는 제1 딜레이;
    상기 x4모드신호와 상기 x8모드신호를 입력으로 하는 제1 노어게이트;
    상기 제1 노어게이트의 출력신호를 반전시키는 제1 인버터;
    상기 제1 딜레이의 출력신호와 제1 인버터의 출력신호를 입력으로 하는 제1 낸드게이트; 및
    상기 비트라인감지증폭기 인에이블신호와 제1 낸드게이트의 출력신호를 입력으로 하는 제2 낸드게이트
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제2 지연부는,
    상기 제1 지연부의 출력신호를 반전시키는 제2 인버터;
    상기 멀티비트패러럴테스트모드신호와 상기 리프레쉬동작모드신호를 입력으로 하는 제2 노어게이트;
    상기 제2 노어게이트의 출력신호를 반전시키는 제3 인버터;
    상기 제3 인버터의 출력신호와 제2 인버터의 출력신호를 입력으로 하는 제3 낸드게이트;
    상기 제2 인버터의 출력신호를 지연시키는 제2 딜레이;
    상기 제3 낸드게이트의 출력신호를 반전시키는 제4 인버터; 및
    상기 제4 인버터의 출력신호와 상기 제2 딜레이의 출력신호를 입력으로 하는 제3 노어게이트
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 신호생성부는,
    상기 비트라인감지증폭기 인에이블신호와 상기 제3 노어게이트의 출력신호를 입력으로 하는 제4 낸드게이트; 및
    상기 제4 낸드게이트의 출력신호를 반전시키는 제5 인버터
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 오버드라이빙 전압은 전원전압(VDD)인 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100851993B1 (ko) * 2007-02-09 2008-08-13 주식회사 하이닉스반도체 오버드라이빙 신호 공급 장치
KR100896462B1 (ko) * 2007-06-27 2009-05-14 주식회사 하이닉스반도체 쓰기드라이빙장치를 포함하는 반도체메모리소자
KR101442174B1 (ko) 2008-02-15 2014-09-18 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 내부 전압발생 방법
KR100917642B1 (ko) 2008-08-14 2009-09-17 주식회사 하이닉스반도체 센스앰프 구동 제어 회로 및 방법, 그리고 상기 회로의 코아 전압 방전 회로

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010037706A (ko) * 1999-10-19 2001-05-15 박종섭 에스디램의 센스앰프 구동회로
KR20020053491A (ko) * 2000-12-27 2002-07-05 박종섭 센스 앰프 오버드라이빙 제어회로
JP2003068073A (ja) 2001-08-29 2003-03-07 Hitachi Ltd 半導体装置
KR20040041750A (ko) * 2002-11-11 2004-05-20 삼성전자주식회사 반도체 메모리장치의 블록선택정보를 이용한 뱅크전압제어장치 및 그 제어방법
KR20060104891A (ko) * 2005-03-31 2006-10-09 주식회사 하이닉스반도체 오버드라이빙 구조를 갖는 반도체메모리소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010037706A (ko) * 1999-10-19 2001-05-15 박종섭 에스디램의 센스앰프 구동회로
KR20020053491A (ko) * 2000-12-27 2002-07-05 박종섭 센스 앰프 오버드라이빙 제어회로
JP2003068073A (ja) 2001-08-29 2003-03-07 Hitachi Ltd 半導体装置
KR20040041750A (ko) * 2002-11-11 2004-05-20 삼성전자주식회사 반도체 메모리장치의 블록선택정보를 이용한 뱅크전압제어장치 및 그 제어방법
KR20060104891A (ko) * 2005-03-31 2006-10-09 주식회사 하이닉스반도체 오버드라이빙 구조를 갖는 반도체메모리소자

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