JP2011044214A - 半導体メモリ及び半導体装置 - Google Patents
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Abstract
【課題】ライトデータをマスクするときにビット線の電位の変動が生じないように制御する半導体メモリを提供する。
【解決手段】データマスクを行わない第1のライトモードのときにデータ伝送線のプリチャージ電位を第1の電位とし、データマスクを行う第2のライトモードのときに前記データ伝送線のプリチャージ電位を前記第1の電位とは異なる電位とする制御を行うデータ伝送線プリチャージ回路を備える。データマスクを行わないときは、好適にライトが行える電位にプリチャージを行い、データマスクを行うときは、ビット線の電位の変動を抑制する電位にプリチャージを行うことができる。
【選択図】図1
【解決手段】データマスクを行わない第1のライトモードのときにデータ伝送線のプリチャージ電位を第1の電位とし、データマスクを行う第2のライトモードのときに前記データ伝送線のプリチャージ電位を前記第1の電位とは異なる電位とする制御を行うデータ伝送線プリチャージ回路を備える。データマスクを行わないときは、好適にライトが行える電位にプリチャージを行い、データマスクを行うときは、ビット線の電位の変動を抑制する電位にプリチャージを行うことができる。
【選択図】図1
Description
本発明は、半導体メモリ及び半導体装置に関する。特に、データマスクを行うライトモードとデータマスクを行わないライトモードを有する半導体メモリ及び半導体装置に関する。
半導体メモリ等の半導体装置の分野では、近年プロセスの微細化が進み、より大規模な半導体装置の実用化が可能となると共に、半導体装置の電源の低電圧化が進んでいる。半導体装置の電源の低電圧化に伴い、たとえば、DRAMにおいてもメモリセルアレイの電圧が低電圧化されてきており、センスアンプ周辺の電源や信号の電圧変動を小さくすることが、以前より重要な課題になってきている。
一方、メモリ等の半導体装置では、データをライトする際に、データマスクを行う機能を有するものが知られている。例えば、特許文献1には、シンクロナスDRAMにおいて、クロック周波数の整数倍の速度でライトデータを入力すると共に、入力データと同期してデータマスク信号を入力し、ライトデータの1ビット毎にデータマスクを行うことのできる半導体記憶装置が記載されている。
以下の分析は本発明により与えられる。データマスクに関する課題について、DRAMを例に説明する。データマスクを行わない通常のライトモード時においては、外部から受けたデータがライトアンプ、データ伝送線を伝い、カラムアドレスにて選択されたセンスアンプ部を経由してメモリセルに書き込まれる。
一方、データマスクを行うライトモード時においては、ライトアンプはデータ伝送線にデータを伝える動作を行わず、データ伝送線はプリチャージ状態のまま、カラムアドレスにて選択されたセンスアンプ部に繋がる。カラムアドレスによってデータ伝送線とセンスアンプとを接続する選択スイッチがオンしたときにチャージシェアによりセンスアンプ部のビット線の電位が変動する。
通常はこのビット線の電位の変動が起きてもセンスアンプのデータが破壊されることはない。しかし、プロセスばらつきによりしきい値のアンバランスが大きくなるとセンスアンプが誤反転することも考えられる。特に微細化に伴い、メモリセルアレイの電源電圧が下がってきているので、このデータマスクを行うライトモードに対する対策が必要になってきている。
本発明の1つの側面による半導体メモリは、データマスクを行わない第1のライトモードのときにデータ伝送線のプリチャージ電位を第1の電位とし、データマスクを行う第2のライトモードのときに前記データ伝送線のプリチャージ電位を前記第1の電位とは異なる電位とする制御を行うデータ伝送線プリチャージ回路を備える。
また、本発明の他の側面による半導体メモリは、複数のビット線を有するメモリセルアレイと、それぞれ前記複数のビット線のうち対応するビット線に接続された複数の選択スイッチと、複数のライトアンプと、それぞれ対応する前記ライトアンプと対応する複数の選択スイッチとを接続し、ライト時に前記ライトアンプの出力データを正転信号と反転信号からなる一対の相補信号として伝送する複数のデータ伝送線対と、前記複数のデータ伝送線対を第1の電位にプリチャージした後、ライト時に前記複数のデータ伝送線対のうち、データマスクを行うデータ伝送線対のプリチャージ電位を中間電位に設定するデータ伝送線プリチャージ回路と、を備え、前記中間電位は、ライト時にデータマスクを行わないデータ伝送線対の一方のデータ伝送線を前記ライトアンプがディスチャージする電位である第2の電位と前記第1の電位との中間電位である。
本発明のさらに別な側面による半導体装置は、複数ビットのライトアンプと、前記複数ビットのライトアンプにそれぞれ接続された複数ビットのデータ伝送線と、前記各ビットのデータ伝送線に対して、それぞれ選択スイッチを介して接続された複数のフリップフロップ回路と、前記複数のビットのデータを前記ライトアンプからデータ伝送線を介して選択スイッチにより選択したフリップフロップ回路にライトする前に、データマスクを行わないビットについて前記データ伝送線のプリチャージ電位を第1の電位とし、データマスクを行うデータ伝送線のプリチャージ電位を前記第1の電位とは異なる電位とする制御を行うデータ伝送線プリチャージ回路と、を備える。
本発明によれば、データマスクを行うときと行わないときでそれぞれ異なる電位にデータ伝送線をプリチャージしてからライトを実行するので、データマスクを行わないときは、好適にライトが行える電位にプリチャージを行い、データマスクを行うときは、ビット線の電位の変動を抑制する電位にプリチャージを行うことができる。
本発明の実施形態の概要を述べると以下の通りである。一実施形態の半導体メモリは、データマスクを行わない第1のライトモードのときにデータ伝送線のプリチャージ電位を第1の電位とし、データマスクを行う第2のライトモードのときに前記データ伝送線のプリチャージ電位を前記第1の電位とは異なる電位とする制御を行うデータ伝送線プリチャージ回路を備える。従って、データマスクを行わないときは、高速なデータライトに適した電位にプリチャージを行い、データマスクを行うときは、データ伝送線に接続されるビット線の電位の変動を抑える電位にプリチャージを行うことができる。
なお、上記の構成によれば、データ伝送線のデータを受けるメモリセルアレイの側は、データマスクを行うか行わないかによって回路構成や動作を変える必要はない。また、複数ビットのデータを並列にライトする場合、ビット毎にデータマスクを行うか否かを設定することも容易にできる。
以下、実施例について、図面を参照して詳しく説明する。
図1は、実施例1の半導体メモリ全体の構成を示すブロック図である。図1において、半導体メモリ100は、8バンク構成のDDR3SDRAM(Double−Data−Rate 3 Synchronous Dynamic Random Access Memory)である。なお、DDR3SDRAMはあくまで好適な実施例の一例であり、本発明の適用範内はDDR3SDRAMに限定されるものではない。DRAM以外の半導体メモリや、半導体メモリ以外の半導体装置に適用することも可能である。
半導体メモリ100には、DQ0〜DQ15の16個のデータ入出力端子103が設けられている。各データ入出力端子103は、図示しない入出力回路を介して各バンクのリードライト制御回路102に接続されている。なお、バンク0〜バンク7のメモリセルアレイ領域101は、下位8ビット(DQ0〜DQ7)と上位8ビット(DQ8〜DQ15)で(図中では左右に)分けて配置されている。その下位8ビットと上位8ビットの各バンクのメモリセルアレイ領域101毎にリードライト制御回路102が設けられており、16個のデータ入出力端子(DQ0〜DQ15)のうち、下位8ビットのデータ入出力端子(DQ0〜DQ7)は、下位8ビットが配置されたメモリセルアレイ領域に対応するリードライト制御回路102に接続され、上位8ビットのデータ入出力端子(DQ8〜DQ15)は、上位8ビットが配置されたメモリセルアレイ領域101に対応するリードライト制御回路102に接続される。
また、LDM端子105とUDM端子106はそれぞれ、下位8ビット(DQ0〜DQ7)と上位8ビット(DQ8〜DQ15)のライトデータをデータマスクするための端子である。図示しないデータストローブ信号(DQS)の立ち上がり、立下りの両エッジを基準にしてそれぞれ対応するデータ入出力端子(DQ0〜7、DQ8〜15)からシリアルに入力されるデータの1ビット毎にマスクを行うか否かを切り換えることができる。
なお、LDM端子は、各バンクのDQ0〜7が配置されたメモリセルアレイ101(図中では左側のメモリセルアレイ101)に対応するリードライト制御回路102に接続されている。同様に、UDM端子は、各バンクのDQ8〜15が配置されたメモリセルアレイ101(図中では右側のメモリセルアレイ101)に対応するリードライト制御回路102に接続されている。
図2は、半導体メモリ100のバンク0のブロック図である。図2では、図1における下位ビット(DQ0〜DQ7)のバンク0と上位ビット(DQ8〜DQ15)のバンク0のメモリセルアレイ領域101とリードライト制御回路102とを抜粋したものに相当する。下位ビット(DQ0〜DQ7)のリードライト制御回路102には、データ入出力端子(DQ0〜DQ7)と接続するバス配線であるリードライトバスRWBSとLDM端子105に接続されたDQ0〜DQ7データマスク信号であるLDM信号が接続されている。同様に、上位ビット(DQ8〜DQ15)のリードライト制御回路102には、データ入出力端子(DQ8〜DQ15)と接続するリードライトバスRWBSとDQ8〜DQ15データマスク信号であるLDM信号が接続されている。
また、各リードライト制御回路102は、メインデータ伝送線(メインI/O線)MIO_T、MIO_Bを介して各ビット(DQ0〜DQ7、DQ8〜DQ15)のメモリセルアレイ領域101に接続されている。メインデータ伝送線MIO_T、MIO_Bは双方向のデータ伝送線で、ライトデータの書込み、リードデータの読出しのデータ伝送に用いられる。また、このデータ伝送線は、正転信号(True)と反転信号(Bar)からなる相補信号を伝送するデータ伝送線である。
メモリセルアレイ領域101は、ビット毎(DQ0〜DQ15)毎に分かれて配置されている。ビット毎のメモリセルアレイ領域101には、メモリセルアレイそのものの他、ローカルデータ伝送線(ローカルI/O線)LIO_T、LIO_Bと、選択スイッチ(Yスイッチ)、センスアンプ等が配置されている。ローカルデータ伝送線LIO_T、LIO_Bは、メインデータ伝送線MIO_T、MIO_Bとメモリセルアレイとを接続するデータ伝送線であり、選択スイッチは、ローカルデータ伝送線LIO_T、LIO_Bとメモリセルアレイのビット線とを接続するスイッチである。また、センスアンプは、メモリセルアレイのビット線に接続され、メモリセルから読み出したビット線の電位を増幅する。
リードライト制御回路102は、メモリセルアレイのリードライト動作を制御する回路である。ライト時には、リードライトバスRWBSを介してシリアルに送られてきた書込みデータはリードライト制御回路102で並列データに変換されてメモリセルアレイへ書き込みが行われる。例えば、DDR3SDRAMの場合には、8ビットプリフェッチであるので、リードライトバスRWBSからシリアルに送られてきた書込みデータは、ここで8ビットの並列データに並び替えられ、データ伝送線を介して8ビット並列にメモリセルアレイに送られる。すなわち、DQ0の1ビットに対してメインデータ伝送線MIO_T、MIO_Bは、8組存在し、メモリセルアレイへは8ビット並列に書き込みが行われる(データマスクを行わない場合)。同様に、DQ1〜DQ15の各ビットに対してメインI/O線MIO_T、MIO_Bは、8組ずつ存在するので、DQ0〜DQ15の16ビット合計では、8組×16DQ=128組のメインデータ伝送線が存在する。
図3は、半導体メモリ100におけるバンク0のDQ0の一部を示すブロック図である。上述したようにバンク0のDQ0には、メインデータ伝送線MIO_T、MIO_BがMIO0〜MIO7の8組存在するが、図3では、1組のメインデータ伝送線MIO_T、MIO_Bを記載している。また、図3には、図2におけるバンク0のDQ0に関する部分のリードライト制御回路102とメモリセルアレイ領域101の回路が含まれる。図3において、メインデータ線プリチャージ回路(データ伝送線プリチャージ回路)302、ライトアンプ303、メインアンプ304が図2におけるリードライト制御回路102に相当し、その他のブロックがメモリセルアレイ領域101に相当する。
図3において、メインデータ線プリチャージ回路(データ伝送線プリチャージ回路)302は、メインデータ伝送線MIO_T、MIO_Bのプリチャージを行う。なお、メインデータ伝送線MIO_T、MIO_Bは正転信号と反転信号からなる1対の相補信号を伝送する。メインデータ線プリチャージ回路302には、プリチャージを制御する信号として、プリチャージ信号(反転信号)PCH−Bが接続されている。さらに、データマスクを行う第2のライトモードのときのプリチャージ電位を制御する信号としてライトアンプイネーブル信号WAE、DQ0〜DQ7データマスク保持信号LDMH、データマスクプリチャージ信号LDMPREが接続されている。DQ0〜DQ7データマスク保持信号LDMHは、上述した8ビットプリフェッチしたデータにそれぞれ対応する8ビットの信号で、8ビットのデータをDQ端子からシリアルにプリフェッチするのと同期してLDM端子から入力されたデータマスク信号LDMをライトコマンドの終了まで保持する信号である。データマスクを行う場合、データマスク保持信号LDMHは、メモリセルアレイへのライトの実行時にハイレベルに活性化し、ライトの終了によりローレベルに非活性化する。なお、メインデータ伝送線プリチャージ回路302がプリチャージする電位については、後で詳しく説明する。
ライトアンプ303は、ライトコマンドを受けてライトアンプイネーブル信号WAEがハイレベルに活性化されているときに、リードライトバスRWBSから入力したDQ0信号の論理レベルに基づいて、メインデータ伝送線MIO_T、MIO_Bを駆動し、書込みデータをメモリセルアレイ301n(図3ではnはA、Bのみ記載)に向けて出力する。
メインアンプ304は、リードコマンド実行時に、メモリセルアレイ301nからローカルデータ伝送線(ローカルデータ線対:ローカルI/O線)LIOnT、LIOnB(図3では、nはA、Bのみ記載)とメインデータ伝送線MIO_T、MIO_Bを伝送してきた読出しデータを増幅し、直列データに変換してリードライトバスRWBSへ出力する。
メモリセルアレイA301AとメモリセルアレイB301Bはビット線BLAnT、BLAnB、BLBnT、BLBnBと図示しないワード線との交点に対応してDRAMセルがマトリクス状に配置されたメモリセルアレイである。DRAMメモリセルアレイ内部の構成は周知であるのでここではこれ以上詳しく述べない。また、図3では、メモリセルアレイは301Aと301Bの2つしか図示していないが、もっと多数設けてもよい。
各メモリセルアレイ301A、301Bに対応してそれぞれロウアドレスに基づいて指定されたメモリセルアレイの指定されたワード線を駆動するワードドライバ311が設けられている。ワードドライバには、nマット選択信号(図3では、nはAとB)が接続されている。nマット選択信号は、ACTコマンドによって行アドレスが指定されるとその指定アドレスに基づいて、活性化する信号であり、図3では、メモリセルアレイ301A又はメモリセルアレイ301Bが選択されたときに、対応するAマット選択信号又はBマット選択信号が活性化する。nマット選択信号が活性化するとワードドライバ311は、指定された行アドレスに基づいて、指定されたワード線を活性化する。
また、各メモリセルアレイ301A、301Bのビット線BLA0T、BLA0B等は、正転信号BLA0T等と反転信号BLA0B等とからなる一対の相補信号を伝送するビット線対として構成されており、それぞれビット線対BLA0T、BLA0B等にはセンスアンプ310が接続されている。センスアンプ310は、指定されたワード線に対応するメモリセルから読み出したデータの増幅に用いられ、DRAMセルのリフレッシュ時の書き戻しや、リードコマンドに対応してメモリセルのデータを外部に読み出すときに用いられる。
選択スイッチ(Yスイッチ:YSWAn、YSWBn)307は、ビット線BLA0T、BLA0B等とローカルデータ伝送線LIOnT、LIOnB(図3ではnはAとB)とを接続するスイッチである。選択スイッチ307は、メモリセルアレイの各ビット線対BLA0T、BLA0B等に対応して設けられ、それぞれ選択スイッチ選択信号YSnが接続されている。選択スイッチ選択信号YSnはカラムアドレスにより選択されたときにハイレベルに活性化され選択されたビット線対とローカルデータ伝送線対LIOnT、LIOnBとを接続する。
ローカルデータ伝送線(ローカルデータ線対:ローカルI/O線)LIOnT、LIOnB(図3ではnはAとB)は、各メモリセルアレイ301nに対応して設けられているデータ伝送線である。各ローカルデータ伝送線は、ローカルデータ線選択スイッチ305を介してメインデータ伝送線MIO_T、MIO_Bに接続されている。この各メモリセルアレイ301nに対応して設けられたローカルデータ伝送線LIOnT、LIOnBとローカルデータ線選択スイッチ305を介して接続されたメインデータ伝送線MIO_T、MIO_Bは、全体として、ライトアンプ303、メインアンプ304と各メモリセルアレイ310nとの間でデータを伝送するデータ伝送線として機能する。ローカルデータ伝送線LIOnT、LIOnBもメインデータ伝送線MIO_T、MIO_Bと同様に正転信号LIOnTと反転信号LIOnBとからなる一対の相補信号を伝送するデータ伝送線である。また、メモリセルアレイ301nから読み出したデータをメインデータ伝送線MIO_T、MIO_Bに伝送すると共に、ライトアンプ303からメインデータ伝送線MIO_T、MIO_Bを伝送されてきた書込みデータをメモリセルアレイ301nへ伝送する双方向のデータ伝送線である。
また、ローカルデータ線選択スイッチ(LIOSW)305は、各ローカルデータ伝送線LIOnT、LIOnBに対応して設けられ、対応するローカルデータ伝送線LIOnT、LIOnBとメインデータ伝送線MIO_T、MIO_Bとを接続する。ローカルデータ線選択スイッチ305には、ローカルデータ線選択スイッチ制御信号LIOSWn(図3では、nはAとB)が接続され、ローカルデータ線選択スイッチ制御信号LIOSWnがハイレベルに活性化されたときに対応するローカルデータ伝送線LIOnT、LIOnBとメインデータ伝送線MIO_T、MIO_Bとを接続する。
ローカルデータ伝送線プリチャージ回路309は、各ローカルデータ伝送線LIOnT、LIOnB毎に設けられている。各ローカルデータ伝送線プリチャージ回路309には、nマット選択信号(図3ではnはA又はB)とプリチャージ信号PCH−Bが接続されている。プリチャージ信号PCH−Bは、プリチャージコマンドを実行するとローレベルに活性化され、各ローカルデータ伝送線LIOnT、LIOnBをメモリセルアレイ301nの電源電圧(VARY)とグランドレベルVSS=0Vとの中間電圧1/2VARYにプリチャージする。また、ローカルデータ伝送線プリチャージ回路309に接続されたnマット選択信号がACTコマンドを受けてハイレベルに活性化すると、そのローカルデータ伝送線対LIOnT、LIOnBのプリチャージ電位は、周辺回路の電源電圧(VPERI)まで昇圧する。
図5は、図3において、ライトアンプ303からメモリセルアレイA301Aのビット線BLA0T、BLA0Bまでのメインデータ伝送線MIO_T、MIO_B、ローカルデータ伝送線LIOAT、LIOABと関連する回路のブロック内の回路構成まで示した回路図である。図5の回路構成について説明する。
図5において、ライトアンプ303、データ伝送線プリチャージ回路302A、302Bは、周辺回路の電源であるVPERIから電源が供給される。一方、メモリセルアレイ及びセンスアンプ310は周辺回路の電源VPERIより低電圧であるVARYから電源が供給される。図5において、PチャンネルMOSトランジスタの記号をMP_XXで、NチャンネルMOSトランジスタの記号をMN_XXで示している。
図5において、データ伝送線プリチャージ回路は、プリチャージコマンドの実行によりプリチャージ信号PCH−Bがローレベルに活性化したときにメインデータ伝送線対MIO_T、MIO_BをVPERI電位にプリチャージするデータ伝送線プリチャージ回路302Aと、データマスクを行うライトコマンドを受けてプリチャージ電位をVPERI電位より低い電位に変更するデータ伝送線プリチャージ回路302Bにより構成される。
ライトアンプ303は、対応するデータマスク保持信号LDMHがローレベルに非活性化され、ライトアンプイネーブル信号WAEがハイレベルに活性化されているときにDQ0信号の論理レベルに応じて、メインデータ伝送線MIO_T、MIO_Bの一方をVPERI電位(ハイレベル)、他方をVSS電位(ローレベル)に設定する。なお、ローカルデータ線選択スイッチ305、選択スイッチ307はいずれかもNチャンネルMOSトランジスタで構成おり、ライトアンプ303が駆動するローレベル(VSS電位)は容易にビット線BLA0T、BLA0Bまで伝送することができるが、ハイレベル(VPERI電位)は伝わりにくい。オンさせるときのゲート、ソース間の電位差が小さくなるためである。したがって、データマスクを行わないときは、データ伝送線MIO_T、MIO_B、LIOAT、LIOABは高電位(VPERI電位)までプリチャージしておくことが望ましい。
センスアンプ310は、PCS、NCSに電源が与えられると活性化し、ビット線対BLA0T、BLA0Bの電位差を増幅する。また、図示しないビット線のプリチャージ回路により、ビット線対BLA0T、BLA0Bはプリチャージコマンドの実行により同電位の中間電位(1/2VARY電位)にプリチャージされる。なお、図5では、ローカルデータ伝送線LIOAT、LIOABのプリチャージ回路(図3の309)は記載を省略しているがその機能は、図3の説明ですでに述べたとおりである。
図4は、半導体メモリ100においてデータマスクを行うライトモードにおける動作波形図である。図4を用いて半導体メモリ100の動作について説明する。プリチャージコマンドPREの実行により、プリチャージ信号PCH−Bはローレベルに活性化され、ローカルデータ伝送線LIOAT、LIOABは中間電位(1/2VARY電位)にプリチャージされる。また、メインデータ伝送線MIO_T、MIO_Bは高電位(VPERI電位)にプリチャージされる。さらに、nマット選択信号は、プリチャージコマンドPREの実行によりローレベルに非活性化される。また、ローカルデータ線選択スイッチ制御信号LIOSWAもローレベルに非活性化され、ローカルデータ線選択スイッチ305がオフされ、メインデータ伝送線MIO_T、MIO_Bとローカルデータ伝送線LIOAT、LIOABは切り離される。また、選択スイッチ選択信号YS0もローレベルに非活性化され、選択スイッチ307はすべてオフする。ビット線対BLA0T、BLA0Bは、プリチャージコマンドPREの実行により中間電位(1/2VARY電位)にプリチャージされる。
なお、ここでローカルデータ伝送線LIOAT、LIOABを中間電位(1/2VARY電位)にプリチャージするのは、ビット線のプリチャージ電位(1/2VARY電位)と同電位にプリチャージすることにより、選択スイッチ307を介してビット線対BLA0T、BLA0Bとローカルデータ伝送線LIOAT、LIOABとの間で貫通電流が流れないようにするためである。
次に、ACTコマンドを実行すると、行アドレスの指定によりAマット選択信号がハイレベルにアクティブになる。すると行アドレスの指定に従って、選択されたメモリセルアレイA301Aのワード線が活性化し、メモリセルアレイA301Aのメモリセルからビット線BLA0T、BLA0Bを介してセンスアンプまでメモリセルのデータが読み出される。メモリセルのデータがセンスアンプまで読み出されるとセンスアンプ310が活性化し、ビット線BLA0T、BLA0Bの電位差を増幅する。なお、行アドレスの指定外であるメモリセルアレイBはプリチャージ状態を維持する。ビット線対の電位も同電位の中間電位(1/2VARY電位)のままである。
また、Aマットのローカルデータ伝送線LIOAT、LIOABのプリチャージ電位は、高電位(VPERI電位)に変更される。Bマットのローカルデータ伝送線LIOBT、LIOBのプリチャージ電位は中間電位(1/2VARY電位)のままである。ACTコマンドの実行により選択されたAマットのローカルデータ伝送線LIOBT、LIOBのプリチャージ電位をVPERIに上昇させるのは、リードデータを受けるメインアンプ304、及びライトデータを書き込むセンスアンプ310がいずれもプロセスばらつきが小さく、かつ面積が小さく済むNMOSを中心とした構成にしているためである。また、選択スイッチ307、ローカルデータ線選択スイッチ305をNチャンネルMOSトランジスタで構成しているため、ハイレベルが伝わりにくいからである。従って、リード、ライトのどちらを考えても、データのリード、ライトを行う場合は、メインデータ伝送線MIO_T、MIO_B、ローカルデータ伝送線LIOAT、LIOABのプリチャージ電位は、ハイレベル、具体的には、周辺回路の電源電圧レベルであるVPERIであることが望ましい。
一方、非選択であるマットBのローカルデータ伝送線LIOBT、LIOBBのプリチャージ電位は、中間電位(1/2VARY電位)を維持する。選択スイッチ選択信号YSnが活性化されハイレベルになったときに選択スイッチ307を介してビット線対BLA0T、BLA0Bとローカルデータ伝送線LIOAT、LIOABとの間で貫通電流が流れることを防止するためである。
次に、ライトコマンドWRITEを実行すると、プリチャージ信号PCH−Bは非活性化されハイレベルになる。したがって、メインデータ伝送線MIO_T、MIO_BのVPERI電位へのプリチャージは解除される。また、DQ0〜DQ7データマスク保持信号LDMHがハイレベルに活性化する。さらに、ライトアンプイネーブル信号WAEがハイレベルに活性化し、データマスクプリチャージ信号LDMPREが一定の期間、ハイレベルに活性化する。すると、LDMPRE信号がハイレベルである期間だけ、図5のデータ伝送線プリチャージ回路のNチャンネルMOSトランジスタMN_D0、及びMN_D1が導通し、VPERIに充電したメインデータ伝送線MIO_T、MIO_Bの電位が一定の電圧だけ低下する。なお、NチャンネルMOSトランジスタMN_D0、及びMN_D1の導通によって電圧が低下する電位は、NチャンネルMOSトランジスタMN_D0、及びMN_D1のチャンネルサイズや、LDMPRE信号をハイレベルに活性化する時間によって、調整できる。なお、LDMPRE信号は、遅くとも選択スイッチ選択信号YSOがハイレベルに活性化するまでにローレベルに非活性化する。
なお、ライトコマンドWRITEの実行により、ローカルデータ伝送線選択スイッチ制御信号LIOSWAがハイレベルに活性化し、メインデータ伝送線MIO_T、MIO_Bとローカルデータ伝送線LIOAT、LIOABとを接続するローカル伝送線選択スイッチ305が導通する。従って、メインデータ伝送線MIO_T、MIO_Bの電位の低下につれて、ローカルデータ伝送線LIOAT、LIOABの電位も低下する。
次に、選択スイッチ選択信号YS0がハイレベルに活性化する。すると、対応する選択スイッチ307(図3のYSWA0)が導通し、センスアンプ310で増幅されたビット線BLA0T、BLA0Bの電圧がローカルデータ伝送線LIOAT、LIOABへ出力される。また、ローカルデータ選択スイッチ305が導通しているので、ローカルデータ伝送線LIOAT、LIOABの電位の変化につれて、メインデータ伝送線MIO_T、MIO_Bの電位も変化する。
なお、選択スイッチ307が導通するときは、プリチャージ動作は完了しているので、メインデータ伝送線MIO_T、MIO_Bやローカルデータ伝送線LIOAT、LIOABに接続されているプリチャージトランジスタが導通していることはない。しかし、選択スイッチ307が導通すると、メインデータ伝送線MIO_T、MIO_Bとローカルデータ伝送線LIOAT、LIOABの保持している電荷の電位によってビット線BLA0T、BLA0Bの電位は影響を受ける。特に従来技術では、メインデータ伝送線MIO_T、MIO_Bとローカルデータ伝送線LIOAT、LIOABのプリチャージ電位は、VPERIのままであった。周辺回路の電源レベルの電位VPERIは、センスアンプ310がデータを保持しているハイレベルの電位VARY(セルアレイの電源電圧レベル)より高電位である。従って、センスアンプ310を構成するトランジスタがアンバランスである等の場合には、データ伝送線の電位によりセンスアンプ310の保持するデータが反転する恐れがあった。
一方、実施例1では、データマスクプリチャージ信号LDMPREにより、メインデータ伝送線MIO_T、MIO_B及びローカルデータ伝送線LIOAT、LIOABのプリチャージ電位を下げているので、選択スイッチ307の導通によってビット線BLA0T、BLA0Bの電位が若干の影響を受けたとしてもセンスアンプの論理レベルが反転することはない。
次に、ライト動作が終了すると、データマスク保持信号LDMHもローレベルに非活性化し、ライトアンプイネーブル信号WAEもローレベルに非活性化する。また、再びプリチャージコマンドPREを実行すると、プリチャージ信号PCH−Bはローレベルに活性化し、Aマット選択信号はローレベルに非活性化する。さらに、ローカルデータ線選択信号LIOSWAは、ローレベルに非活性化し、ローカルデータ線選択スイッチがオフすることにより、メインデータ伝送線MIO_T、MIO_Bとローカルデータ伝送線LIOAT、LIOABとの接続が遮断される。選択スイッチ選択信号YS0もローレベルに非活性化し、メインデータ伝送線MIO_T、MIO_BはVPERI電位、ローカルデータ伝送線LIOAT、LIOABとビット線BLA0T、BLA0Bは、1/2VARYにプリチャージされ、最初の状態に戻る。
なお、リードコマンド実行時の動作もついでに説明すると、リードコマンド実行の場合は、選択スイッチ307が先に導通してから、ローカルデータ線選択スイッチ305が後で導通する。従って、データマスクを行ってライトコマンドを実行する時のように、選択スイッチ307の導通によりメインデータ伝送線MIO_T、MIO_B及びローカルデータ伝送線の保持電荷が一挙にビット線BLA0T、BLA0Bが流れこむことはない。メインアンプ304のセンス動作を考えると、データ伝送線のプリチャージ電位はVPERIが好適な電位である。
図7は、シリアルにプリフェッチした4ビットのデータについて、データマスクするビットとデータマスクしないビットが混在する場合のライトコマンド実行時の動作波形である。DQ端子からシリアルに入力するデータ1ビット毎にLDM端子(UDM端子やDM端子でも同様)のレベルを変えることにより、1ビット毎にデータマスクをするかしないかを選択することができる。図7では、シリアルに入力した4ビットのデータのうち、MIO0、MIO2の2ビットはデータマスクを行い、MIO1、MIO3の2ビットはデータマスクを行わずにライトを行っている。なお、図3の説明で述べたように、メインデータ伝送線MIO_T、MIO_Bの組はDQ端子1ビットにつき、8組存在し、このシリアルに入力した4ビットのデータは、MIO0〜MIO3の4組のメインデータ伝送線を用いて並列にライト動作が行われる。ライトコマンド実行期間中、MIO0、MIO2に対応するデータマスク保持信号LDMHはハイレベルを維持する。一方、MIO1、MIO3に対応するデータマスク保持信号LDMHはローレベルのままである。
図7において、ライトコマンドWRITE実行前は、メインデータ伝送線MIOはいずれもVPERI電位にプリチャージされている。ライトコマンドWRITEの実行開始によりデータマスクを行うMIO0、MIO2のメインデータ伝送線は、LDMPRE信号の活性化によりプリチャージ電位VPERIは引き下げられる。一方、データマスクを行わないMIO1、MIO3については、ライトアンプ303の出力バッファが導通し、DQ端子から入力したデータがメインデータ伝送線MIOに相補信号として出力され、VPERIとVSSに駆動される。選択スイッチ選択信号YSがハイレベルとなり活性化すると、選択スイッチ307が開きメインデータ伝送線MIOとビット線BLがローカルデータ伝送線LIOを介して接続される。データマスクを行ったMIO0、MIO2はビット線BLの電位がメインデータ伝送線MIOにも出力されるが、データマスクを行わないビットについては、ライトアンプ303の出力データにより、センスアンプ310のデータが書き換えられ、ラインアンプ303の出力データがそのままメインデータ伝送線MIOの電位として残る。
その後、プリチャージコマンドPREの実行によりデータマスクを行ったか否かに係わらず、メインデータ伝送線MIOの電位は周辺回路の電源レベルVPERIの電位にプリチャージされる。
次に、実施例1のデータ伝送線プリチャージ回路、特に図5の302Bに相当するデータマスクを行うライトモードのときのプリチャージ回路の変形例について説明する。図6(a)は、データマスクを行うライトモードのときのプリチャージ回路をライトアンプ603のディスチャージ用のNチャンネルMOSトランジスタと兼用した実施例である。データマスクを行うライトモードのときのプリチャージレベル調整用のNチャンネルMOSトランジスタを新たに設ける必要がないのでプリチャージ回路の面積を小さくすることができる。なお、図5の回路と変更がないブロック(破線の矩形内の回路)は図5と同一の符号を付し、その説明は省略する。
図6(b)は、図5のデータマスクを行うライトモードのときのプリチャージ回路302BのNチャンネルMOSトランジスタのソース電源をVSSからメモリセルアレイの電源VARYに変えたデータ伝送線プリチャージ回路302Cである。そのほかは、図5の回路と同一である。VARYの電位はVPERIの電位に近いので、VSSを用いるよりも緩やかにメインデータ伝送線MIO_T、MIO_Bの電位レベルを変化させることができる。
また、図8は、メインデータ伝送線MIO_T、MIO_Bのプリチャージ電位をVPERIではなくVSSとした場合のデータ伝送線プリチャージ回路302D、302Eの例である。プリチャージコマンドの実行時にデータ伝送線プリチャージ回路302DのよりVSS電位にプリチャージを行い、データマスクを行うライトモードのときには、データ伝送線プリチャージ回路302Eによりプリチャージ電位を引き上げている。また、メインアンプ304Aも、プリチャージ電位の変更により変更が必要な場合は変更を行う。さらに、図8では、選択スイッチ307、ローカルデータ線選択スイッチ305はNチャンネルMOSトランジスタの構成のままであるが、選択スイッチとローカルデータ線選択スイッチをPチャンネルMOSトランジスタで構成してもよい。
なお、データマスクを行う第2のライトモードのときに対応するデータ伝送線プリチャージ回路を主にメインデータ伝送線MIO_T、MIO_Bに設ける実施例について説明したが、上記データ伝送線プリチャージ回路は、ローカルデータ伝送線LIOn_T、LIOn_Bに設けてもよい。ただし、全体としてデータ伝送線プリチャージ回路の素子数を減らすためには、データマスクを行う第2のライトモードに対応したデータ伝送線プリチャージ回路は、メインデータ伝送線MIO_T、MIO_Bに設けることが好ましい。
なお、以上、DRAMの実施例について説明したが、本発明はDRAMに限られるものではない。例えば、データマスクを行うライトモードと、データマスクを行わないライトモードとを有する半導体メモリ一般に適用することができる。さらに、半導体メモリに限定されず、データ伝送線を介してデータライトをする機能と、データマスクを行う機能を有する半導体装置において、データマスクを行わないときは、データライトに好適な電位にプリチャージを行い、データマスクを行うときは、プリチャージ電位をデータを受ける側の影響が少ない電位とすることができる。本発明によれば、データを受ける側は、データマスクをするか否かで、動作を変える必要はない。特にデータマスクを行わないライトモードでは、ハイレベルまたはローレベルにプリチャージし、データマスクを行うライトモードでは、ハイレベルとローレベルの中間電位にプリチャージすることができる。
たとえば、図5におけるセンスアンプ310をSRAMセルやレジスタのフリップフロップと考えれば、SRAMセルやレジスタへのデータマスクを行わないライトモードと、データマスクを行うライトモードへのデータ伝送線のプリチャージ回路にも適用できる。
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
100:半導体メモリ
101:メモリセルアレイ領域(ローカルデータ伝送線、選択スイッチ、センスアンプ含む)
102:リードライト制御回路(メインアンプ、データ伝送線プリチャージ回路、ライトアンプ)
103:データ入出力端子(DQ0〜DQ15)
105:LDM端子(DQ0〜DQ7ライト・マスク・イネーブル端子)
106:UDM端子(DQ8〜DQ15ライト・マスク・イネーブル端子)
301A:メモリセルアレイA
301B:メモリセルアレイB
302、302A〜302E:データ伝送線プリチャージ回路(メインデータ伝送線プリチャージ回路)
303、303A:ライトアンプ
304、304A:メインアンプ
305:ローカルデータ線選択スイッチ(LIOSW)
307:選択スイッチ(Yスイッチ:YSW)
309:データ伝送線プリチャージ回路(ローカルデータ伝送線プリチャージ回路)
310:センスアンプ
311:ワードドライバ
603:ライトアンプ(データ伝送線プリチャージ兼用回路)
BL_T/BL_B:ビット線
LDM:DQ0〜DQ7データマスク信号
LDMH:DQ0〜DQ7データマスク保持信号
LDMPRE:データマスクプリチャージ信号
LIOnT、LIOnB:ローカルデータ伝送線(ローカルデータ線対:ローカルI/O線)
LIOSWn:ローカルデータ線選択スイッチ制御信号
MIO_T、MIO_B:メインデータ伝送線(メインデータ線対:メインI/O線)
MP−XX:PチャンネルMOSトランジスタ
MN−XX:NチャンネルMOSトランジスタ
PCH−B:プリチャージ信号(反転信号)
RWBS:リードライトバス
UDM:DQ8〜DQ15データマスク信号
WAE:ライトアンプイネーブル信号
YSn:選択スイッチ選択信号
101:メモリセルアレイ領域(ローカルデータ伝送線、選択スイッチ、センスアンプ含む)
102:リードライト制御回路(メインアンプ、データ伝送線プリチャージ回路、ライトアンプ)
103:データ入出力端子(DQ0〜DQ15)
105:LDM端子(DQ0〜DQ7ライト・マスク・イネーブル端子)
106:UDM端子(DQ8〜DQ15ライト・マスク・イネーブル端子)
301A:メモリセルアレイA
301B:メモリセルアレイB
302、302A〜302E:データ伝送線プリチャージ回路(メインデータ伝送線プリチャージ回路)
303、303A:ライトアンプ
304、304A:メインアンプ
305:ローカルデータ線選択スイッチ(LIOSW)
307:選択スイッチ(Yスイッチ:YSW)
309:データ伝送線プリチャージ回路(ローカルデータ伝送線プリチャージ回路)
310:センスアンプ
311:ワードドライバ
603:ライトアンプ(データ伝送線プリチャージ兼用回路)
BL_T/BL_B:ビット線
LDM:DQ0〜DQ7データマスク信号
LDMH:DQ0〜DQ7データマスク保持信号
LDMPRE:データマスクプリチャージ信号
LIOnT、LIOnB:ローカルデータ伝送線(ローカルデータ線対:ローカルI/O線)
LIOSWn:ローカルデータ線選択スイッチ制御信号
MIO_T、MIO_B:メインデータ伝送線(メインデータ線対:メインI/O線)
MP−XX:PチャンネルMOSトランジスタ
MN−XX:NチャンネルMOSトランジスタ
PCH−B:プリチャージ信号(反転信号)
RWBS:リードライトバス
UDM:DQ8〜DQ15データマスク信号
WAE:ライトアンプイネーブル信号
YSn:選択スイッチ選択信号
Claims (17)
- データマスクを行わない第1のライトモードのときにデータ伝送線のプリチャージ電位を第1の電位とし、データマスクを行う第2のライトモードのときに前記データ伝送線のプリチャージ電位を前記第1の電位とは異なる電位とする制御を行うデータ伝送線プリチャージ回路を備えた半導体メモリ。
- 前記第1のライトモードのときにライトデータによって前記プリチャージされたデータ伝送線を第2の電位にディスチャージするライトアンプと、
メモリセルアレイと、
前記データ伝送線とメモリセルアレイとの間に配置され、オンしたときに前記データ伝送線を前記メモリセルアレイの対応するビット線に接続する複数の選択スイッチと、
をさらに備え、
前記データ伝送線プリチャージ回路は前記第2のライトモードのときに前記データ伝送線のプリチャージ電位を前記第1の電位と前記第2の電位との中間電位とする制御を行う請求項1記載の半導体メモリ。 - 前記データ伝送線プリチャージ回路が、前記ライトモードの如何に係わらず前記データ伝送線をあらかじめ第1の電位にプリチャージし、前記第2のライトモードのときは、前記プリチャージ電位を前記中間電位に変える制御を行う請求項2記載の半導体メモリ。
- 前記データ伝送線が、正転信号と反転信号からなる相補信号を伝送するデータ伝送線対で構成され、前記第1のライトモードのときに前記第1の電位にプリチャージされたデータ伝送線対の一方のデータ伝送線を前記第2の電位にディスチャージする請求項2又は3記載の半導体メモリ。
- 前記データ伝送線プリチャージ回路は、前記第1の電位にプリチャージする第1導電型のトランジスタと、前記プリチャージ電位を前記中間電位に変える第2導電型トランジスタとを含むことを特徴とする請求項3記載の半導体メモリ。
- 前記データ伝送線プリチャージ回路は、電源が前記第2の電位に接続されたトランジスタを短時間オンさせることによって前記プリチャージ電位を前記中間電位に変える制御を行う請求項3又は5記載の半導体メモリ。
- 前記データ伝送線プリチャージ回路の前記第2導電型トランジスタは、前記ライトアンプのディスチャージトランジスタを兼ねており、第2のライトモードのとき、前記第1のライトモードにおいて、第2の電位にディスチャージするより短時間オンさせることによって前記プリチャージ電位を前記中間電位に変える制御を行う請求項5記載の半導体メモリ。
- 前記データ伝送線プリチャージ回路は、前記第1の電位と前記第2の電位との中間電位から電源が供給されるプリチャージ電位調整トランジスタを備え、前記プリチャージ電位調整トランジスタをオンさせることによって、前記データ伝送線のプリチャージ電位を前記第1の電位とは異なる電位とする制御を行う請求項1乃至5いずれか1項記載の半導体メモリ。
- 複数のビット線を有するメモリセルアレイと、
それぞれ前記複数のビット線のうち対応するビット線に接続された複数の選択スイッチと、
複数のライトアンプと、
それぞれ対応する前記ライトアンプと対応する複数の選択スイッチとを接続し、ライト時に前記ライトアンプの出力データを正転信号と反転信号からなる一対の相補信号として伝送する複数のデータ伝送線対と、
前記複数のデータ伝送線対を第1の電位にプリチャージした後、ライト時に前記複数のデータ伝送線対のうち、データマスクを行うデータ伝送線対のプリチャージ電位を中間電位に設定するデータ伝送線プリチャージ回路と、を備え、
前記中間電位は、ライト時にデータマスクを行わないデータ伝送線対の一方のデータ伝送線を前記ライトアンプがディスチャージする電位である第2の電位と前記第1の電位との中間電位である半導体メモリ。 - ライト時に、前記データ伝送線プリチャージ回路が、前記複数のデータ伝送線対のうち、データマスクするデータ伝送線対のプリチャージ電位を第1の電位から前記中間電位に設定した後、
前記複数のライトアンプのうち、前記ライトマスクするデータ伝送線対以外のデータ伝送線対に対応するライトアンプは、対応するデータ伝送線対のうち、一方のデータ伝送線を第2の電位にディスチャージし、
前記複数の選択スイッチのうち、アドレスによって選択される複数の選択スイッチをオンし、前記複数のデータ伝送線対のうち、ライトマスクするデータ伝送線対以外のデータ伝送線対に接続されたライトアンプの出力するデータを前記メモリセルアレイに並列にライトする請求項9記載の半導体メモリ。 - 前記各データ伝送線対は、
それぞれ対応するライトアンプに接続されるメインデータ線対と、それぞれ前記複数の前記選択スイッチに接続される複数のローカルデータ線対と、
前記メインデータ線対と前記複数のローカルデータ線対とをそれぞれ接続する複数のローカルデータ線選択スイッチと、
を備え、
ライト時には、ライトアドレスに対応して前記複数のローカルデータ線選択スイッチのうち、対応するアドレスのローカルデータ線選択スイッチがオンし、しかる後に対応するアドレスの選択スイッチと、ライトマスクしないライトアンプの出力がオンし、
前記データ伝送線プリチャージ回路は、前記選択スイッチがオンする前にライトマスクするデータ伝送線対のプリチャージ電位を中間電位に設定する請求項9又は10記載の半導体メモリ。 - 前記データ伝送線プリチャージ回路は、前記メインデータ線対のプリチャージ電位を前記中間電位に設定する請求項11記載の半導体メモリ。
- 前記データ伝送線プリチャージ回路は、前記ローカルデータ線対のプリチャージ電位を前記中間電位に設定する請求項11記載の半導体メモリ。
- 前記複数のビット線に接続された複数のセンスアンプをさらに備え、
前記ライトアンプを含む周辺回路には、前記第1の電位が電源電圧として与えられ、
前記メモリセルアレイ及び前記複数のセンスアンプには、前記第1の電位より前記第2の電位に近い第3の電位が電源電圧として与えられ、前記中間電位は、前記前記第3の電位、または、前記第1の電位と第3の電位との中間電位である請求項9乃至13いずれか1項記載の半導体メモリ。 - 前記各データ伝送線対には、メインアンプが接続され、リード実行時には、前記メモリセルアレイから選択スイッチとデータ伝送線対を介してメインアンプへリードデータが伝送される請求項9乃至14いずれか1項記載の半導体メモリ。
- データ入出力端子と、データマスク端子と、コマンド入力端子と、を備え、前記コマンド入力端子から入力したライトコマンドに応答して、前記データ入出力端子とデータマスク端子とからクロックに同期してシリアル入力したライトデータ信号及びデータマスク信号に基づいて、前記複数のデータ伝送線対を介して前記メモリセルアレイに並列にライトが行われる請求項9乃至15いずれか1項記載の半導体メモリ。
- 複数ビットのライトアンプと、
前記複数ビットのライトアンプにそれぞれ接続された複数ビットのデータ伝送線と、
前記各ビットのデータ伝送線に対して、それぞれ選択スイッチを介して接続された複数のフリップフロップ回路と、
前記複数のビットのデータを前記ライトアンプからデータ伝送線を介して選択スイッチにより選択したフリップフロップ回路にライトする前に、データマスクを行わないビットについて前記データ伝送線のプリチャージ電位を第1の電位とし、データマスクを行うデータ伝送線のプリチャージ電位を前記第1の電位とは異なる電位とする制御を行うデータ伝送線プリチャージ回路と、
を備えた半導体装置。
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Date | Code | Title | Description |
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A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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