KR102612009B1 - 평행하게 배열된 패드들을 포함하는 반도체 메모리 - Google Patents

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Abstract

본 발명은 평행하게 배열된 패드들을 포함하는 반도체 메모리에 관한 것이다. 본 발명의 반도체 메모리는 제1방향을 따라 배열된 제1 패드들, 제1방향을 따라 제1 패드들에 평행하게 배열된 제2 패드들, 제1방향과 수직한 제2방향을 때라 배열된 제3 및 제4 패드들, 제2방향을 따라 제1 패드들로부터 신장되어 제3 패드들에 연결되는 제1 배선들, 그리고 제2방향의 반대 방향을 따라 제2 패드들로부터 신장되어 제4 패드들에 연결되는 제2 배선들을 포함한다.

Description

평행하게 배열된 패드들을 포함하는 반도체 메모리{SEMICONDUCTOR MEMORY COMPRISING PADS ARRANGED IN PARALLEL}
본 발명은 반도체 회로에 관한 것으로, 더 상세하게는 평행하게 배열된 패드들을 포함하는 반도체 메모리에 관한 것이다.
반도체 메모리는 다수의 공정들을 통해 제조된다. 다수의 제조 공정들은 절연 물질들, 도전 물질들 또는 반도체 물질들을 증착 또는 식각하는 공정들을 포함한다. 반도체 메모리의 다이(die)의 제조가 완료되면, 반도체 메모리의 후단부(backend)에 내부 패드들, 외부 패드들, 그리고 후단부 배선들에 노출된다.
내부 패드들은 반도체 메모리의 다이의 내부에 제조된 다양한 소자들과 연결된다. 내부 패드들의 위치들은 반도체 메모리의 다이의 내부의 소자들의 배치 또는 구성에 따라 결정될 수 있다. 외부 패드들은 반도체 메모리의 다이를 감싸는 반도체 패키지와 배선으로 연결되기 용이한 위치들에 형성된다.
후단부 배선들은 내부 패드들과 외부 패드들을 서로 연결한다. 후단부 배선들은 반도체 메모리의 다이의 패드들(즉, 내부 패드들)의 위치들을 재분배(즉, 외부 패드들의 위치들로)하는 점에서, 재분배 계층(RDL, ReDistribution Layer)이라 불린다.
후단부 배선들의 길이가 증가할수록, 후단부 배선들에서 소비되는 전력이 증가하고, 후단부 배선들을 통해 전달되는 신호들의 신호 무결성(SI, Signal Integrity)이 감소한다. 따라서, 후단부 배선들의 길이를 줄이고자 하는 연구가 지속적으로 요구되고 있다.
본 발명의 목적은, 소비 전력이 감소되고 그리고 신호 무결성이 향상된 반도체 메모리를 제공하는 데에 있다.
본 발명의 실시 예에 따른 반도체 메모리는 제1방향을 따라 배열된 제1 패드들, 제1방향을 따라 제1 패드들에 평행하게 배열된 제2 패드들, 제1방향과 수직한 제2방향을 때라 배열된 제3 및 제4 패드들, 제2방향을 따라 제1 패드들로부터 신장되어 제3 패드들에 연결되는 제1 배선들, 그리고 제2방향의 반대 방향을 따라 제2 패드들로부터 신장되어 제4 패드들에 연결되는 제2 배선들을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리는 제1방향을 따라 배열되고, 클럭 패드, 제1 데이터 패드 및 제2 데이터 패드를 포함하는 제1 패드들, 제1방향을 따라 제1 패드들에 평행하게 배열되고, 제3 데이터 패드 및 제4 데이터 패드를 포함하는 제2 패드들, 클럭 패드로부터 클럭 신호를 수신하는 클럭 수신기, 제1 데이터 패드를 통해 데이터를 통신하는 제1 쓰기 드라이버 및 제1 수신기, 제2 데이터 패드를 통해 데이터를 통신하는 제2 쓰기 드라이버 및 제2 수신기, 제3 데이터 패드를 통해 데이터를 통신하는 제3 쓰기 드라이버 및 제3 수신기, 그리고 제4 데이터 패드를 통해 데이터를 통신하는 제4 쓰기 드라이버 및 제4 수신기를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리는 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 메모리 셀 어레이에 연결되는 행 디코더, 비트 라인들을 통해 메모리 셀 어레이에 연결되는 쓰기 드라이버 및 감지 증폭기, 쓰기 드라이버 및 감지 증폭기와 데이터를 통신하는 버퍼, 제1방향을 따라 두 개의 열들로 평행하게 배열되는 제1 내지 제8 데이터 패드들, 제1 내지 제8 데이터 패드들과 버퍼 사이에 연결되는 제1 내지 제8 쓰기 드라이버들 및 제1 내지 제8 수신기들, 두 개의 열들 중 제1열에 배치되는 클럭 패드, 클럭 패드를 통해 클럭 신호를 수신하고, 클럭 신호를 제1 내지 제8 쓰기 드라이버들 그리고 제1 내지 제8 수신기들에 공급하는 클럭 수신기, 제1방향과 수직한 제2방향을 때라 배열된 패드들, 제2방향을 따라 제1열에 배치된 클럭 패드 및 제1 내지 제4 데이터 패드들로부터 신장되어 패드들 중 대응하는 제1 패드들에 연결되는 제1 배선들, 그리고 제2방향의 반대 방향을 따라 두 개의 열들 중 제2열에 배치된 제5 내지 제8 데이터 패드들로부터 신장되어 패드들 중 대응하는 제2 패드들에 연결되는 제2 배선들을 포함하는 반도체 메모리.
본 발명에 따르면, 후단부 배선들의 길이가 감소된다. 따라서, 소비 전력이 감소되고 신호 무결성이 향상된 반도체 메모리가 제공된다. 또한, 본 발명에 따르면, 클럭 신호가 공급되는 배선의 길이가 감소된다. 따라서, 소비 전력이 감소된 반도체 메모리가 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리를 보여준다.
도 2는 반도체 메모리의 후단부를 더 상세히 보여준다.
도 3은 반도체 메모리의 다이의 내부에서 제1 및 제2 패드들과 연결되는 구성 요소들의 예를 보여준다.
도 4는 반도체 메모리의 다이의 내부에서 제1 및 제2 패드들과 연결되는 구성 요소들의 다른 예를 보여준다.
도 5는 도 2 내지 도 4의 제1 및 제2 패드들, 그리고 제1 및 제2 컨택들과 연결된 반도체 메모리 코어를 포함하는 반도체 메모리의 예를 보여준다.
도 6은 도 3의 데이터 입력 및 출력단의 응용 예를 보여준다.
도 7은 도 4의 데이터 입력 및 출력단의 응용 예를 보여준다.
도 8은 도 5의 반도체 메모리의 응용 예를 보여준다.
도 9는 반도체 메모리의 후단부의 다른 예를 보여준다.
도 10은 도 9의 후단부의 응용 예를 보여준다.
도 11은 반도체 메모리의 후단부의 다른 예를 보여준다.
도 8은 도 2의 반도체 메모리의 후단부의 응용 예를 보여준다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리(100)를 보여준다. 예시적으로, 반도체 메모리(100)의 다이(die)의 형태가 도 1에 도시된다. 도 1에 도시된 반도체 메모리(100)의 상부면은 반도체 메모리(100)의 다이(die)의 후단부(backend)일 수 있다. 도 1을 참조하면, 반도체 메모리(100)의 후단부에 제1 외부 패드들(120_1~120_m)(m은 1보다 큰 정수), 그리고 제2 외부 패드들(130_1~130_n)(n은 1보다 큰 정수)이 배치될 수 있다.
제1 외부 패드들(120_1~120_m)은 후단부의 제1방향의 측면에 배치될 수 있다. 제2 외부 패드들(130_1~130_n)은 후단부의 제1방향의 반대 방향의 측면에 배치될 수 있다. 제1 및 제2 외부 패드들(120_1~120_m, 130_1~130_n)은 외부 배선들과 연결되어 반도체 패키지를 형성할 수 있다.
예를 들어, 반도체 메모리(100)는 패키지 기판 위에 배치되고, 패키지 기판의 패드들과 제1 및 제2 외부 패드들(120_1~120_m, 130_1~130_n)이 외부 배선을 통해 서로 연결될 수 있다. 제1 및 제2 외부 패드들(120_1~120_m, 130_1~130_n)은 외부 배선과 결합되기 용이한 위치, 예를 들어, 반도체 메모리(100)의 후단부의 가장자리에 배치될 수 있다.
도 2는 반도체 메모리(100)의 후단부를 더 상세히 보여준다. 예시적으로, 본 발명의 기술적 사상을 간결하게 설명하기 위하여, 본 발명의 기술적 사상과 연관된 일부 패드들 및 배선들이 도 2에 도시된다. 그러나 반도체 메모리(100)의 후단부에, 도 2에 도시된 것에 더하여 추가적인 패드들 또는 배선들이 형성될 수 있다.
도 2를 참조하면, 반도체 메모리(100)의 후단부에 제1방향을 따라 제1지 패드들(140_1~140_6)이 배치된다. 반도체 메모리(100)의 후단부에 제1방향을 따라 제1 패드들(140_1~140_6)에 평행하게 제2 패드들(140_7~140_12)이 배치된다. 제1 패드들(140_1~140_6)과 제2 패드들(140_7~140_12)은 서로 마주보게 배치될 수 있다.
반도체 메모리(100)의 후단부의 제1방향의 측면에, 제2방향을 따라 제1 외부 패드들(120_1~120_m)의 일부로서 제3 패드들(120_1~120_6) 및 제4 패드들(120_7~120_12)이 배치된다. 제3 패드들(120_1~120_6)은 제1 패드들(140_1~140_6)과 제1 배선들(160_1~160_6)을 통해 각각 연결될 수 있다.
제4 패드들(120_7~120_12)은 제2 패드들(140_7~140_12)과 제2 배선들(160_7~160_12)을 통해 각각 연결될 수 있다. 제1 배선들(160_1~160_6) 및 제2 배선들(160_7~160_12) 또한 반도체 메모리(100)의 후단부에 형성될 수 있다. 제1 배선들(160_1~160_6) 및 제2 배선들(160_7~160_12)은 재분배 계층(RDL, ReDistribution Layer)를 형성할 수 있다.
제1 배선들(160_1~160_6)은 제1 패드들(140_1~140_6)로부터 제2방향을 따라 신장될 수 있다. 제2 배선들(160_7~160_12)은 제2 패드들(140_7~140_12)로부터 제2방향의 반대 방향으로 신장될 수 있다. 즉, 제1 패드들(140_1~140_6)과 제2 패드들(140_7~140_12)은 각각 제1 및 제2 패드들(140_1~140_12)로부터 반대 방향으로 신장될 수 있다.
제1 배선들(160_1~160_6)은 제1 패드들(140_1~140_6)로부터 제2방향을 따라 신장되고, 제1방향과 제2방향 사이의 방향을 따라 사선으로 신장되고, 그리고 제1방향을 따라 신장되어 제3 패드들(120_1~120_6)과 연결(또는 결합)될 수 있다.
제2 배선들(160_7~160_12)은 제2 패드들(140_7~140_12)로부터 제2방향의 반대 방향을 따라 신장되고, 제2방향의 반대 방향과 제1방향 사이의 방향을 따라 사선으로 신장되고, 그리고 제1방향을 따라 신장되어 제4 패드들(120_7~120_12)과 연결(또는 결합)될 수 있다.
예를 들어, 제1 및 제2 패드들(140_1~140_12)은 클럭 신호를 수신하는 클럭 패드를 포함할 수 있다. 제1 및 제2 패드들(140_1~140_12)은 클럭 신호에 동기되어 신호를 송신 또는 수신하는 패드들을 포함할 수 있다. 예를 들어, 제1 및 제2 패드들(140_1~140_12)은 클럭 신호에 동기되어 데이터를 송신 및 수신하는 데이터 패드들을 포함할 수 있다.
클럭 패드 및 데이터 패드들을 포함하는 제1 및 제2 패드들(140_1~140_12)은 도 2에 도시된 것과 같이 제1방향을 따라 두 개의 열들로 배치될 수 있다. 제1 및 제2 패드들(140_1~140_12)은 서로 반대 방향으로 신장되는 제1 및 제2 배선들(160_1~160_12)을 통해 제3 및 제4 패드들(120_1~120_12)에 각각 연결될 수 있다.
도 2에 도시된 바와 같이 제1 및 제2 패드들(140_1~140_12), 제1 및 제2 배선들(160_1~160_12), 그리고 제3 및 제4 패드들(120_1~120_12)이 배치되면, 배선들이 동일한 방향으로 평행하게 신장될 때와 비교하여 배선들의 전체 길이가 감소된다. 따라서, 반도체 메모리(100)의 소비 전력이 감소되고, 신호 무결성(SI, Signal Integrity)이 향상된다.
특히, 높은 주파수에 따라 주기적으로 토글하는 클럭 신호는 다른 신호들과 비교하여 더 많은 전력을 소비한다. 클럭 신호에 동기되어 전송되는 데이터(또는 다른 신호)는 다른 신호들과 비교하여 더 많은 전력을 소비하고, 그리고 더 높은 신호 무결성을 필요로 한다.
따라서, 클럭 신호 및 클럭 신호에 동기되어 전송되는 데이터(또는 다른 신호)와 연관된 패드들 및 배선들이 도 2에 도시된 바와 같이 배치되면, 반도체 메모리(100)의 전력 소비가 더욱 감소되고, 반도체 메모리(100)의 신호 무결성이 더욱 향상될 수 있다.
반도체 메모리(100)의 제1방향의 반대 방향의 측면에, 패드들(130_1~130_12, 150_1~150_12) 및 배선들(170_1~170_12)이 배치될 수 있다. 패드들(130_1~130_12, 150_1~150_12) 및 배선들(170_1~170_12)은 제1 및 제2 패드들(140_1~140_12), 제1 및 제2 배선들(160_1~160_12), 그리고 제3 및 제4 패드들(120_1~120_12)과 대칭인 구조를 가질 수 있다.
패드들(130_1~130_12, 150_1~150_12) 및 배선들(170_1~170_12)은 위에서 설명된 것과 같이 전력 소비를 줄이고 그리고 신호 무결성을 향상할 수 있다. 패드들(130_1~130_12, 150_1~150_12) 및 배선들(170_1~170_12)에 대한 중복되는 설명은 생략된다.
도 3은 반도체 메모리(100)의 다이의 내부에서 제1 및 제2 패드들(140_1~140_12)과 연결되는 구성 요소들의 예를 보여준다. 예시적으로, 도 2의 제1 및 제2 패드들(140_1~140_12)에 대응하는 데이터 입력 및 출력단(200)의 구성 요소들이 도 3에 도시된다.
도 1 내지 도 3을 참조하면, 제1방향을 따라 제1 컨택들(210_1~210_6)이 배치되고, 그리고 제1방향을 따라 제1 컨택들(210_1~210_6)에 평행하게 제2 컨택들(210_7~210_12)이 배치된다.
제1 컨택들(210_1~210_6)과 제2 컨택들(210_7~210_12)은 서로 마주보게 배치될 수 있다. 제1 컨택들(210_1~210_6)과 제2 컨택들(210_7~210_12)은 제1방향 및 제2방향에 수직한 제3 방향을 따라 신장되어 제1 패드들(140_1~140_6) 및 제2 패드들(140_7~140_12)에 각각 연결될 수 있다.
제1 컨택들(210_1~210_6) 중에서 제1방향의 반대 방향으로 마지막에 위치한 제1 컨택(210_1)은 제1 데이터 신호(DQ0)를 출력하는 제1 쓰기 드라이버(WD, 220_1W) 및 제1 데이터 신호(DQ0)를 수신하는 제1 수신기(REC, 220_1R)에 연결된다. 제1 쓰기 드라이버(220_1W)는 연관된 제1 컨택(210_1), 제1 패드(140_1), 그리고 제3 패드(120_1)를 통해 제1 데이터 신호(DQ0)를 출력할 수 있다.
제1 수신기(220_1R)는 연관된 제3 패드(120_1), 제1 배선(160_1), 제1 패드(140_1), 그리고 제1 컨택(210_1)을 통해 전달되는 제1 데이터 신호(DQ0)를 수신할 수 있다. 예를 들어, 제1 수신기(220_1R)는 제1 데이터 신호(DQ0)를 샘플링함으로써 제1 데이터 신호(DQ0)를 수신할 수 있다. 제1 패드(140_1)는 제1 데이터 패드일 수 있다.
제1 컨택(210_1)과 마찬가지로, 제1 컨택(210_1)에 인접한 제1 컨택(210_2)은 제2 데이터 신호(DQ1)를 출력하는 제2 쓰기 드라이버(220_2W) 및 제2 데이터 신호(DQ1)를 수신하는 제2 수신기(220_2R)에 연결된다. 제1 패드(140_2)는 제2 데이터 패드일 수 있다.
제1 컨택(210_2)에 인접한 제1 컨택(210_3)은 제3 데이터 신호(DQ2)를 출력하는 제3 쓰기 드라이버(220_3W) 및 제3 데이터 신호(DQ2)를 수신하는 제3 수신기(220_3R)에 연결된다. 제1 패드(140_3)는 제3 데이터 패드일 수 있다. 제1 컨택(210_3)에 인접한 제1 컨택(210_4)은 제4 데이터 신호(DQ3)를 출력하는 제4 쓰기 드라이버(220_4W) 및 제4 데이터 신호(DQ3)를 수신하는 제4 수신기(220_4R)에 연결된다. 제1 패드(140_4)는 제4 데이터 패드일 수 있다.
제1 컨택(210_4)에 인접한 제1 컨택(210_5)은 데이터 마스크 반전 신호(DMI)를 출력하는 데이터 마스크 쓰기 드라이버(220_5W) 및 데이터 마스크 반전 신호(DMI)를 수신하는 데이터 마스크 수신기(220_5R)에 연결된다. 제1 패드(140_5)는 데이터 마스크 반전 패드일 수 있다.
제1 컨택(210_5)에 인접한 제1 컨택(210_6)은 제1 클럭 신호(WCK1)를 수신하는 클럭 수신기(220_6)에 연결된다. 제1 패드(140_6)는 클럭 패드일 수 있다. 제1 클럭 신호(WCK1)는 반도체 메모리(100)에 데이터를 저장할 때에 또는 반도체 메모리(100)로부터 데이터를 읽을 때에 토글할 수 있다.
제2 컨택들(210_7~210_12) 중에서 제1방향으로 마지막에 위치한 제2 컨택(210_7)은 데이터 스트로브 반전 신호(/RDQS)를 출력하는 데이터 스트로브 반전 신호 생성기(220_7)에 연결된다. 제2 패드(140_7)는 데이터 스트로브 반전 패드일 수 있다. 데이터 스트로브 반전 신호(/RDQS)는 반도체 메모리(100)로부터 데이터를 읽을 때에 토글하는 읽기 데이터 스트로브 신호일 수 있다.
제2 컨택(210_7)에 인접한 제2 컨택(210_8)은 데이터 스트로브 신호(RDQS)를 출력하는 데이터 스트로브 신호 생성기(220_8)에 연결된다. 제2 패드(140_8)는 데이터 스트로브 패드일 수 있다. 데이터 스트로브 신호(RDQS)는 반도체 메모리(100)로부터 데이터를 읽을 때에 토글하는 읽기 데이터 스트로브 신호일 수 있다. 데이터 스트로브 신호(RDQS)는 데이터 스트로브 반전 신호(/RDQS)의 상보 신호일 수 있다.
제2 컨택(210_8)에 인접한 제2 컨택(210_9)은 제5 데이터 신호(DQ4)를 출력하는 제5 쓰기 드라이버(220_9W) 및 제5 데이터 신호(DQ4)를 수신하는 제5 수신기(220_9R)에 연결된다. 제2 패드(140_9)는 제5 데이터 패드일 수 있다. 제2 컨택(210_9)에 인접한 제2 컨택(210_10)은 제6 데이터 신호(DQ5)를 출력하는 제6 쓰기 드라이버(220_10W) 및 제6 데이터 신호(DQ5)를 수신하는 제6 수신기(220_10R)에 연결된다. 제2 패드(140_10)는 제6 데이터 패드일 수 있다.
제2 컨택(210_10)에 인접한 제2 컨택(210_11)은 제7 데이터 신호(DQ6)를 출력하는 제7 쓰기 드라이버(220_11W) 및 제7 데이터 신호(DQ6)를 수신하는 제7 수신기(220_11R)에 연결된다. 제2 패드(140_11)는 제7 데이터 패드일 수 있다. 제2 컨택(210_11)에 인접한 제2 컨택(210_12)은 제8 데이터 신호(DQ7)를 출력하는 제8 쓰기 드라이버(220_12W) 및 제8 데이터 신호(DQ7)를 수신하는 제8 수신기(220_12R)에 연결된다. 제2 패드(140_12)는 제8 데이터 패드일 수 있다.
클럭 수신기(220_6)는 수신된 제1 클럭 신호(WCK1)를 데이터 스트로브 반전 신호 생성기(220_7), 및 제1 증폭기(230)로 출력할 수 있다. 데이터 스트로브 반전 신호 생성기(220_7)는 제1 클럭 신호(WCK1)에 동기되어 데이터 스트로브 반전 신호(/RDQS)를 생성하고 출력할 수 있다.
제1 증폭기(230)는 제1 클럭 신호(WCK1)를 증폭하여 제2 클럭 신호(WCK2)로 출력할 수 있다. 예를 들어, 제1 증폭기(230)는 제1 클럭 신호(WCK1)의 세기, 타이밍 또는 파형을 복원하는 리피터(repeater)일 수 있다. 제1 증폭기(230)는 제2 클럭 신호(WCK2)를 데이터 마스크 쓰기 드라이버(220_5W), 데이터 마스크 수신기(220_5R), 데이터 스트로브 신호 생성기(220_8), 그리고 제2 증폭기(240)로 출력할 수 있다.
데이터 마스크 쓰기 드라이버(220_5W)는 제2 클럭 신호(WCK2)에 동기되어 데이터 마스크 반전 신호(DMI)를 출력할 수 있다. 데이터 마스크 수신기(220_5R)는 제2 클럭 신호(WCK2)에 동기되어 데이터 마스크 반전 신호(DMI)를 수신할 수 있다. 데이터 스트로브 신호 생성기(220_8)는 제2 클럭 신호(WCK2)에 동기되어 데이터 스트로브 신호(RDQS)를 생성하고 출력할 수 있다.
제2 증폭기(240)는 제2 클럭 신호(WCK2)를 증폭하여 제3 클럭 신호(WCK3)로 출력할 수 있다. 예를 들어, 제2 증폭기(240)는 제2 클럭 신호(WCK2)의 세기, 타이밍 또는 파형을 복원하는 리피터(repeater)일 수 있다. 제2 증폭기(240)는 제3 클럭 신호(WCK3)를 제4 및 제5 쓰기 드라이버들(220_4W, 220_9W), 제4 및 제5 수신기들(220_4R, 220_9R), 그리고 제3 증폭기(250)로 출력할 수 있다.
제4 및 제5 쓰기 드라이버들(220_4W, 220_9W)은 제3 클럭 신호(WCK3)에 동기되어 제4 및 제5 데이터 신호들(DQ3, DQ4)을 각각 출력할 수 있다. 제4 및 제5 수신기들(220_4R, 220_9R)은 제3 클럭 신호(WCK3)에 동기되어 제4 및 제5 데이터 신호들(DQ3, DQ4)을 각각 출력할 수 있다.
제3 증폭기(250)는 제3 클럭 신호(WCK3)를 증폭하여 제4 클럭 신호(WCK4)로 출력할 수 있다. 예를 들어, 제3 증폭기(250)는 제3 클럭 신호(WCK3)의 세기, 타이밍 또는 파형을 복원하는 리피터(repeater)일 수 있다. 제3 증폭기(250)는 제4 클럭 신호(WCK4)를 제3 및 제6 쓰기 드라이버들(220_3W, 220_10W), 제3 및 제6 수신기들(220_3R, 220_10R), 그리고 제4 증폭기(260)로 출력할 수 있다.
제3 및 제6 쓰기 드라이버들(220_3W, 220_10W)은 제4 클럭 신호(WCK4)에 동기되어 제3 및 제6 데이터 신호들(DQ2, DQ5)을 각각 출력할 수 있다. 제3 및 제6 수신기들(220_3R, 220_10R)은 제4 클럭 신호(WCK4)에 동기되어 제3 및 제6 데이터 신호들(DQ2, DQ5)을 각각 출력할 수 있다.
제4 증폭기(260)는 제4 클럭 신호(WCK4)를 증폭하여 제5 클럭 신호(WCK5)로 출력할 수 있다. 예를 들어, 제4 증폭기(260)는 제4 클럭 신호(WCK4)의 세기, 타이밍 또는 파형을 복원하는 리피터(repeater)일 수 있다. 제4 증폭기(260)는 제5 클럭 신호(WCK5)를 제2 및 제7 쓰기 드라이버들(220_2W, 220_11W), 제2 및 제7 수신기들(220_2R, 220_11R), 그리고 제5 증폭기(270)로 출력할 수 있다.
제2 및 제7 쓰기 드라이버들(220_2W, 220_11W)은 제5 클럭 신호(WCK5)에 동기되어 제2 및 제7 데이터 신호들(DQ1, DQ6)을 각각 출력할 수 있다. 제2 및 제7 수신기들(220_2R, 220_11R)은 제5 클럭 신호(WCK5)에 동기되어 제2 및 제7 데이터 신호들(DQ1, DQ6)을 각각 출력할 수 있다.
제5 증폭기(270)는 제5 클럭 신호(WCK5)를 증폭하여 제6 클럭 신호(WCK6)로 출력할 수 있다. 예를 들어, 제5 증폭기(270)는 제5 클럭 신호(WCK5)의 세기, 타이밍 또는 파형을 복원하는 리피터(repeater)일 수 있다. 제5 증폭기(270)는 제6 클럭 신호(WCK6)를 제1 및 제8 쓰기 드라이버들(220_1W, 220_12W), 그리고 제1 및 제8 수신기들(220_1R, 220_12R)로 출력할 수 있다.
제1 및 제8 쓰기 드라이버들(220_1W, 220_12W)은 제6 클럭 신호(WCK6)에 동기되어 제1 및 제8 데이터 신호들(DQ0, DQ7)을 각각 출력할 수 있다. 제1 및 제8 수신기들(220_1R, 220_12R)은 제6 클럭 신호(WCK6)에 동기되어 제1 및 제8 데이터 신호들(DQ0, DQ7)을 각각 출력할 수 있다.
도 3에 도시된 바와 같이, 클럭 신호(WCK1 내지 WCK6 중 하나)에 동기되는 구성 요소들 및 그와 연관된 구성 요소들이 두 개의 열들로 평행하게 배치되면, 클럭 수신기(220_6)에서 출력된 제1 클럭 신호(WCK1) 또는 하나의 증폭기(230 또는 240)에서 증폭된 클럭 신호(WCK2 또는 WCK3)가 두 개의 열들의 구성 요소들에서 공유될 수 있다.
따라서, 본 발명에 따르면, 클럭 신호들에 동기되는 구성 요소들 및 그와 연관된 구성 요소들이 하나의 열로 배치될 때와 비교하여, 클럭 신호(WCK1 또는 WCK2)의 증폭기들의 수가 감소된다. 즉, 반도체 메모리(100)의 제조 비용이 감소한다.
클럭 신호(WCK1, WCK2 또는 WCK3)가 인접한 구성 요소들에서 공유되면, 클럭 신호를 전달하는 신호선의 전체 길이가 감소된다. 클럭 신호의 신호선의 전체 길이가 감소하면, 클럭 신호의 소비 전력이 감소한다. 즉, 반도체 메모리(100)의 소비 전력이 감소한다.
도 2의 패드들(150_1~150_12)에 대응하는 구성 요소들은 도 3에 도시된 것과 대칭인 구조를 가질 수 있다. 패드들(150_1~150_12)과 연관된 구성 요소들에 대한 중복되는 설명은 생략된다.
도 4는 반도체 메모리(100)의 다이의 내부에서 제1 및 제2 패드들(140_1~140_12)과 연결되는 구성 요소들의 다른 예를 보여준다. 예시적으로, 도 2의 제1 및 제2 패드들(140_1~140_12)에 대응하는 데이터 입력 및 출력단(200)의 구성 요소들이 도 3에 도시된다.
도 1, 도 2 및 도 4를 참조하면, 제1방향을 따라 제1 컨택들(210_1~210_6)이 배치되고, 그리고 제1방향을 따라 제1 컨택들(210_1~210_6)에 평행하게 제2 컨택들(210_7~210_12)이 배치된다.
제1 컨택들(210_1~210_6)과 제2 컨택들(210_7~210_12)은 서로 마주보게 배치될 수 있다. 제1 컨택들(210_1~210_6)과 제2 컨택들(210_7~210_12)은 제1방향 및 제2방향에 수직한 제3 방향을 따라 신장되어 제1 패드들(140_1~140_6) 및 제2 패드들(140_7~140_12)에 각각 연결될 수 있다.
도 3을 참조하여 설명된 바와 같이, 제1 컨택들(210_1~210_4)과 연관되어, 제1 쓰기 드라이버(220_1W) 및 제1 수신기(220_1R), 제2 쓰기 드라이버(220_2W) 및 제2 수신기(220_2R), 제3 쓰기 드라이버(220_3W) 및 제3 수신기(220_3R), 제4 쓰기 드라이버(220_4W) 및 제4 수신기(220_4R)가 각각 배치될 수 있다. 제1 컨택들(210_5, 210_6)과 연관되어, 데이터 마스크 쓰기 드라이버(220_5W) 및 데이터 마스크 수신기(220_5R), 그리고 클럭 수신기(220_6)가 배치될 수 있다.
제2 컨택들(210_7, 210_8)과 연관되어, 데이터 스트로브 반전 신호 생성기(220_7) 및 데이터 스트로브 신호 생성기(220_8)가 배치될 수 있다. 제2 컨택들(210_9~210_12)과 연관되어, 제5 쓰기 드라이버(220_9W) 및 제5 수신기(220_9R), 제6 쓰기 드라이버(220_10W) 및 제6 수신기(220_10R), 제7 쓰기 드라이버(220_11W) 및 제7 수신기(220_11R), 그리고 제8 쓰기 드라이버(220_12W) 및 제8 수신기(220_12R)가 각각 배치될 수 있다.
제1 및 제2 증폭기들(230, 240)이 배치될 수 있다. 도 3과 비교하여, 증폭기들의 수가 감소될 수 있다. 도 3과 비교하여, 더 많은 인접한 구성 요소들이 클럭 신호(WCK1, WCK2 또는 WCK3)를 공유할 수 있다.
데이터 마스크 쓰기 드라이버(220_5W)는 제1 클럭 신호(WCK1)에 동기되어 데이터 마스크 반전 신호(DMI)를 출력할 수 있다. 데이터 마스크 수신기(220_5R)는 제1 클럭 신호(WCK1)에 동기되어 데이터 마스크 반전 신호(DMI)를 수신할 수 있다. 데이터 스트로브 반전 신호 생성기(220_7)는 제1 클럭 신호(WCK1)에 동기되어 데이터 스트로브 반전 신호(/RDQS)를 생성하고 출력할 수 있다.
데이터 스트로브 신호 생성기(220_8)는 제1 클럭 신호(WCK1)에 동기되어 데이터 스트로브 신호(RDQS)를 생성하고 출력할 수 있다. 제1 증폭기(230)는 제1 클럭 신호(WCK1)를 증폭하여 제2 클럭 신호(WCK2)로 출력할 수 있다. 예를 들어, 제1 증폭기(230)는 제1 클럭 신호(WCK1)의 세기, 타이밍 또는 파형을 복원하는 리피터(repeater)일 수 있다.
제1 증폭기(230)는 제2 클럭 신호(WCK2)를 제3 내지 제6 쓰기 드라이버들(220_3W, 220_4W, 220_9W, 220_10W), 제3 내지 제6 수신기들(220_3R, 220_4R, 220_9R, 220_10R), 그리고 제2 증폭기(240)로 출력할 수 있다. 제3 내지 제6 쓰기 드라이버들(220_3W, 220_4W, 220_9W, 220_10W)은 제2 클럭 신호(WCK2)에 동기되어 제3 내지 제6 데이터 신호들(DQ2~DQ5)을 각각 출력할 수 있다.
제3 내지 제6 수신기들(220_3R, 220_4R, 220_9R, 220_10R)은 제2 클럭 신호(WCK2)에 동기되어 제3 내지 제6 데이터 신호들(DQ2~DQ5)을 각각 수신할 수 있다. 제2 증폭기(240)는 제2 클럭 신호(WCK2)를 증폭하여 제3 클럭 신호(WCK3)로 출력할 수 있다. 예를 들어, 제2 증폭기(240)는 제2 클럭 신호(WCK2)의 세기, 타이밍 또는 파형을 복원하는 리피터(repeater)일 수 있다.
제2 증폭기(240)는 제3 클럭 신호(WCK3)를 제1, 제2, 제7 및 제8 쓰기 드라이버들(220_1W, 220_2W, 220_11W, 220_12W), 그리고 제1, 제2, 제7 및 제8 수신기들(220_1R, 220_2R, 220_11R, 220_12R)에 출력할 수 있다. 제1, 제2, 제7 및 제8 쓰기 드라이버들(220_1W, 220_2W, 220_11W, 220_12W)은 제3 클럭 신호(WCK3)에 동기되어 제1, 제2, 제7 및 제8 데이터 신호들(DQ0, DQ1, DQ6, DQ7)을 각각 출력할 수 있다.
제1, 제2, 제7 및 제8 수신기들(220_1R, 220_2R, 220_11R, 220_12R)은 제3 클럭 신호(WCK3)에 동기되어 제1, 제2, 제7 및 제8 데이터 신호들(DQ0, DQ1, DQ6, DQ7)을 각각 수신할 수 있다. 예시적으로, 출력은 반도체 메모리(100)로부터 외부 장치로 신호가 전송되는 것을 의미하고, 수신은 반도체 메모리(100)가 외부 장치로부터 신호를 수신하는 것을 의미할 수 있다.
도 4에 도시된 바와 같이, 클럭 신호(WCK1, WCK2 또는 WCK3)에 동기되는 구성 요소들 및 그와 연관된 구성 요소들이 두 개의 열들로 평행하게 배치되면, 클럭 수신기(220_6)에서 출력된 제1 클럭 신호(WCK1) 또는 하나의 증폭기(230 또는 240)에서 증폭된 클럭 신호(WCK2 또는 WCK3)가 인접한 구성 요소들에서 공유될 수 있다.
따라서, 본 발명에 따르면, 클럭 신호들에 동기되는 구성 요소들 및 그와 연관된 구성 요소들이 하나의 열로 배치될 때와 비교하여, 클럭 신호(WCK1 또는 WCK2)의 증폭기들의 수가 감소된다. 즉, 반도체 메모리(100)의 제조 비용이 감소한다.
클럭 신호(WCK1, WCK2 또는 WCK3)가 인접한 구성 요소들에서 공유되면, 클럭 신호를 전달하는 신호선의 전체 길이가 감소된다. 클럭 신호의 신호선의 전체 길이가 감소하면, 클럭 신호의 소비 전력이 감소한다. 즉, 반도체 메모리(100)의 소비 전력이 감소한다.
도 2의 패드들(150_1~150_12)에 대응하는 구성 요소들은 도 4에 도시된 것과 대칭인 구조를 가질 수 있다. 패드들(150_1~150_12)과 연관된 구성 요소들에 대한 중복되는 설명은 생략된다.
도 5는 도 2 내지 도 4의 제1 및 제2 패드들(140_1~140_12), 그리고 제1 및 제2 컨택들(210_1~210_12)과 연결된 반도체 메모리 코어(300)를 포함하는 반도체 메모리(100)의 예를 보여준다. 도 2 내지 도 5를 참조하면, 반도체 메모리 코어(300)는 메모리 셀 어레이(310), 행 디코더(320), 쓰기 드라이버 및 감지 증폭기(330), 버퍼(340), 그리고 제어 로직(350)을 포함한다.
메모리 셀 어레이(310)는 행들 및 열들로 배열된 메모리 셀들을 포함한다. 메모리 셀들의 행들은 워드 라인들(WL)에 연결되고, 메모리 셀들의 열들은 비트 라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(310)는 동적 랜덤 액세스 메모리(DRAM) 셀들, 상 변화 랜덤 액세스 메모리(PRAM) 셀들, 자기 랜덤 액세스 메모리 셀들(MRAM), 강유전체 랜덤 액세스 메모리(FRAM) 셀들, 또는 저항성 랜덤 액세스 메모리(RRAM) 셀들을 포함할 수 있다.
행 디코더(320)는 워드 라인들(WL)을 통해 메모리 셀 어레이(310)에 연결된다. 행 디코더(320)는 제어 로직(350)으로부터 수신되는 어드레스에 따라, 워드 라인들에 전압들을 인가할 수 있다. 쓰기 드라이버 및 감지 증폭기(330)는 비트 라인들(BL)을 통해 메모리 셀 어레이(310)에 연결된다.
쓰기 드라이버 및 감지 증폭기(330)는 제어 로직(350)으로부터 수신되는 어드레스에 따라 비트 라인들(BL)에 전압들을 인가하거나 또는 비트 라인들(BL)의 전압들을 샘플링할 수 있다. 쓰기 드라이버 및 감지 증폭기(330)는 버퍼(340)와 데이터를 통신할 수 있다.
쓰기 드라이버 및 감지 증폭기(330)는 버퍼(340)로부터 전달되는 데이터에 따라 비트 라인들(BL)의 전압들을 조절함으로써, 버퍼(340)로부터 전달되는 데이터를 메모리 셀 어레이(310)의 메모리 셀들에 저장할 수 있다. 쓰기 드라이버 및 감지 증폭기(330)는 비트 라인들(BL)의 전압들을 샘플링함으로써 메모리 셀 어레이(310)의 메모리 셀들로부터 데이터을 읽고, 읽혀진 데이터를 버퍼(340)로 전달할 수 있다.
버퍼(340)는 데이터 입력 및 출력단(200)에 연결될 수 있다. 제어 로직(350)은 행 디코더(320), 쓰기 드라이버 및 감지 증폭기(330), 그리고 버퍼(340)를 제어할 수 있다. 제어 로직(350)은 데이터 입력 및 출력단(200)과 분리된 별도의 패드들 및 배선들을 통해 제어 신호들, 커맨드 및 어드레스를 수신할 수 있다. 도면이 복잡해지는 것을 방지하기 위하여, 제어 로직(350)과 연관된 패드들 및 배선들은 생략된다.
데이터 입력 및 출력단(200)은 제1 내지 제4 데이터 블록들(220_1~220_4), 데이터 마스크 블록(220_5), 클럭 수신기(220_6), 데이터 스트로브 반전 신호 생성기(220_7), 데이터 스트로브 신호 생성기(220_8), 그리고 제5 내지 제8 데이터 블록들(220_9~220_12)을 포함한다.
제1 데이터 블록(220_1)은 제1 컨택(210_1)을 통해 제1 패드(140_1)에 연결되고, 반도체 메모리 코어(300)의 버퍼(340)와 연결된다. 제1 데이터 블록(220_1)은 클럭 신호(WCK)에 동기되어 제1 패드(140_1)를 통해 수신된 제1 데이터 신호(DQ0)를 버퍼(340)로 전달하고, 버퍼(340)로부터 수신되는 제1 데이터 신호(DQ0)를 클럭 신호(WCK)에 동기되어 제1 패드(140_1)로 출력할 수 있다. 제1 데이터 블록(220_1)은 제1 쓰기 드라이버(220_1W) 및 제1 수신기(220_1R)를 포함할 수 있다.
제2 내지 제4 데이터 블록들(220_2~220_4)은 제1 컨택들(210_2~210_4)을 통해 제1 패드들(140_2~140_4)에 각각 연결되고, 반도체 메모리 코어(300)의 버퍼(340)와 연결된다. 제2 내지 제4 데이터 블록들(220_2~220_4)은 클럭 신호(WCK)에 동기되어 제1 패드들(140_2~140_4)을 통해 수신된 제2 내지 제4 데이터 신호들(DQ1~DQ3)을 각각 버퍼(340)로 전달할 수 있다.
제2 내지 제4 데이터 블록들(220_2~220_4)은 버퍼(340)로부터 수신되는 제2 내지 제4 데이터 신호들(DQ1~DQ3)을 클럭 신호(WCK)에 동기되어 각각 제1 패드들(140_2~140_4)로 출력할 수 있다. 제2 내지 제4 데이터 블록들(220_2~220_4)은 제2 내지 제4 쓰기 드라이버들(220_2W~220_4W) 및 제2 내지 제4 수신기들(220_2R~220_4R)을 각각 포함할 수 있다.
데이터 마스크 블록(220_5)은 제1 컨택(210_5)을 통해 제1 패드(140_5)에 연결되고, 반도체 메모리 코어(300)의 버퍼(340)와 연결된다. 데이터 마스크 블록(220_5)은 클럭 신호(WCK)에 동기되어 제1 패드(140_5)를 통해 수신된 데이터 마스크 반전 신호(DMI)를 버퍼(340)로 전달하고, 버퍼(340)로부터 수신되는 데이터 마스크 반전 신호(DMI)를 클럭 신호(WCK)에 동기되어 제1 패드(140_5)로 출력할 수 있다. 데이터 마스크 블록(220_5)은 데이터 마스크 쓰기 드라이버(220_5W) 및 데이터 마스크 수신기(220_5R)를 포함할 수 있다.
클럭 수신기(220_6)는 제1 컨택(210_6)을 통해 제1 패드(140_6)에 연결된다. 클럭 수신기(220_6)는 제1 패드(140_6)를 통해 수신된 클럭 신호(WCK)를 제1 내지 제4 데이터 블록들(220_1~220_4), 데이터 마스크 블록(220_5), 데이터 스트로브 반전 신호 생성기(220_7), 데이터 스트로브 신호 생성기(220_8), 그리고 제5 내지 제8 데이터 블록들(220_9~220_12)에 전달할 수 있다.
클럭 신호(WCK)가 전달되는 경로는 굵은 선으로 도시되어 있다. 도면이 복잡해지는 것을 방지하기 위하여, 제1 및 제2 증폭기들(230, 240)은 도 4에서 생략된다. 도 4에서, 클럭 신호(WCK)는 제1 내지 제3 클럭 신호들(WCK1~WCK3) 중 하나를 가리키는 것으로 해석된다.
데이터 스트로브 반전 신호 생성기(220_7)는 제2 컨택(210_7)을 통해 제2 패드(140_7)에 연결된다. 데이터 스트로브 반전 신호 생성기(220_7)는 클럭 수신기(220_6)로부터 수신되는 클럭 신호(WCK)에 동기되어 데이터 스트로브 반전 신호(/RDQS)를 생성할 수 있다. 데이터 읽기 시에, 데이터 스트로브 반전 신호 생성기(220_7)는 제2 패드(140_7)를 통해 데이터 스트로브 반전 신호(/RDQS)를 출력할 수 잇다.
데이터 스트로브 신호 생성기(220_8)는 제2 컨택(210_8)을 통해 제2 패드(140_8)에 연결된다. 데이터 스트로브 신호 생성기(220_8)는 클럭 수신기(220_6)로부터 수신되는 클럭 신호(WCK)에 동기되어 데이터 스트로브 신호(RDQS)를 생성할 수 있다. 데이터 읽기 시에, 데이터 스트로브 신호 생성기(220_8)는 제2 패드(140_8)를 통해 데이터 스트로브 신호(RDQS)를 출력할 수 잇다.
제5 내지 제8 데이터 블록들(220_9~220_12)은 버퍼(340)로부터 수신되는 제5 내지 제8 데이터 신호들(DQ4~DQ7)을 클럭 신호(WCK)에 동기되어 각각 제2 패드들(140_9~140_12)로 출력할 수 있다. 제5 내지 제8 데이터 블록들(220_9~220_12)은 클럭 신호(WCK)에 동기되어 제2 패드들(140_9~140_12)을 통해 수신되는 제5 내지 제8 데이터 신호들(DQ4~DQ7)을 각각 버퍼(340)로 전달할 수 있다. 제5 내지 제8 데이터 블록들(220_9~220_12)은 제5 내지 제8 쓰기 드라이버들(220_9W~220_12W) 및 제5 내지 제8 수신기들(220_9R~220_12R)을 각각 포함할 수 있다.
도 6은 도 3의 데이터 입력 및 출력단(200)의 응용 예를 보여준다. 도 3의 데이터 입력 및 출력단(200)과 비교하면, 도 6의 데이터 입력 및 출력단(200a)에서 제2 컨택(210_8)은 데이터 스트로브 신호 생성기(220_8) 및 패리티 데이터 수신기(220_8R)에 연결된다.
패리티 데이터 수신기(220_R)는 쓰기 동작 시에 제2 클럭 신호(WCK2)에 동기되어 제2 패드(140_8)를 통해 쓰기 패리티 데이터(PARW)를 수신할 수 있다. 데이터 스트로브 신호 생성기(220_8)는 읽기 동작 시에 제2 클럭 신호(WCK2)에 응답하여 제2 패드(140_8)를 통해 데이터 스트로브 신호(RDQS)를 출력할 수 있다.
읽기 동작 시에, 데이터 마스크 쓰기 드라이버(220_5W)는 제2 클럭 신호(WCK2)에 동기되어 읽기 패리티 데이터(PARR)를 제1 패드(140_5)를 통해 출력할 수 있다. 쓰기 동작 시에, 데이터 마스크 수신기(220_5R)는 제2 클럭 신호(WCK2)에 동기되어 제1 패드(140_5)를 통해 데이터 마스크 반전 신호(DMI)를 수신할 수 있다.
도 7은 도 4의 데이터 입력 및 출력단(200)의 응용 예를 보여준다. 도 4의 데이터 입력 및 출력단(200)과 비교하면, 도 7의 데이터 입력 및 출력단(200a)에서 제2 컨택(210_8)은 데이터 스트로브 신호 생성기(220_8) 및 패리티 데이터 수신기(220_8R)에 연결된다.
패리티 데이터 수신기(220_R)는 쓰기 동작 시에 제1 클럭 신호(WCK1)에 동기되어 제2 패드(140_8)를 통해 쓰기 패리티 데이터(PARW)를 수신할 수 있다. 데이터 스트로브 신호 생성기(220_8)는 읽기 동작 시에 제1 클럭 신호(WCK1)에 응답하여 제2 패드(140_8)를 통해 데이터 스트로브 신호(RDQS)를 출력할 수 있다.
읽기 동작 시에, 데이터 마스크 쓰기 드라이버(220_5W)는 제1 클럭 신호(WCK1)에 동기되어 읽기 패리티 데이터(PARR)를 제1 패드(140_5)를 통해 출력할 수 있다. 쓰기 동작 시에, 데이터 마스크 수신기(220_5R)는 제1 클럭 신호(WCK1)에 동기되어 제1 패드(140_5)를 통해 데이터 마스크 반전 신호(DMI)를 수신할 수 있다.
도 8은 도 5의 반도체 메모리(100)의 응용 예를 보여준다. 도 5의 반도체 메모리(100)와 비교하면, 도 8의 반도체 메모리(100a)의 메모리 코어(300)는 링크 에러 정정기(360)를 더 포함한다. 링크 에러 정정기(360)는 버퍼(340) 그리고 쓰기 드라이버 및 감지 증폭기(330) 사이에 연결될 수 있다.
데이터 마스크 블록(220_5)은 제1 컨택(210_5)을 통해 제1 패드(140_5)에 연결되고, 반도체 메모리 코어(300)의 버퍼(340)와 연결된다. 데이터 마스크 블록(220_5)은 클럭 신호(WCK)에 동기되어 제1 패드(140_5)를 통해 수신된 데이터 마스크 반전 신호(DMI)를 버퍼(340)로 전달하고, 버퍼(340)로부터 수신되는 읽기 패리티 데이터(PARR)를 클럭 신호(WCK)에 동기되어 제1 패드(140_5)로 출력할 수 있다.
데이터 스트로브 및 패리티 블록(220_8a)은 제2 컨택(210_8)을 통해 제2 패드(140_8)에 연결된다. 데이터 스트로브 및 패리티 블록(220_8a)은 데이터 스트로브 신호 생성기(220_8) 및 패리티 데이터 수신기(220_8R)를 포함할 수 있다. 데이터 스트로브 신호 생성기(220_8)는 클럭 수신기(220_6)로부터 수신되는 클럭 신호(WCK)에 동기되어 데이터 스트로브 신호(RDQS)를 생성할 수 있다.
데이터 읽기 시에, 데이터 스트로브 신호 생성기(220_8)는 제2 패드(140_8)를 통해 데이터 스트로브 신호(RDQS)를 출력할 수 있다. 데이터 쓰기 시에, 패리티 데이터 수신기(220_8R)는 클럭 신호(WCK)에 동기되어 제2 패드(140_8)로부터 쓰기 패리티 데이터(PARW)를 수신할 수 있다. 패리티 데이터 수신기(220_8R)는 쓰기 패리티 데이터(PARW)를 버퍼(340)로 전달할 수 있다.
버퍼(340)는 제1 내지 제8 데이터 신호들(DQ0~DQ7), 데이터 마스크 반전 신호(DMI), 그리고 쓰기 패리티 데이터(PARW)를 링크 에러 정정기(360)로 전달할 수 있다. 버퍼(340)는 제1 내지 제8 데이터 신호들(DQ0~DQ7), 그리고 읽기 패리티 데이터(PARR)를 링크 에러 정정기(360)로부터 수신할 수 있다.
데이터 쓰기 시에, 링크 에러 정정기(360)는 제1 내지 제8 데이터 신호들(DQ0~DQ7) 및 쓰기 패리티 데이터(PARW)에 기반하여 제1 내지 제8 데이터 신호들(DQ0~DQ7)에 대해 에러 정정 디코딩을 수행할 수 있다. 예를 들어, 링크 에러 정정기(360)는 쓰기 패리티 데이터(PARW)를 이용하여 제1 내지 제8 데이터 신호들(DQ0~DQ7)의 에러를 검출하고 정정할 수 있다. 링크 에러 정정기(360)는 에러가 정정된 제1 내지 제8 데이터 신호들(DQ0~DQ7)을 쓰기 드라이버 및 감지 증폭기(330)로 전달할 수 있다.
데이터 읽기 시에, 링크 에러 정정기(360)는 쓰기 드라이버 및 감지 증폭기(330)로부터 수신되는 제1 내지 제8 데이터 신호들(DQ0~DQ7)에 대해 에러 정정 인코딩을 수행할 수 있다. 예를 들어, 링크 에러 정정기(360)는 제1 내지 제8 데이터 신호들(DQ0~DQ7)에 기반하여 읽기 패리티 데이터(PARR)를 생성할 수 있다. 링크 에러 정정기(360)는 제1 내지 제8 데이터 신호들(DQ0~DQ7)과 읽기 패리티 데이터(PARR)를 버퍼(340)로 전달할 수 있다.
도 9는 반도체 메모리(100b)의 후단부의 다른 예를 보여준다. 도 9를 비교하면, 도 2와 비교하면, 제1 및 제2 배선들(160_1~160_12)은 평행하게 배치된 제1 및 제2 패드들(140_1~140_12)로부터 동일한 방향으로 신장되어 제3 및 제4 패드들(120_1~120_12)과 연결될 수 있다.
반도체 메모리(100b)의 후단부에 제1방향을 따라 제1 패드들(140_1~140_6)이 배치된다. 반도체 메모리(100b)의 후단부에 제1방향을 따라 제1 패드들(140_1~140_6)에 평행하게 제2 패드들(140_7~140_12)이 배치된다. 제1 패드들(140_1~140_6)과 제2 패드들(140_7~140_12)은 서로 마주보게 배치될 수 있다.
반도체 메모리(100b)의 후단부의 제1방향의 측면에, 제2방향을 따라 제3 패드들(120_1~120_6) 및 제4 패드들(120_7~120_12)이 배치된다. 제3 패드들(120_1~120_6)은 제1 패드들(140_1~140_6)과 제1 배선들(160_1~160_6)을 통해 각각 연결될 수 있다. 제4 패드들(120_7~120_12)은 제2 패드들(140_7~140_12)과 제2 배선들(160_7~160_12)을 통해 각각 연결될 수 있다.
제1 배선들(160_1~160_6)은 제1 패드들(140_1~140_6)로부터 제2방향을 따라 신장되고, 제1방향과 제2방향 사이의 방향을 따라 사선으로 신장되고, 그리고 제1방향을 따라 신장되어 제3 패드들(120_1~120_6)과 연결(또는 결합)될 수 있다.
제2 배선들(160_7~160_12)은 제2 패드들(140_7~140_12)로부터 제2방향을 따라 신장되고, 제2방향과 제1방향의 반대 방향 사이의 방향을 따라 사선으로 신장되고, 제2 방향을 따라 신장되고, 제1 방향과 제2 방향 사이의 방향을 따라 사선으로 신장되고, 그리고 제1방향을 따라 신장되어 제4 패드들(120_7~120_12)과 연결(또는 결합)될 수 있다.
도 9에 도시된 바와 같이 제1 및 제2 패드들(140_1~140_12)로부터 동일한 방향으로 제1 및 제2 배선들(160_1~160_12)이 신장되되, 제2 패드들(140_7~140_12)로부터 신장되는 제2 배선들(160_7~160_12)이 제1 패드들(140_1~140_6) 사이를 통과하면, 배선들이 동일한 방향으로 평행하게 신장될 때와 비교하여 배선들의 전체 길이가 감소된다. 따라서, 반도체 메모리(100b)의 소비 전력이 감소되고, 신호 무결성(SI, Signal Integrity)이 향상된다.
반도체 메모리(100b)의 제1방향의 반대 방향의 측면에, 패드들(130_1~130_12, 150_1~150_12) 및 배선들(170_1~170_12)이 배치될 수 있다. 패드들(130_1~130_12, 150_1~150_12) 및 배선들(170_1~170_12)은 제1 및 제2 패드들(140_1~140_12), 제1 및 제2 배선들(160_1~160_12), 그리고 제3 및 제4 패드들(120_1~120_12)과 대칭인 구조를 가질 수 있다.
패드들(130_1~130_12, 150_1~150_12) 및 배선들(170_1~170_12)은 위에서 설명된 것과 같이 전력 소비를 줄이고 그리고 신호 무결성을 향상할 수 있다. 패드들(130_1~130_12, 150_1~150_12) 및 배선들(170_1~170_12)에 대한 중복되는 설명은 생략된다.
도 10은 도 9의 반도체 메모리(100c)의 후단부의 응용 예를 보여준다. 도 10을 참조하면, 반도체 메모리(100c)의 후단부의 제1방향의 측면에, 도 9를 참조하여 설명된 바와 같이 제1 및 제2 패드들(140_1~140_12), 제1 및 제2 배선들(160_1~160_12), 그리고 제3 및 제4 패드들(120_1~120_12)이 배치될 수 있다.
반도체 메모리(100c)의 후단부의 제1방향의 반대 방향의 측면에, 도 2를 참조하여 설명된 바와 같이 패드들(130_1~130_12, 150_1~150_12) 및 배선들(170_1~170_12)이 배치될 수 있다. 즉, 후단부(100c)의 일 측면에서, 배선들(160_1~160_12)은 평행하게 배치된 패드들(140_1~140_12)로부터 동일한 방향으로 신장될 수 있다. 후단부(100c)의 다른 일 측면에서, 배선들(170_1~170_12)은 평행하게 배치된 패드들(150_1~150_15)로부터 서로 다른 방향들로 신장될 수 있다.
도 11은 반도체 메모리(100d)의 후단부의 다른 예를 보여준다. 도 2와 비교하면, 제1 및 제2 패드들(140_1~140_12)의 위치가 제2방향의 반대 방향으로 편향될 수 있다. 도 11을 참조하면, 반도체 메모리(100d)의 후단부에 제1방향을 따라 제1 패드들(140_1~140_6)이 배치된다. 반도체 메모리(100d)의 후단부에 제1방향을 따라 제1 패드들(140_1~140_6)에 평행하게 제2 패드들(140_7~140_12)이 배치된다. 제1 패드들(140_1~140_6)과 제2 패드들(140_7~140_12)은 서로 마주보게 배치될 수 있다.
반도체 메모리(100d)의 후단부의 제1방향의 측면에, 제2방향을 따라 제3 패드들(120_1~120_6) 및 제4 패드들(120_7~120_12)이 배치된다. 제3 패드들(120_1~120_6)은 제1 패드들(140_1~140_6)과 제1 배선들(160_1~160_6)을 통해 각각 연결될 수 있다.
제1 배선들(160_1~160_6)은 제1 패드들(140_1~140_6)로부터 제2방향을 따라 신장되고, 제1방향과 제2방향 사이의 방향을 따라 사선으로 신장되고, 그리고 제1방향을 따라 신장되어 제3 패드들(120_1~120_6)과 연결(또는 결합)될 수 있다.
제2 배선들(160_7~160_12) 중 일부 배선들(160_7~160_10)은 제2 패드들(140_7~140_12)로부터 제2방향의 반대 방향을 따라 신장되고, 제2방향의 반대 방향과 제1방향 사이의 방향을 따라 사선으로 신장되고, 그리고 제1방향을 따라 신장되고, 제1방향과 제2방향의 사이의 방향으로 사선으로 신장되고, 제2방향을 따라 신장되고, 제1방향과 제2방향의 사이의 방향으로 사선으로 신장되고, 그리고 제1방향을 따라 신장되어 대응하는 제4 패드들(120_7~120_10)과 연결(또는 결합)될 수 있다.
제2 배선들(160_7~160_12) 중 다른 일부 배선들(160_7~160_10)은 제2방향, 즉 제1 패드들(140_1~140_6) 또는 제2 패드들(140_7~140_12)이 배열되는 방향과 수직한 방향을 따라 신장되어 제1 패드들(140_1~140_6) 또는 제2 패드들(140_7~140_12)의 측면을 통과할 수 있다.
제2 배선들(160_7~160_12) 중 또 다른 일부 배선(160_11)은 제2 패드들(140_7~140_12)로부터 제2방향의 반대 방향을 따라 신장되고, 제2방향의 반대 방향과 제1방향 사이의 방향을 따라 사선으로 신장되고, 그리고 제1방향을 따라 신장되고, 제1방향과 제2방향의 사이의 방향으로 사선으로 신장되고, 그리고 제1방향을 따라 신장되어 대응하는 제4 패드(120_11)와 연결(또는 결합)될 수 있다.
제2 배선들(160_7~160_12) 중 다른 일부 배선(160_12)은 제2 패드들(140_7~140_12)로부터 제2방향의 반대 방향을 따라 신장되고, 제2방향의 반대 방향과 제1방향 사이의 방향을 따라 사선으로 신장되고, 그리고 제1방향을 따라 신장되어 제4 패드들(120_7~120_12)과 연결(또는 결합)될 수 있다.
도 11에 도시된 바와 같이 제1 및 제2 패드들(140_1~140_12), 제1 및 제2 배선들(160_1~160_12), 그리고 제3 및 제4 패드들(120_1~120_12)이 배치되면, 배선들이 동일한 방향으로 평행하게 신장될 때와 비교하여 배선들의 전체 길이가 감소된다. 따라서, 반도체 메모리(100d)의 소비 전력이 감소되고, 신호 무결성(SI, Signal Integrity)이 향상된다.
반도체 메모리(100d)의 제1방향의 반대 방향의 측면에, 패드들(130_1~130_12, 150_1~150_12) 및 배선들(170_1~170_12)이 배치될 수 있다. 패드들(130_1~130_12, 150_1~150_12) 및 배선들(170_1~170_12)은 제1 및 제2 패드들(140_1~140_12), 제1 및 제2 배선들(160_1~160_12), 그리고 제3 및 제4 패드들(120_1~120_12)과 대칭인 구조를 가질 수 있다.
패드들(130_1~130_12, 150_1~150_12) 및 배선들(170_1~170_12)은 위에서 설명된 것과 같이 전력 소비를 줄이고 그리고 신호 무결성을 향상할 수 있다. 패드들(130_1~130_12, 150_1~150_12) 및 배선들(170_1~170_12)에 대한 중복되는 설명은 생략된다. 예시적으로, 도 10에서, 패드들(130_1~130_12, 150_1~150_12) 및 배선들(170_1~170_12)은 도 11을 참조하여 설명된 것과 동일하게 배치될 수 있다.
도 12는 도 2의 반도체 메모리(100e)의 후단부의 응용 예를 보여준다. 도 12를 참조하면, 반도체 메모리(100e)의 후단부에서, 제1 패드들(140_1~140_6), 제1 배선들(160_1~160_6), 그리고 제3 패드들(120_1~120_6)은 제2 패드들(140_7~140_12), 제2 배선들(160_7~160_12), 그리고 제4 패드들(120_7~120_12)과 동일한 구조(또는 형태)로 배치될 수 있다.
즉, 제1 패드들(140_1~140_6), 제1 배선들(160_1~160_6), 그리고 제3 패드들(120_1~120_6)은 제2 패드들(140_7~140_12), 제2 배선들(160_7~160_12), 그리고 제4 패드들(120_7~120_12)이 제2방향을 따라 시프트(shift)된 형태로 배치될 수 있다.
도 12에 도시된 형태로 제1 및 제2 패드들(140_1~140_12), 제1 및 제2 배선들(160_1~160_12), 그리고 제3 및 제4 패드들(120_1~120_12)이 배치되면, 배선들이 동일한 방향으로 평행하게 신장될 때와 비교하여 배선들의 전체 길이가 감소된다. 따라서, 반도체 메모리(100e)의 소비 전력이 감소되고, 신호 무결성(SI, Signal Integrity)이 향상된다.
반도체 메모리(100e)의 제1방향의 반대 방향의 측면에, 패드들(130_1~130_12, 150_1~150_12) 및 배선들(170_1~170_12)이 배치될 수 있다. 패드들(130_1~130_12, 150_1~150_12) 및 배선들(170_1~170_12)은 제1 및 제2 패드들(140_1~140_12), 제1 및 제2 배선들(160_1~160_12), 그리고 제3 및 제4 패드들(120_1~120_12)과 대칭인 구조를 가질 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 반도체 메모리
140_1~140_6: 제1 패드들
140_7~140_12: 제2 패드들
120_1~120_6: 제3 패드들
120_7~120_12: 제4 패드들
160_1~160_6: 제1 배선들
160_7~160_12: 제2 배선들
200: 데이터 입력 및 출력단
210_1~210_6: 제1 컨택들
210_7~210_12: 제2 컨택들
220_1W~220_4W: 제1 내지 제4 쓰기 드라이버들
220_1R~220_4R: 제1 내지 제4 수신기들
220_5W: 데이터 마스크 쓰기 드라이버
220_5R: 데이터 마스크 수신기
220_6: 클럭 수신기
220_7: 데이터 스트로브 반전 신호 생성기
220_8: 데이터 스트로브 신호 생성기
220_9W~220_12W: 제5 내지 제8 쓰기 드라이버들
220_9R~220_12R: 제5 내지 제8 수신기들
300: 반도체 메모리 코어

Claims (10)

  1. 메모리 셀들을 포함하는 메모리 셀 어레이;
    워드 라인들을 통해 상기 메모리 셀 어레이에 연결되는 행 디코더;
    비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 쓰기 드라이버 및 감지 증폭기;
    상기 쓰기 드라이버 및 감지 증폭기와 데이터를 통신하는 버퍼;
    제1방향을 따라 두 개의 열들로 평행하게 배열되는 제1 내지 제8 데이터 패드들;
    상기 제1 내지 제8 데이터 패드들과 상기 버퍼 사이에 연결되는 제1 내지 제8 쓰기 드라이버들 및 제1 내지 제8 수신기들;
    상기 두 개의 열들 중 제1열에 배치되는 클럭 패드;
    상기 클럭 패드를 통해 클럭 신호를 수신하고, 상기 클럭 신호를 상기 제1 내지 제8 쓰기 드라이버들 그리고 상기 제1 내지 제8 수신기들에 공급하는 클럭 수신기;
    상기 제1방향과 수직한 제2방향을 때라 배열된 제1 패드들 및 제2 패드들;
    상기 제2방향을 따라 상기 제1열에 배치된 상기 클럭 패드 및 상기 제1 내지 제4 데이터 패드들로부터 신장되어 상기 제1 패드들에 연결되는 제1 배선들; 그리고
    상기 제2방향의 반대 방향을 따라 상기 두 개의 열들 중 제2열에 배치된 상기 제5 내지 제8 데이터 패드들로부터 신장되어 상기 제2 패드들에 연결되는 제2 배선들을 포함하는 반도체 메모리.
  2. 제1항에 있어서,
    상기 제1 배선들은 상기 두 개의 열들 중 제1열의 상기 제1 내지 제4 데이터 패드들로부터 상기 제2방향을 따라 신장되고, 상기 제1방향 및 상기 제2방향 사이의 방향으로 사선으로 신장되고, 그리고 상기 제1방향으로 신장되어 상기 제1 패드들과 연결되는 반도체 메모리.
  3. 제1항에 있어서,
    상기 제2 배선들은 상기 두 개의 열들 중 제2열의 상기 제5 내지 제8 데이터 패드들로부터 상기 제2방향의 상기 반대 방향을 따라 신장되고, 상기 제2방향의 상기 반대 방향과 상기 제1방향 사이의 방향으로 사선으로 신장되고, 그리고 상기 제1방향으로 신장되어 상기 제2 패드들과 연결되는 반도체 메모리.
  4. 제1항에 있어서,
    상기 제2 배선들 중 일부 배선들은 상기 제2 열의 상기 제5 내지 제8 데이터 패드들 중 일부 패드들로부터 상기 제2방향의 상기 반대 방향을 따라 신장되고, 상기 제2방향의 상기 반대 방향과 상기 제1방향 사이의 방향으로 사선으로 신장되고, 상기 제1방향을 따라 신장되고, 상기 제1방향과 상기 제2방향 사이의 방향을 따라 사선으로 신장되고, 상기 제2방향을 따라 신장되고, 상기 제1방향과 상기 제2방향 사이의 상기 방향을 따라 사선으로 신장되고, 그리고 상기 제1방향을 따라 신장되어 상기 제2 패드들 중 일부 패드들에 연결되는 반도체 메모리.
  5. 제1항에 있어서,
    상기 제2 배선들 중 일부 배선들은 상기 두 개의 열들 중 제2열의 상기 제5 내지 제8 데이터 패드들 중 일부 패드들로부터 상기 제2방향의 상기 반대 방향을 따라 신장되고, 상기 제2방향의 상기 반대 방향과 상기 제1방향 사이의 방향으로 사선으로 신장되고, 그리고 상기 제1방향을 따라 신장되어 상기 제2 패드들 중 일부 패드들에 연결되는 반도체 메모리.
  6. 제1항에 있어서,
    상기 제2 배선들 중 일부 배선들은 상기 제2방향을 따라 상기 제1 내지 제8 데이터패드들의 측면을 통과하는 반도체 메모리.
  7. 삭제
  8. 제1항에 있어서,
    상기 두 개의 열들 중 제1열에 배치되는 데이터 마스크 반전 패드;
    상기 두 개의 열들 중 제2열에 배치되는 제1 데이터 스트로브 패드 및 제2 데이터 스트로브 패드;
    상기 데이터 마스크 반전 패드를 통해 데이터 마스크 반전 신호를 통신하는 데이터 마스크 쓰기 드라이버 및 데이터 마스크 수신기;
    상기 제1 데이터 스트로브 패드를 통해 제1 데이터 스트로브 신호를 출력하는 제1 데이터 스트로브 신호 생성기; 그리고
    상기 제2 데이터 스트로브 패드를 통해 제2 데이터 스트로브 신호를 출력하는 제2 데이터 스트로브 신호 생성기를 더 포함하고,
    상기 클럭 신호는 상기 데이터 마스크 쓰기 드라이버 및 데이터 마스크 수신기, 그리고 상기 제1 및 제2 데이터 스트로브 신호 생성기로 공급되는 반도체 메모리.
  9. 제8항에 있어서,
    상기 제1 데이터 스트로브 패드를 통해 쓰기 패리티 데이터를 수신하는 쓰기 패리티 수신기를 더 포함하고,
    상기 클럭 신호는 상기 쓰기 패리티 수신기로 더 공급되는 반도체 메모리.
  10. 삭제
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