TWI819606B - 半導體記憶體裝置以及包括其的記憶體系統 - Google Patents

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TWI819606B
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金惠蘭
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吳致成
李起準
趙誠慧
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Abstract

本發明提供一種半導體記憶體裝置，包含記憶體單元陣列 及循環冗餘檢查(CRC)引擎。記憶體單元陣列包含耦接至多個字元線及多個位元線的多個揮發性記憶體單元。在對記憶體單元陣列進行的記憶體操作中，CRC引擎偵測經由鏈路自半導體記憶體裝置外部的記憶體控制器提供的主資料及系統同位資料中的錯誤；基於系統同位資料產生錯誤旗標，所述錯誤旗標指示偵測到的錯誤是對應於與鏈路相關聯的第一類型的錯誤抑或與揮發性記憶體單元相關聯的第二類型的錯誤；以及將錯誤旗標傳輸至記憶體控制器。

Description

半導體記憶體裝置以及包括其的記憶體系統
實例實施例是關於記憶體領域，且更特定言之，是關於半導體記憶體裝置及包含所述記憶體裝置的記憶體系統。
[相關申請案的交叉參考]
本申請案主張2021年3月31日向韓國智慧財產局申請的韓國專利申請案第10-2021-0069726號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
半導體記憶體裝置可分類為諸如快閃記憶體裝置的非揮發性記憶體裝置，以及諸如動態隨機存取記憶體(dynamic random access memories；DRAM)的揮發性記憶體裝置。DRAM的高速操作及成本效率使得DRAM用於系統記憶體成為可能。歸因於DRAM的製造設計規則的持續收縮，DRAM中的記憶體單元的位元錯誤可快速增加，且DRAM的產率可減少。
一些實例實施例提供一種能夠識別在資料傳輸期間產生 的錯誤以及記憶體單元中所產生的錯誤的半導體記憶體裝置。
一些實例實施例提供一種記憶體系統，其包含能夠識別在資料傳輸期間產生的錯誤及記憶體單元中所產生的錯誤的半導體記憶體裝置。
根據實例實施例，半導體記憶體裝置包含記憶體單元陣列及循環冗餘檢查(cyclic redundancy check；CRC)引擎。記憶體單元陣列包含耦接至多個字元線及多個位元線的多個揮發性記憶體單元。在對記憶體單元陣列進行的記憶體操作中，CRC引擎偵測經由鏈路自記憶體控制器提供的主資料及系統同位資料中的錯誤；基於系統同位資料產生錯誤旗標，所述錯誤旗標指示偵測到的錯誤是對應於與鏈路相關聯的第一類型的錯誤抑或與揮發性記憶體單元相關聯的第二類型的錯誤；以及將錯誤旗標傳輸至記憶體控制器。
根據實例實施例，記憶體系統包含半導體記憶體裝置及記憶體控制器，所述記憶體控制器與半導體記憶體裝置通信且控制半導體記憶體裝置。半導體記憶體裝置包含記憶體單元陣列、第一循環冗餘檢查(CRC)引擎以及晶粒上錯誤校正碼(error correction code；ECC)引擎。記憶體單元陣列包含耦接至多個字元線及多個位元線的多個揮發性記憶體單元。在對記憶體單元陣列進行的記憶體操作中，CRC引擎偵測經由鏈路自記憶體控制器提供的主資料及系統同位資料中的錯誤；基於系統同位資料產生第一錯誤旗標，所述第一錯誤旗標指示偵測到的錯誤是對應於與鏈路相關聯的第一類型的錯誤抑或與揮發性記憶體單元相關聯的第二類型的錯誤。晶粒上ECC引擎對主資料及系統同位資料執行 ECC編碼操作，且對主資料及系統同位資料執行ECC解碼操作。
根據實例實施例，半導體記憶體裝置包含記憶體單元陣列、循環冗餘檢查(CRC)引擎以及晶粒上錯誤校正碼(ECC)引擎。記憶體單元陣列包含耦接至多個字元線及多個位元線的多個揮發性記憶體單元。在對記憶體單元陣列進行的記憶體操作中，CRC引擎偵測經由鏈路自記憶體控制器提供的主資料及系統同位資料中的錯誤；基於系統同位資料產生錯誤旗標，所述錯誤旗標指示偵測到的錯誤是對應於與鏈路相關聯的第一類型的錯誤抑或與揮發性記憶體單元相關聯的第二類型的錯誤。晶粒上ECC引擎對主資料及系統同位資料執行ECC編碼操作，且對主資料及系統同位資料執行ECC解碼操作。CRC引擎包含CRC產生器及CRC檢查器。在基於來自記憶體控制器的命令的記憶體操作期間，CRC產生器基於自記憶體控制器提供的主資料而產生第一參考系統同位資料，且CRC檢查器基於所述系統同位資料及第一參考系統同位資料的比較而判定與第一類型的錯誤及第二類型的錯誤中的一者相關聯的錯誤旗標的邏輯位準。
因此，在根據實例實施例的半導體記憶體裝置及記憶體系統中，半導體記憶體裝置將由記憶體控制器產生的系統同位資料儲存於記憶體單元陣列中，且可判定寫入資料或讀取資料中的非單位元錯誤是在資料傳輸期間產生於鏈路中，抑或藉由使用系統同位資料而產生於記憶體單元陣列中的揮發性記憶體單元中。
10、10a、10b、10c:記憶體系統
100、100a、100b、100c、925:記憶體控制器
110:中央處理單元
120:主機介面
125:資料暫存器
130、320、626:CRC引擎
135、325:CRC產生器
140、330:CRC檢查器
141、331:第一緩衝器
142、332:第二緩衝器
143、333:比較器
144:第一比較區塊
145:第二比較區塊
148、338:錯誤旗標產生器
150:最大轉變避免編碼器
152、340:MTA解碼器
154、350:鏈路CRC產生器
156、355:鏈路CRC檢查器
160:系統ECC引擎
170:資料輸出緩衝器
175:資料輸入緩衝器
183:錯誤旗標緩衝器
190:命令緩衝器
195:位址緩衝器
200、200a、200b、200c、600:半導體記憶體裝置
201:專用第二接腳
203:第一專用接腳
205:專用第三接腳
210:控制邏輯電路
211:命令解碼器
212:模式暫存器
220:位址暫存器
230:記憶體組控制邏輯
240:列位址多工器
245:刷新計數器
250:行位址鎖存器
260:列解碼器
260a:第一列解碼器
260s:第十六列解碼器
270:行解碼器
270a:第一行解碼器
270s:第十六行解碼器
285:感測放大器
285a:第一感測放大器
285s:第十六感測放大器
290:輸入/輸出閘控電路
291a~291d:切換電路
310:記憶體單元陣列
310a:第一記憶體組陣列
310s:第十六記憶體組陣列
314:第二記憶體區塊
345:MTA編碼器
400:晶粒上錯誤校正碼引擎
410:ECC記憶體
415:ECC
420:ECC編碼器
423:同位產生器
440:ECC解碼器
450:校正子產生電路
451:檢查位元產生器
453:校正子產生器
460:錯誤定位器
470:資料校正器
50:鏈路
610:緩衝晶粒
612:通孔ECC引擎
620:群組晶粒
620-1~620-u:記憶體晶粒
622:單元核心
624:ECC引擎
632:資料TSV線群組
634:同位TSV線群組
900:半導體封裝
910:堆疊記憶體裝置
920:圖形處理單元
930:插入件
940:封裝基底
950:焊球
1441~1448、1451~1458:XOR閘極
ADDR:位址
B10:資料匯流排
BANK_ADDR:記憶體組位址
BB:基礎位元
BTL、BTL0~BTLn1:位元線
C_DQ、DQ、DQ1、DQ2:主資料
CHB:檢查位元
CMD:命令
COL_ADDR、COL_ADDR':行位址
CRCd、CRCd1、CRCd2:系統同位資料
CRCd0~CRCd7、CRCr0~CRCr7、CRCd8~CRCd15、CRCd8~CRCd15:位元
CRCd11、CRCd12:經編碼系統同位資料
CRCr:參考系統同位資料
CRCr1:第一參考系統同位資料
CRCr2:第二參考系統同位資料
CTL1:第一控制信號
CTL1:第一控制信號
CTL2:第二控制信號
CTL2:第二控制信號
CW:碼字
D1:第一方向
D2:第二方向
DQ11、DQ12、DQ31、DQ32:經編碼主資料
DS:決策信號
DTA:資料
EDBIO:第二資料線
EPS:錯誤位置信號
ERR1、ERR11:第一錯誤旗標
ERR2:第二錯誤旗標
ERR3:第三錯誤旗標
GIO:第一資料線
L1、L2~Lu、L10~Lv:TSV線
LCRC:鏈路同位資料
LCRCr1:第一參考鏈路同位資料
LCRCr2:參考鏈路同位資料
MB0~MB15:第一記憶體區塊
MC:記憶體單元
MCB:微型凸塊
NCA:正常單元區
PRT:同位資料
RA、ROW_ADDR:列位址
RCA:冗餘單元區
REF_ADDR:刷新列位址
REQ:請求
S205、S110、S120、S130、S140、S145、S150、S160、S210、S220、S230、S240、S250、S260、S270、S280:操作
SDR1、SDR2、SDRc:校正子資料
SY0~SY7、SY8~SY15:校正子位元
WL、WL0~WLm-1:字元線
X:錯誤
將根據結合隨附圖式進行的以下詳細描述更清楚地理解 說明性、非限制性實例實施例。
圖1為示出根據實例實施例的記憶體系統的方塊圖。
圖2為示出根據實例實施例的圖1的記憶體系統中的記憶體控制器的方塊圖。
圖3為根據實例實施例的圖2的記憶體控制器中的CRC檢查器的方塊圖。
圖4為示出根據實例實施例的圖3中的比較器的實例的電路圖。
圖5為示出根據實例實施例的圖1的記憶體系統中的半導體記憶體裝置的實例的方塊圖。
圖6示出圖5的半導體記憶體裝置中的第一記憶體組(bank)陣列的實例。
圖7為示出根據實例實施例的圖5的半導體記憶體裝置中的CRC引擎的實例的方塊圖。
圖8為根據實例實施例的圖7的CRC引擎中的CRC檢查器的方塊圖。
圖9為示出根據實例實施例的圖5的半導體記憶體裝置中的晶粒內ECC引擎的實例的方塊圖。
圖10示出根據實例實施例的圖9的晶粒上ECC引擎中的ECC編碼器的實例。
圖11示出根據實例實施例的圖9的晶粒上ECC引擎中的ECC解碼器的實例。
圖12示出寫入操作中的圖5的半導體記憶體裝置的一部分。
圖13示出讀取操作中的圖5的半導體記憶體裝置的一部分。
圖14示出根據實例實施例的寫入操作中的圖1的記憶體系統。
圖15示出根據實例實施例的讀取操作中的圖1的記憶體系統。
圖16為示出根據實例實施例的操作記憶體系統的方法的流程圖。
圖17為與圖16的方法相關聯的操作序列。
圖18為示出根據實例實施例的操作記憶體系統的方法的流程圖。
圖19為與圖18的方法相關聯的操作序列。
圖20及圖21示出根據實例實施例的記憶體系統。
圖22及圖23示出根據實例實施例的記憶體系統。
圖24及圖25示出根據實例實施例的記憶體系統。
圖26為示出根據實例實施例的半導體記憶體裝置的方塊圖。
圖27為示出根據實例實施例的包含堆疊記憶體裝置的半導體封裝的圖。
將在下文中參考繪示一些實例實施例的隨附圖式更充分地描述各種實例實施例。
圖1為示出根據實例實施例的記憶體系統的方塊圖。
參考圖1，記憶體系統10可包含記憶體控制器100及半導體記憶體裝置200。
記憶體控制器100可控制記憶體系統10的總體操作，且 可控制外部主機與半導體記憶體裝置200之間的資料交換。
舉例而言，記憶體控制器100可回應於來自主機的請求而將資料寫入半導體記憶體裝置200中或自半導體記憶體裝置200讀取資料。另外，記憶體控制器100可將操作命令發出至半導體記憶體裝置200以用於控制半導體記憶體裝置200。
記憶體控制器100可將命令CMD及位址ADDR傳輸至半導體記憶體裝置200，且可與半導體記憶體裝置200交換主資料DQ及系統同位資料CRCd。系統同位資料CRCd可為同位位元，且可包含循環冗餘檢查(CRC)位元，所述同位位元用於偵測及/或校正在記憶體控制器100與半導體記憶體裝置200之間的資料傳輸期間出現的錯誤。舉例而言，系統同位資料CRCd可包含16個位元。
半導體記憶體裝置200可將第一錯誤旗標ERR1傳輸至記憶體控制器100，所述第一錯誤旗標ERR1指示在主資料DQ及系統同位資料CRCd中偵測到的錯誤是對應於在資料傳輸期間產生且與鏈路相關聯的第一類型的錯誤抑或與半導體記憶體裝置200中的揮發性記憶體單元(例如，記憶體單元)相關聯的第二類型的錯誤。
在一些實施例中，半導體記憶體裝置200為包含多個動態(揮發性)記憶體單元的記憶體裝置，諸如包含圖形雙資料速率GDDR7同步DRAM(synchronous DRAM；SDRAM)的動態隨機存取記憶體(DRAM)，但實施例不限於此。
記憶體控制器100可包含中央處理單元(central processing unit；CPU)110及CRC引擎130的系統，且半導體記 憶體裝置200可包含CRC引擎320、晶粒上(on-die；OD)錯誤校正碼(ECC)引擎400以及記憶體單元陣列(memory cell array；MCA)310。
CRC引擎320可稱為第一CRC引擎，且CRC引擎130可稱為第二CRC引擎。
CPU 110可控制記憶體控制器100的總體操作。
在對半導體記憶體裝置200進行的寫入操作中，CRC引擎130可藉由對自主機提供的主資料DQ執行CRC操作來產生系統同位資料CRCd，且可將主資料DQ及系統同位資料CRCd傳輸至半導體記憶體裝置200。
在讀取操作中，CRC引擎130可自半導體記憶體裝置200接收主資料DQ及系統同位資料CRCd，可基於主資料DQ產生參考系統同位資料，且可基於系統同位資料CRCd與參考系統同位資料的比較而檢查(或判定)在主資料DQ及系統同位資料CRCd從半導體記憶體裝置200傳輸的期間是否出現錯誤。
在寫入操作中，半導體記憶體裝置200中的CRC引擎320可基於主資料DQ產生第一參考系統同位資料，可基於系統同位資料CRCd與第一參考系統同位資料的比較而產生與傳輸錯誤相關聯的第一錯誤旗標ERR1，且可經由錯誤接腳將第一錯誤旗標ERR1傳輸至記憶體控制器100。
回應於系統同位資料CRCd不同於第一參考系統同位資料，CRC引擎320可將具有第一邏輯位準(例如，邏輯高位準)的第一錯誤旗標ERR1傳輸至記憶體控制器100，回應於具有第一邏輯位準的第一錯誤旗標ERR1，記憶體控制器100可再次將主資 料DQ及系統同位資料CRCd傳輸至半導體記憶體裝置200。
在寫入操作中，晶粒上ECC引擎400可對主資料DQ及系統同位資料CRCd執行ECC編碼操作以產生同位資料，且可將主資料DQ、系統同位資料CRCd及同位資料儲存於記憶體單元陣列310的目標頁中。由晶粒上ECC引擎400產生的同位資料可稱為核心同位資料。
在讀取操作中，晶粒上ECC引擎400可自記憶體單元陣列310的目標頁讀取主資料DQ、系統同位資料CRCd以及同位資料，可使用同位資料對主資料DQ及系統同位資料CRCd執行ECC解碼操作，以校正主資料DQ及系統同位資料CRCd中的可校正錯誤，且可將主資料DQ及系統同位資料CRCd提供至CRC引擎320。
在讀取操作中，CRC引擎320可產生第二參考系統同位資料，可基於系統同位資料CRCd與第二參考系統同位資料的比較而產生與揮發性記憶體單元中的錯誤相關聯的第一錯誤旗標ERR1，且可將第一錯誤旗標ERR1傳輸至記憶體控制器100。
回應於系統同位資料CRCd不同於第二參考系統同位資料，此指示揮發性記憶體單元中出現不可校正錯誤，CRC引擎320可將具有第一邏輯位準的第一錯誤旗標ERR1、主資料DQ以及系統同位資料CRCd傳輸至記憶體控制器100。
圖2為示出根據實例實施例的圖1的記憶體系統中的記憶體控制器的實例的方塊圖。
參考圖2，記憶體控制器100可包含CPU 110、主機介面120、資料暫存器125、CRC引擎130、系統ECC引擎160、資料 輸出緩衝器170、資料輸入緩衝器175、錯誤旗標緩衝器183、命令緩衝器190以及位址緩衝器195。CRC引擎130可包含CRC產生器135及CRC檢查器140。
主機介面120可自主機接收請求REQ及資料DTA，且可將資料DTA提供至資料暫存器125。
資料暫存器125可儲存資料DTA，且可將資料DTA作為主資料DQ提供至資料輸出緩衝器170及CRC產生器135。
在寫入操作中，CRC產生器135可基於主資料DQ產生系統同位資料CRCd1，且可將系統同位資料CRCd1傳輸至半導體記憶體裝置200。資料輸出緩衝器170可在將系統同位資料CRCd1傳輸至半導體記憶體裝置200的同時將主資料DQ1傳輸至半導體記憶體裝置200。
在讀取操作中，資料輸入緩衝器175可自半導體記憶體裝置200接收主資料DQ2，且可將主資料DQ2提供至CRC產生器135及系統ECC引擎160。
在讀取操作中，CRC產生器135可基於主資料DQ2產生參考系統同位資料CRCr，且可將參考系統同位資料CRCr提供至CRC檢查器140。
CRC檢查器140可將與自半導體記憶體裝置200接收到的系統同位資料CRCd2與參考系統同位資料CRCr進行比較，可產生與傳輸錯誤相關聯的第二錯誤旗標ERR2，且可將第二錯誤旗標ERR2提供至系統ECC引擎160。回應於系統同位資料CRCd2不同於參考系統同位資料CRCr，此指示在讀取操作期間出現傳輸錯誤，CRC檢查器140可輸出具有第一邏輯位準的第二錯誤旗標 ERR2。
錯誤旗標緩衝器183可自半導體記憶體裝置200接收第一錯誤旗標ERR1，所述半導體記憶體裝置200可將第一錯誤旗標ERR1提供至系統ECC引擎160。
系統ECC引擎160可在寫入操作中基於第一錯誤旗標ERR1產生指示錯誤類型的決策信號DS，可在讀取操作中基於第一錯誤旗標ERR1及第二錯誤旗標ERR2而產生決策信號DS，且可將決策信號DS提供至CPU 110。另外，在讀取操作中，系統ECC引擎160可接收主資料DQ2，可基於第一錯誤旗標ERR1及第二錯誤旗標ERR2而校正主資料DQ2中的可校正錯誤，且可將已校正的主資料C_DQ或主資料DQ提供至CPU 110。
CPU 110可基於決策信號DS判定已校正的主資料C_DQ或主資料DQ中的不可校正錯誤的類型。即，CPU 110可基於第一錯誤旗標ERR1及第二錯誤旗標ERR2而判定已校正的主資料C_DQ或主資料DQ中的不可校正錯誤的類型。
命令緩衝器190可儲存對應於請求REQ的命令CMD，且可在CPU 110的控制下將命令CMD傳輸至半導體記憶體裝置200。位址緩衝器195可儲存位址ADDR，且可在CPU 110的控制下將位址ADDR傳輸至半導體記憶體裝置200。
儘管未示出，但記憶體控制器100可更包含資料反相決策電路及資料反相電路。在此情況下，半導體記憶體裝置200可更包含對應於資料反相決策電路及資料反相電路的電路。
資料反轉決策電路可對自資料暫存器125提供的主資料DQ的每一單元資料中具有第二邏輯位準的第一資料位元的數目 進行計數，且可基於計數提供指示是否使每一單元資料反相的決策信號。
資料反相電路可回應於決策信號而使單元資料選擇性地反轉以提供主資料DQ。舉例而言，當第二邏輯位準為邏輯低位準(『0』)時，當每一單元資料中的第一資料位元的數目大於具有第一邏輯位準的第二資料位元的數目時，資料反相決策電路可將具有第二邏輯位準的決策信號輸出至資料反相電路。當資料反相電路接收到具有第二邏輯位準的決策信號時，資料反相電路可使對應單位資料的資料位元反相。資料反相決策電路可將用於單位資料中的每一者的決策信號作為資料匯流排反相(data bus inversion；DBI)位元輸出。
DBI是一種減小電流的技術，其中為了減少以電源電壓終止的傳輸線在傳輸低位準信號時的大量電流的消耗，與高位準信號相比，若資料包含數目比高位準位元更多的低位準位元，則資料經轉換以包含總位元數目的一半或更少的低位準位元，其中信號的額外傳輸指示資料轉換，藉此減少電流消耗。
CRC產生器135可在寫入操作中基於主資料DQ及DBI位元而產生系統同位資料CRCd，且可在讀取操作中基於主資料DQ及DBI位元而產生參考系統同位資料CRCr。
圖3為根據實例實施例的圖2的記憶體控制器中的CRC檢查器的方塊圖。
參考圖3，CRC檢查器140可包含第一緩衝器141、第二緩衝器142、比較器143以及錯誤旗標產生器148。
第一緩衝器141可儲存系統同位資料CRCd2。第二緩衝 器142可儲存參考系統同位資料CRCr。比較器143可自第一緩衝器141接收系統同位資料CRCd2，可自第二緩衝器142接收參考系統同位資料CRCr，可將系統同位資料CRCd2與參考系統同位資料CRCr進行比較，且可基於比較產生指示系統同位資料CRCd2是否與參考系統同位資料CRCr相匹配的校正子資料SDRc。錯誤旗標產生器148可產生第二錯誤旗標ERR2，所述第二錯誤旗標ERR2指示在讀取操作中接收到的資料包含基於校正子資料SDRc的錯誤。
圖4為示出根據實例實施例的圖3中的比較器的實例的電路圖。
參考圖4，比較器143可包含第一比較區塊144及第二比較區塊145。
第一比較區塊144可包含多個XOR閘極1441至XOR閘極1448，且第二比較區塊145可包含多個XOR閘極1451至XOR閘極1458。XOR閘極1441至XOR閘極1448對系統同位資料CRCd2的位元CRCd0至位元CRCd7以及參考系統同位資料CRCr的位元CRCr0至位元CRCr7中的對應位元執行XOR運算，且輸出校正子資料SDRc的對應校正子位元SY0至校正子位元SY7。XOR閘極1451至XOR閘極1458對系統同位資料CRCd2的位元CRCd8至位元CRCd15以及參考系統同位資料CRCr的位元CRCr8至位元CRCr15中的對應位元執行XOR運算，且輸出校正子資料SDRc的對應校正子位元SY8至校正子位元SY15。
圖5為示出根據實例實施例的圖1的記憶體系統中的半導體記憶體裝置的實例的方塊圖。
參考圖5，半導體記憶體裝置200可包含控制邏輯電路210、位址暫存器220、記憶體組控制邏輯230、刷新計數器245、列位址多工器(row address multiplexer；RA MUX)240、行位址(column address；CA)鎖存器250、列解碼器260、行解碼器270、記憶體單元陣列310、感測放大器285、輸入/輸出(input/output；I/O)閘控電路290、晶粒上ECC引擎400以及CRC引擎320。
記憶體單元陣列310可包含第一記憶體組陣列310a至第十六記憶體組陣列310s。列解碼器260可包含分別耦接至第一記憶體組陣列310a至第十六記憶體組陣列310s的第一列解碼器260a至第十六列解碼器260s，行解碼器270可包含分別耦接至第一記憶體組陣列310a至第十六記憶體組陣列310s的第一行解碼器270a至第十六行解碼器270s，且感測放大器285可包含分別耦接至第一記憶體組陣列310a至第十六記憶體組陣列310s的第一感測放大器285a至第十六感測放大器285s。
第一記憶體組陣列310a至第十六記憶體組陣列310s、第一列解碼器260a至第十六列解碼器260s、第一行解碼器270a至第十六行解碼器270s以及第一感測放大器285a至第十六感測放大器285s可形成第一記憶體組至第十六記憶體組。
第一記憶體組陣列310a至第十六記憶體組陣列310s中的每一者包含形成於多個字元線WL與多個位元線BTL的交相交點的多個記憶體單元MC。
位址暫存器220可自記憶體控制器100接收位址ADDR，所述位址ADDR包含記憶體組位址BANK_ADDR、列位址ROW_ADDR以及行位址COL_ADDR。位址暫存器220可將接收 到的記憶體組位址BANK_ADDR提供至記憶體組控制邏輯230，可將接收到的列位址ROW_ADDR提供至列位址多工器240，且可將接收到的行位址COL_ADDR提供至行位址鎖存器250。
記憶體組控制邏輯230可回應於記憶體組位址BANK_ADDR而產生記憶體組控制信號。回應於記憶體組控制信號而激活第一列解碼器260a至第十六列解碼器260s中對應於記憶體組位址BANK_ADDR的一者，且回應於記憶體組控制信號激活第一行解碼器270a至第十六行解碼器270s中對應於記憶體組位址BANK_ADDR的一者。
列位址多工器240可自位址暫存器220接收列位址ROW_ADDR，且可自刷新計數器245接收刷新列位址REF_ADDR。列位址多工器240可將列位址ROW_ADDR或刷新列位址REF_ADDR選擇性輸出為列位址RA。可將自列位址多工器240輸出的列位址RA施加至第一列解碼器260a至第十六列解碼器260s。
刷新計數器245可在控制邏輯電路210的控制下依序增加或減少刷新列位址REF_ADDR。
由記憶體組控制邏輯230激活的第一列解碼器260a至第十六列解碼器260s中的一者可對自列位址多工器240輸出的列位址RA進行解碼，且可激活對應於列位址RA的字元線。舉例而言，激活的記憶體組列解碼器將字元線驅動電壓施加至對應於列位址的字元線。
行位址鎖存器250可自位址暫存器220接收行位址COL_ADDR，且可暫時儲存接收到的行位址COL_ADDR。在一些 實施例中，在從發模式中，行位址鎖存器250可產生自接收到的行位址COL_ADDR遞增的行位址COL_ADDR'。行位址鎖存器250可將暫時儲存或產生的行位址COL_ADDR'施加至第一行解碼器270a至第十六行解碼器270s。
第一行解碼器270a至第十六行解碼器270s中激活的一者可經由I/O閘控電路290激活對應於記憶體組位址BANK_ADDR及行位址COL_ADDR的感測放大器。
I/O閘控電路290可包含用於閘控輸入/輸出資料的電路系統，且可更包含輸入資料遮蔽邏輯、用於儲存自第一記憶體組陣列310a至第十六記憶體組陣列310s輸出的資料的讀取資料鎖存器，以及用於將資料寫入第一記憶體組陣列310a至第十六記憶體組陣列310s的寫入驅動器。
自第一記憶體組陣列310a至第十六記憶體組陣列310s中的一個記憶體組陣列讀取的碼字CW是藉由耦接至自其讀取資料的一個記憶體組陣列的感測放大器來感測，且儲存於讀取資料鎖存器中。可將儲存於讀取資料鎖存器中的碼字CW提供至晶粒上ECC引擎400。晶粒上ECC引擎400可對碼字CW執行ECC解碼操作，以將主資料DQ及系統同位資料CRCd提供至CRC引擎320。
CRC引擎320可基於主資料DQ產生第二參考系統同位資料，可將系統同位資料CRCd與第二參考系統同位資料進行比較，可基於比較產生第一錯誤旗標ERR1，且可將主資料DQ、系統同位資料CRCd以及第一錯誤旗標ERR1傳輸至記憶體控制器100。
可將待在寫入操作中寫入第一記憶體組陣列310a至第十六記憶體組陣列至310s中的一個記憶體組陣列中的主資料DQ及系統同位資料CRCd自記憶體控制器100提供至CRC引擎320。
CRC引擎320可基於主資料DQ產生第一參考系統同位資料，可將系統同位資料CRCd與第一參考系統同位資料進行比較，可回應於系統同位資料CRCd不同於第一參考系統同位資料而將具有第一邏輯位準的第一錯誤旗標ERR1傳輸至記憶體控制器100，且可再次自記憶體控制器100接收主資料DQ及系統同位資料CRCd。
回應於系統同位資料CRCd與第一參考系統同位資料相匹配，CRC引擎320可將主資料DQ及系統同位資料提供至晶粒上ECC引擎400。
晶粒上ECC引擎400可對主資料DQ及系統同位資料CRCd執行ECC編碼操作以產生同位資料，且可將包含主資料DQ、系統同位資料CRCd及同位資料的碼字CW提供至I/O閘控電路290。
在讀取操作中，晶粒上ECC引擎400可對自目標頁讀取的碼字CW執行ECC解碼操作，以校正主資料DQ及系統同位資料CRCd中的可校正錯誤，且可將主資料DQ及系統同位資料CRCd提供至CRC引擎320。
控制邏輯電路210可控制半導體記憶體裝置200的操作。舉例而言，控制邏輯電路210可產生用於半導體記憶體裝置200的控制信號以便執行寫入操作或讀取操作。控制邏輯電路210可包含解碼自記憶體控制器100接收到的命令CMD的命令解碼器 211以及設置半導體記憶體裝置200的操作模式的模式暫存器212。
舉例而言，命令解碼器211可藉由對寫入啟用信號、列位址選通信號、行位址選通信號、晶片選擇信號等進行解碼來產生對應於命令CMD的控制信號。控制邏輯電路210可產生用以控制I/O閘控電路290的第一控制信號CTL1以及用以控制晶粒上ECC引擎400的第二控制信號CTL2。儘管未示出，但控制邏輯電路210可產生用以控制CRC引擎320的第三控制信號。
圖6示出圖5的半導體記憶體裝置中的第一記憶體組陣列的實例。
參考圖6，第一記憶體組陣列310可包含多個字元線WL0至字元線WLm-1(其中m為等於或大於二的偶數)、多個位元線BTL0至位元線BTLn-1(其中n為等於或大於二的偶數)以及安置於字元線WL0至字元線WL1與位元線BTL0至位元線BnTLn-1之間的相交處的多個記憶體單元MC。
位元線BTL0至位元線BTLn-1可在第一方向D1上延伸，且字元線WL0至字元線WLm-1可在與第一方向D1相交的第二方向D2上延伸。
記憶體單元MC中的每一者包含耦接至字元線WL0至字元線WL1中的一者及位元線BTL0至位元線BTLn-1中的一者的存取(單元)電晶體，以及耦接至單元電晶體的儲存(單元)電容器。即，記憶體單元MC中的每一者具有DRAM單元結構。
另外，記憶體單元MC可取決於記憶體單元MC耦接至偶數字元線(例如，WL0)或奇數字元線(例如，WL1)而具有不 同配置。即，耦接至鄰近記憶體單元的位元線可視由存取位址所選擇的字元線是偶數字元線抑或奇數字元線而不同。然而，實施例不限於此。耦接至偶數字元線(例如，WL0)及奇數字元線(例如，WL1)的記憶體單元MC可具有相同配置。
圖7為示出根據實例實施例的圖5的半導體記憶體裝置中的CRC引擎的實例的方塊圖。
參考圖7，CRC引擎320可包含CRC產生器325及CRC檢查器330。
在寫入操作中，CRC產生器325可自記憶體控制器100接收主資料DQ1，可基於主資料DQ1產生第一參考系統同位資料CRCr1，且可將第一參考系統同位資料CRCr1提供至CRC檢查器330。
在讀取操作中，CRC產生器325可自晶粒上ECC引擎400接收主資料DQ2，可基於主資料DQ2產生第二參考系統同位資料CRCr2，且可將第二參考系統同位資料CRCr2提供至CRC檢查器330。
在寫入操作中，CRC檢查器330可自記憶體控制器100接收系統同位資料CRCd1，可將系統同位資料CRCd1與第一參考系統同位資料CRCr1進行比較，可基於所述比較產生第一錯誤旗標ERR1，且可基於所述比較判定第一錯誤旗標ERR1的邏輯位準。回應於系統同位資料CRCd1不同於第一參考系統同位資料CRCr1，此指示在寫入操作中出現與鏈路相關聯的傳輸錯誤，CRC檢查器330可將具有第一邏輯位準的第一錯誤旗標ERR1傳輸至記憶體控制器100。
在讀取操作中，CRC檢查器330可自晶粒上ECC引擎400接收系統同位資料CRCd2，可將系統同位資料CRCd2與第二參考系統同位資料CRCr2進行比較，可基於所述比較產生第一錯誤旗標ERR1，且可基於所述比較判定第一錯誤旗標ERR1的邏輯位準。回應於系統同位資料CRCd2不同於第二參考系統同位資料CRCr2，此指示出現與揮發性記憶體單元相關聯的第二類型的錯誤，CRC檢查器330可將具有第一邏輯位準的第一錯誤旗標ERR1傳輸至記憶體控制器100。
圖8為根據實例實施例的圖7的CRC引擎中的CRC檢查器的方塊圖。
參考圖8，CRC檢查器330可包含第一緩衝器331、第二緩衝器332、比較器333以及錯誤旗標產生器348。
第一緩衝器331可儲存系統同位資料CRCd1或系統同位資料CRCd2。第二緩衝器332可儲存參考系統同位資料CRCr1或參考系統同位資料CRCr2。在寫入操作中，比較器333可自第一緩衝器331接收系統同位資料CRCd1，可自第二緩衝器332接收第一參考系統同位資料CRCr1，可將系統同位資料CRCd1與第一參考系統同位資料CRCr1進行比較，且可基於所述比較產生校正子資料SDR1，所述校正子資料SDR1指示系統同位資料CRCd1是否與第一參考系統同位資料CRCr1相匹配。在讀取操作中，比較器333可自第一緩衝器331接收系統同位資料CRCd2，可自第二緩衝器332接收第二參考系統同位資料CRCr2，可將系統同位資料CRCd2與第二參考系統同位資料CRCr2進行比較，且可基於所述比較產生校正子資料SDR1，所述校正子資料SDR1指示系統 同位資料CRCd2是否與第二參考系統同位資料CRC2相匹配。
錯誤旗標產生器338可基於校正子資料SDR1而產生指示在寫入操作中出現第一類型的錯誤的第一錯誤旗標ERR1，且可產生指示在讀取操作中出現第二類型的錯誤的第一錯誤旗標ERR1。
圖9為示出根據實例實施例的圖5的半導體記憶體裝置中的晶粒內ECC引擎的實例的方塊圖。
在圖9中，為方便解釋起見，亦示出第一記憶體組陣列310a。第一記憶體組陣列310a可包含正常單元區NCA及冗餘單元區RCA。
參考圖9，晶粒上ECC引擎400可包含ECC記憶體410、ECC編碼器420以及ECC解碼器440。
ECC記憶體410可儲存ECC 415，且ECC編碼器420及ECC解碼器440可連接至ECC記憶體410。ECC 420可表示為用於基於主資料DQ及系統同位資料CRCd產生同位資料的H矩陣。ECC 415可為單一錯誤校正(single error correction；SEC)碼或單一錯誤校正/雙重錯誤偵測(single error correction/double error detection；SECDED)碼，然而，實施例不限於此。
ECC編碼器420可對待儲存於正常單元區NCA中的主資料DQ1及系統同位資料CRCd1執行ECC編碼操作以產生同位資料PRT，以用於藉由使用ECC 415來偵測及/或校正在揮發性記憶體單元中出現的錯誤。同位資料PRT可儲存於冗餘單元區RCA中。同位資料PRT可包含10個位元，然而，實施例不限於此。同位資料PRT可稱為核心同位資料。
ECC解碼器440連接至ECC記憶體410；可藉由使用ECC 415而基於自第一記憶體組陣列310a讀取的同位資料PRT來對自第一記憶體組陣列310a讀取的主資料DQ2及系統同位資料CRCd2執行ECC解碼操作，以校正主資料DQ2及系統同位資料CRCd2中的可校正錯誤；且可將主資料DQ2及系統同位資料CRCd2提供至圖7中的CRC引擎320。
ECC解碼器440可藉由使用ECC 415而基於自第一記憶體組陣列310a讀取的主資料DQ2及系統同位資料CRCd2來產生檢查位元，可將自第一記憶體組陣列310a讀取的檢查位元及同位資料PRT進行比較，且可基於比較結果校正主資料DQ2及系統同位資料CRCd2中的可校正錯誤。
圖10示出根據實例實施例的圖9的晶粒上ECC引擎中的ECC編碼器的實例。
參考圖10，ECC編碼器420可包含同位產生器423。同位產生器423接收主資料DQ、系統同位資料CRCd以及基礎位元BB，且藉由執行例如XOR陣列操作而產生同位資料PRT。基礎位元BB為用於相對於主資料DQ、系統同位資料CRCd產生同位資料PRT的位元，且可包含b'0000000。基礎位元BB可包含除b'0000000以外的其他特定位元。
圖11示出根據實例實施例的圖9的晶粒上ECC引擎中的ECC解碼器的實例。
參考圖11，ECC解碼器440可包含校正子產生電路450、錯誤定位器460以及資料校正器470。
校正子產生電路450可包含檢查位元產生器451及校正 子產生器453。
檢查位元產生器451可藉由執行XOR陣列操作而基於自目標面讀取的主資料DQ及系統同位資料CRCd來產生檢查位元CHB，且校正子產生器453可藉由將同位資料PRT的對應位元與檢查位元CHB進行比較來產生校正子資料SDR2。
錯誤定位器460可產生指示主資料DQ及系統同位資料CRCd中的錯誤位元(可校正錯誤)的位置的錯誤位置信號EPS，以在校正子資料SDR2資料的所有位元均不為『零』時將錯誤位置信號EPS提供至資料校正器470。
當主資料DQ及系統同位資料CRCd包含可校正錯誤時，資料校正器470可接收主資料DQ及系統同位資料CRCd，可基於錯誤位置信號EPS校正主資料DQ及系統同位資料CRCd中的可校正錯誤，且可將主資料DQ及系統同位資料提供至圖7中的CRC引擎320。
圖12示出寫入操作中的圖5的半導體記憶體裝置的一部分。
在圖12中，示出控制邏輯電路210、第一記憶體組陣列310a、I/O閘控電路290、晶粒上ECC引擎400以及CRC引擎320。
參考圖12，第一記憶體組陣列310a可包含正常單元區NCA及冗餘單元區RCA。正常單元區NCA包含多個第一記憶體區塊MB0至第一記憶體區塊MB15(亦即，311至313)，且冗餘單元區RCA包含至少第二記憶體區塊314。第一記憶體區塊311至第一記憶體區塊313為判定半導體記憶體裝置200的記憶體容 量的記憶體區塊。第二記憶體區塊314用於ECC及/或冗餘修復。由於用於ECC及/或冗餘修復的第二記憶體區塊314用於ECC、資料線修復以及區塊修復，以修復在第一記憶體區塊311至第一記憶體區塊313中產生的『失敗』單元，第二記憶體區塊314亦稱為EDB區塊。
在第一記憶體區塊311至第一記憶體區塊313中的每一者中，多個第一記憶體單元按列及行配置。在第二記憶體區塊314中，多個第二記憶體單元按列及行配置。連接至字元線WL與位元線BTL的相交點的第一記憶體單元可為揮發性(動態)記憶體單元。連接至字元線WL及位元線RBTL的相交點的第二記憶體單元可為動態記憶體單元。
I/O閘控電路290包含分別連接至第一記憶體區塊311至第一記憶體區塊313及第二記憶體區塊314的多個切換電路291a至切換電路291d。在半導體記憶體裝置200中，可同時存取對應於從發長度(BL)的資料的位元線以支持指示可存取的行位置的最大數目的BL。
晶粒上ECC引擎400可經由第一資料線GIO及第二資料線EDBIO連接至切換電路291a至切換電路291d。
控制邏輯電路210可接收命令CMD及位址ADDR且可對命令CMD進行解碼，以產生用於控制切換電路291a至切換電路291d的第一控制信號CTL1以及用於控制晶粒上ECC引擎400的第二控制信號CTL2。
當命令CMD為寫入命令時，CRC引擎320可自記憶體控制器100接收主資料DQ及系統同位資料CRCd，可基於主資料 DQ產生第一參考系統同位資料，且可將系統同位資料CRCd與第一參考系統同位資料進行比較。
回應於系統同位資料CRCd基於比較結果不同於第一參考系統同位資料，CRC引擎可將具有第一邏輯位準的第一錯誤旗標ERR1傳輸至記憶體控制器100，且可自記憶體控制器100接收主資料DQ及系統同位資料CRCd。
回應於系統同位資料CRCd基於比較結果與第一參考系統同位資料相匹配，CRC引擎320可將主資料DQ及系統同位資料CRCd提供至晶粒上ECC引擎400。
當命令CMD為寫入命令時，控制邏輯電路210可將第二控制信號CTL2提供至晶粒上ECC引擎400。回應於第二控制信號CTL2，晶粒上ECC引擎400可對主資料DQ及系統同位資料CRCd執行ECC編碼操作以產生同位資料PRT，且可將包含主資料DQ、系統同位資料CRCd以及同位資料PRT的碼字CW提供至I/O閘控電路290。
控制邏輯電路210可將第一控制信號CTL1提供至I/O閘控電路290，使得主資料DQ及系統同位資料CRCd儲存於第一記憶體組陣列310a中的目標頁的正常單元區NCA中，且同位資料PRT儲存於第一記憶體組陣列310a中的目標頁的冗餘單元區RCA中。
圖13示出讀取操作中的圖5的半導體記憶體裝置的一部分。
在圖13中，如圖12中示出控制邏輯電路210、第一記憶體組陣列310a、I/O閘控電路290、晶粒上ECC引擎400以及CRC 引擎320。
參考圖13，當命令CMD為指示讀取操作的讀取命令時，控制邏輯電路210可將第一控制信號CTL1提供至I/O閘控電路290，使得將儲存於第一記憶體組陣列310a中的目標頁中的主資料DQ、系統同位資料CRCd以及同位資料PRT提供至晶粒上ECC引擎400。
晶粒上ECC引擎400可使用同位資料PRT對主資料DQ、系統同位資料CRCd執行ECC解碼操作，以校正主資料DQ及系統同位資料CRCd中的可校正錯誤，且可將主資料DQ及系統同位資料CRCd提供至CRC引擎320。
CRC引擎320可基於主資料DQ產生第二參考系統同位資料，可基於系統同位資料CRCd與第二參考系統同位資料的比較而產生第一錯誤旗標ERR1，且可將主資料DQ、系統同位資料CRCd以及第一錯誤旗標ERR1傳輸至記憶體控制器100。回應於系統同位資料CRCd不同於第二參考系統同位資料，此指示出現與揮發性記憶體單元相關聯的第二類型的錯誤，CRC引擎320可將具有第一邏輯位準的第一錯誤旗標ERR1傳輸至記憶體控制器100
因為在晶粒上ECC引擎400校正主資料DQ及系統同位資料CRCd中的可校正錯誤且將主資料DQ及系統同位資料CRCd提供至CRC引擎320之後，系統同位資料CRCd不同於第二參考系統同位資料指示自記憶體單元讀取的主資料DQ及系統同位資料CRCd中包含不可校正錯誤。因此，CRC引擎320可將具有指示出現第二類型的錯誤的第一邏輯位準的第一錯誤旗標ERR1傳 輸至記憶體控制器100。
圖14示出根據實例實施例的寫入操作中的圖1的記憶體系統。
參考圖1、圖2、圖5、圖7、圖12以及圖14，在寫入操作中，記憶體控制器100中的CRC產生器135可基於待傳輸至半導體記憶體裝置200的主資料DQ而產生系統同位資料CRCd。
記憶體控制器100可經由鏈路50將主資料DQ及系統同位資料CRCd傳輸至半導體記憶體裝置200。
鏈路50可意謂記憶體控制器100與半導體記憶體裝置200用於彼此通信的通道，諸如傳輸線。自記憶體控制器100傳輸至半導體記憶體裝置200的主資料DQ及系統同位資料CRCd可至少包含因鏈路50中的錯誤X引起的錯誤。
半導體記憶體裝置200中的CRC產生器325可基於經由鏈路50接收到的主資料DQ而產生第一參考系統同位資料CRCr1，且可將第一參考系統同位資料CRCr1提供至CRC檢查器330。
CRC檢查器330可將經由鏈路50接收到的系統同位資料CRCd與第一參考系統同位資料CRCr1進行比較，可基於比較結果判定第一錯誤旗標ERR1的邏輯位準，可回應於系統同位資料CRCd不同於第一參考系統同位資料CRCr1而將具有第一邏輯位準的第一錯誤旗標ERR1傳輸至記憶體控制器100，且可再次自記憶體控制器100接收主資料DQ及系統同位資料CRCd。
回應於系統同位資料CRCd與第一參考系統同位資料CRCr1相匹配，CRC產生器325及CRC檢查器330可將主資料DQ及系統同位資料CRCd提供至ECC編碼器420。
ECC編碼器420可對主資料DQ及系統同位資料CRCd執行ECC編碼操作以產生同位資料PRT，可經由圖12中的I/O閘控電路290將主資料DQ及系統同位資料CRCd儲存於第一記憶體組陣列310a的正常單元區NCA中，且可將同位資料PRT儲存於第一記憶體組陣列310a的冗餘單元區RCA中。
圖15示出根據實例實施例的讀取操作中的圖1的記憶體系統。
參考圖1、圖2、圖5、圖7、圖13以及圖15，在讀取操作中，ECC解碼器440可經由圖13中的I/O閘控電路290自第一記憶體組陣列310a的正常單元區NCA讀取主資料DQ及系統同位資料CRCd，且可自第一記憶體組陣列310a的冗餘單元區RCA讀取同位資料PRT。
ECC解碼器440可使用同位資料PRT對主資料DQ及系統同位資料CRCd執行ECC解碼操作以校正主資料DQ及系統同位資料CRCd中的可校正錯誤，且可將主資料DQ及系統同位資料CRCd提供至CRC檢查器330。
CRC產生器325可基於主資料DQ產生第二參考系統同位資料CRCr2，且可將第二參考系統同位資料CRCr2提供至CRC檢查器330。
CRC檢查器330可將系統同位資料CRCd與第二參考系統同位資料CRCr2進行比較，可基於所述比較產生第一錯誤旗標ERR1，且可基於所述比較判定第一錯誤旗標ERR1的邏輯位準。回應於系統同位資料CRCd不同於第二參考系統同位資料CRCr2，CRC檢查器330可經由鏈路50將具有第一邏輯位準的第一錯誤 旗標ERR1傳輸至記憶體控制器100，且可經由鏈路50將主資料DQ及系統同位資料CRCd傳輸至記憶體控制器100。
CRC產生器135可基於經由鏈路50接收到的主資料DQ而產生參考系統同位資料CRCr，且可將參考系統同位資料CRCr提供至CRC檢查器140。
記憶體控制器100中的CRC檢查器140可將經由鏈路50接收到的系統同位資料CRCd與參考系統同位資料CRCr進行比較，可基於所述比較判定第二錯誤旗標ERR2的邏輯位準。回應於系統同位資料CRCd2不同於參考系統同位資料CRCr，CRC檢查器140可將具有第一邏輯位準的第二錯誤旗標ERR2提供至系統ECC引擎160。
系統ECC引擎160可接收第一錯誤旗標ERR1及第二錯誤旗標ERR2，且可基於第一錯誤旗標ERR1及第二錯誤旗標ERR2而判定經由鏈路50接收到的主資料DQ中所包含的錯誤類型。
舉例而言，當第一錯誤旗標ERR1具有第一邏輯位準且第二錯誤旗標ERR2具有第二邏輯位準(例如，邏輯低位準)時，系統ECC引擎160可判定主資料DQ包含與揮發性記憶體單元相關聯的第二類型的錯誤。
舉例而言，當第一錯誤旗標ERR1具有第二邏輯位準且第二錯誤旗標ERR2具有第一邏輯位準時，系統ECC引擎160可判定主資料DQ包含與鏈路50相關聯的第一類型的錯誤。即，主資料DQ可包含在將主資料DQ自半導體記憶體裝置200傳輸至記憶體控制器100期間出現的傳輸錯誤。
舉例而言，當第一錯誤旗標ERR1具有第一邏輯位準且 第二錯誤旗標ERR2具有第一邏輯位準時，系統ECC引擎160可判定主資料DQ包含與鏈路50相關聯的第一類型的錯誤以及與揮發性記憶體單元相關聯的第二類型的錯誤。
圖16為示出根據實例實施例的操作記憶體系統的方法的流程圖，且圖17為與圖16的方法相關聯的操作序列。
圖16及圖17是關於在圖1的記憶體系統中執行的寫入操作。
參考圖1至圖12、圖14、圖16以及圖17，為了在包含記憶體控制器100及半導體記憶體裝置200的記憶體系統10中執行寫入操作，記憶體控制器100中的CRC產生器135可基於待傳輸至半導體記憶體裝置200的主資料DQ而產生系統同位資料CRCd(操作S110)。
記憶體控制器100可經由鏈路50將主資料DQ及系統同位資料CRCd傳輸至半導體記憶體裝置200(操作S120)。
半導體記憶體裝置200中的CRC產生器325可基於經由鏈路50接收到的主資料DQ而產生第一參考系統同位資料CRCr1(操作S130)，且可將第一參考系統同位資料CRCr1提供至CRC檢查器330。
CRC檢查器330可將系統同位資料CRCd與第一參考系統同位資料CRCr1進行比較，以基於所述比較結果產生第一錯誤旗標ERR1(操作S140)，可回應於系統同位資料CRCd不同於第一參考系統同位資料CRCr1而將具有第一邏輯位準的第一錯誤旗標ERR1傳輸至記憶體控制器100(操作S145)，且可再次自記憶體控制器100接收主資料DQ及系統同位資料CRCd。
回應於系統同位資料CRCd與第一參考系統同位資料CRCr1相匹配，CRC產生器325及CRC檢查器330可將主資料DQ及系統同位資料CRCd提供至ECC編碼器420。
ECC編碼器420可對主資料DQ及系統同位資料CRCd執行ECC編碼操作以產生同位資料PRT(操作S150)。
ECC編碼器420可經由I/O閘控電路290將主資料DQ、系統同位資料CRCd以及同位資料PRT儲存於記憶體單元陣列310的目標頁中(操作S160)。ECC編碼器420可將主資料DQ及系統同位資料CRCd儲存於第一記憶體組陣列310a的正常單元區NCA中，且可將同位資料PRT儲存於第一記憶體組陣列310a的冗餘單元區RCA中。
圖18為示出根據實例實施例的操作記憶體系統的方法的流程圖，且圖19為與圖18的方法相關聯的操作序列。
圖18及圖19是關於在圖1的記憶體系統中執行的讀取操作。
參考圖1至圖11、圖13、圖15、圖18以及圖19，為了在包含記憶體控制器100及半導體記憶體裝置200的記憶體系統10中執行讀取操作，記憶體控制器100可將讀取命令CMD施加至半導體記憶體裝置200(操作S205)。
回應於讀取命令，ECC解碼器440可經由I/O閘控電路290自記憶體單元陣列310的目標頁讀取主資料DQ、系統同位資料CRCd以及同位資料PRT(操作S210)。
ECC解碼器440可使用同位資料PRT對主資料DQ及系統同位資料CRCd執行ECC解碼操作以校正主資料DQ及系統同 位資料CRCd2中的可校正錯誤(操作S220)，且可將主資料DQ及系統同位資料CRCd提供至CRC引擎320。
CRC產生器325可基於主資料DQ產生第二參考系統同位資料CRCr2(操作S230)，且可將第二參考系統同位資料CRCr2提供至CRC檢查器330。
CRC檢查器330可將系統同位資料CRCd與第二參考系統同位資料CRCr2進行比較，以基於所述比較產生第一錯誤旗標ERR1(操作S240)，且可基於所述比較判定第一錯誤旗標ERR1的邏輯位準。回應於系統同位資料CRCd不同於第二參考系統同位資料CRCr2，CRC檢查器330可產生具有第一邏輯位準的第一錯誤旗標ERR1。
CRC引擎320可將主資料DQ、系統同位資料CRCd以及第一錯誤旗標ERR1傳輸至記憶體控制器100(操作S250)。
記憶體控制器100中的CRC產生器135可基於經由鏈路50接收到的主資料DQ而產生參考系統同位資料CRCr(操作S260)，且可將參考系統同位資料CRCr提供至CRC檢查器140。
CRC檢查器140可基於系統同位資料CRCd與參考系統同位資料CRCr的比較而產生第二錯誤旗標ERR2(操作S270)，且可基於所述比較判定第二錯誤旗標ERR2的邏輯位準。
系統ECC引擎160(或，CPU 110)可接收第一錯誤旗標ERR1及第二錯誤旗標ERR2，且可基於第一錯誤旗標ERR1及第二錯誤旗標ERR2而判定經由鏈路50接收到的主資料DQ中所包含的錯誤類型(操作S280)。
因此，在半導體記憶體裝置以及包含半導體記憶體裝置 的記憶體系統中，半導體記憶體裝置將由記憶體控制器產生的系統同位資料儲存於記憶體單元陣列中，且可判定寫入資料或讀取資料中的非單位元錯誤是在資料傳輸期間產生於鏈路中，抑或藉由使用系統同位資料而產生於記憶體單元陣列中的揮發性記憶體單元中。
圖20及圖21示出根據實例實施例的記憶體系統。
參考圖20及圖21，記憶體系統10a可包含記憶體控制器100a及半導體記憶體裝置200a，當將記憶體控制器100a與圖14及圖15中的記憶體控制器100進行比較時，記憶體控制器100a可更包含最大轉變避免(maximum transition avoidance；MTA)編碼器150及MTA解碼器152，當將半導體記憶體裝置200a與圖14及圖15中的半導體記憶體裝置200進行比較時，半導體記憶體裝置200a可更包含MTA解碼器340及MTA編碼器345。
MTA編碼意謂編碼方案，其中將資料叢發劃分為兩半叢發，在一半叢發中的每一者中提取一個位元，所提取位元經由DBI線進行傳輸，且一半叢發的其他位元在經編碼以避免最大轉變之後進行傳輸。
圖20涉及在記憶體系統10a中執行的寫入操作，且圖21涉及在記憶體系統10a中執行的讀取操作。
參考圖20，在寫入操作中，MTA編碼器150可對待傳輸至半導體記憶體裝置200的主資料DQ執行MTA編碼以產生經編碼主資料DQ11，且CRC產生器135可基於經編碼主資料DQ11產生系統同位資料CRCd。
記憶體控制器100a可經由鏈路50將經編碼主資料DQ11 及系統同位資料CRCd傳輸至半導體記憶體裝置200a。
半導體記憶體裝置200a中的CRC產生器325可基於經由鏈路50接收到的經編碼主資料DQ11而產生第一參考系統同位資料CRCr1，且可將第一參考系統同位資料CRCr1提供至CRC檢查器330。半導體記憶體裝置200a可經由第一專用接腳203接收系統同位資料CRCd。
CRC檢查器330可將系統同位資料CRCd與第一參考系統同位資料CRCr1進行比較，以基於所述比較結果產生第一錯誤旗標ERR1，可回應於系統同位資料CRCd不同於第一參考系統同位資料CRCr1而將具有第一邏輯位準的第一錯誤旗標ERR1傳輸至記憶體控制器100，且可再次自記憶體控制器100接收經編碼主資料DQ11及系統同位資料CRCd。
回應於系統同位資料CRCd與第一參考系統同位資料CRCr1相匹配，CRC產生器325及CRC檢查器330可分別將經編碼主資料DQ11及系統同位資料CRCd提供至MTA解碼器340及ECC編碼器420。
MTA解碼器340可對經編碼主資料DQ11執行MTA解碼以恢復主資料DQ，且可將主資料DQ提供至ECC編碼器420。
參考圖21，在讀取操作中，ECC解碼器440可經由圖13中的I/O閘控電路290自第一記憶體組陣列310a的正常單元區NCA讀取主資料DQ及系統同位資料CRCd，且可自第一記憶體組陣列310a的冗餘單元區RCA讀取同位資料PRT。
ECC解碼器440可使用同位資料PRT對主資料DQ及系統同位資料CRCd執行ECC解碼操作以校正主資料DQ及系統同 位資料CRCd中的可校正錯誤，且可分別將主資料DQ及系統同位資料CRCd提供至MTA編碼器345及CRC檢查器330。
MTA編碼器345可對主資料DQ執行MTA編碼以產生經編碼主資料DQ12，且可將經編碼主資料DQ12提供至CRC產生器325。
CRC產生器325可基於經編碼主資料DQ12產生第二參考系統同位資料CRCr2，且可將第二參考系統同位資料CRCr2提供至CRC檢查器330。
CRC檢查器330可將系統同位資料CRCd與第二參考系統同位資料CRCr2進行比較，可基於所述比較產生第一錯誤旗標ERR1，且可基於所述比較判定第一錯誤旗標ERR1的邏輯位準。回應於系統同位資料CRCd不同於第二參考系統同位資料CRCr2，CRC檢查器330可經由專用第二接腳201及鏈路50將具有第一邏輯位準的第一錯誤旗標ERR1傳輸至記憶體控制器100a，且可經由鏈路50的專用第一接腳203將經編碼主資料DQ12及系統同位資料CRCd傳輸至記憶體控制器100a。
CRC產生器135可基於經由鏈路50接收到的經編碼主資料DQ12而產生參考系統同位資料CRCr，且可將參考系統同位資料CRCr提供至CRC檢查器140。
CRC檢查器140可將經由鏈路50接收到的系統同位資料CRCd與參考系統同位資料CRCr進行比較，可基於所述比較判定第二錯誤旗標ERR2的邏輯位準。回應於系統同位資料CRCd不同於參考系統同位資料CRCr，CRC檢查器140可將具有第一邏輯位準的第二錯誤旗標ERR2提供至系統ECC引擎160。
MTA解碼器152可對經編碼主資料DQ12執行MTA解碼以恢復主資料DQ，且可將主資料DQ提供至系統ECC引擎160。
圖22及圖23示出根據實例實施例的記憶體系統。
參考圖22及圖23，記憶體系統10b可包含記憶體控制器100b及半導體記憶體裝置200b，當將記憶體控制器100b與圖14及圖15中的記憶體控制器100進行比較時，記憶體控制器100b可更包含鏈路CRC產生器154和鏈路CRC檢查器156，且將半導體記憶體裝置200b與圖14及圖15中的半導體記憶體裝置200進行比較時，半導體記憶體裝置200b可包含鏈路CRC產生器350和鏈路CRC檢查器355，代替CRC產生器325及CRC檢查器330。
圖22涉及在記憶體系統10b中執行的寫入操作，且圖23涉及在記憶體系統10b中執行的讀取操作。在圖22中，將省略用圖14重複的描述，且在圖23中，將省略用圖15重複的描述。
參考圖22，在寫入操作中，鏈路CRC產生器154可基於待傳輸至半導體記憶體裝置200b的主資料DQ及系統同位資料CRCd而產生用於在資料傳輸期間偵測錯誤的鏈路同位資料LCRC，且可經由鏈路50將鏈路同位資料LCRC提供至半導體記憶體裝置200b。
半導體記憶體裝置200b可經由資料接腳接收主資料DQ，可經由第一專用接腳203接收系統同位資料CRCd，且可經由專用第三接腳205接收鏈路同位資料LCRC。
半導體記憶體裝置200b中的鏈路CRC產生器350可基於主資料DQ及系統同位資料CRCd而產生第一參考鏈路同位資 料LCRCr1，且可將第一參考鏈路同位資料LCRCr1提供至鏈路CRC檢查器355。
鏈路CRC檢查器355可將經由鏈路50接收到的鏈路同位資料LCRC與第一參考鏈路同位資料LCRCr1進行比較以基於所述比較產生第一錯誤旗標ERR11，可回應於鏈路同位資料LCRC不同於第一參考鏈路同位資料LCRCr1而將具有第一邏輯位準的第一錯誤旗標ERR11傳輸至記憶體控制器100，且可再次自記憶體控制器100b接收主資料DQ及鏈路同位資料LCRC。
回應於鏈路同位資料LCRC與第一參考鏈路同位資料LCRCr1相匹配，CRC產生器350可將主資料DQ及鏈路同位資料LCRC提供至ECC編碼器420。
參考圖23，在讀取操作中，ECC解碼器440可經由圖13中的I/O閘控電路290自第一記憶體組陣列310a的正常單元區NCA讀取主資料DQ及系統同位資料CRCd，且可自第一記憶體組陣列310a的冗餘單元區RCA讀取同位資料PRT。
ECC解碼器440可使用同位資料PRT對主資料DQ及系統同位資料CRCd執行ECC解碼操作以校正主資料DQ及系統同位資料CRCd中的可校正錯誤，且可將主資料DQ及系統同位資料CRCd提供至鏈路CRC產生器350。
鏈路CRC產生器350可基於主資料DQ及系統同位資料CRCd產生鏈路同位資料LCRC，且可經由第三專用接腳205及鏈路50將鏈路同位資料LCRC傳輸至記憶體控制器100b。
記憶體控制器100b中的鏈路CRC產生器154可基於經由鏈路50接收到的主資料DQ及系統同位資料CRCd而產生參考 鏈路同位資料LCRCr2，且可將參考鏈路同位資料LCRCr2提供至鏈路CRC檢查器156。
鏈路CRC檢查器156可將鏈路同位資料LCRC與參考鏈路同位資料LCRCr2進行比較，可基於所述比較產生第三錯誤旗標ERR3，且可基於所述比較判定第三錯誤旗標ERR3的邏輯位準。回應於鏈路同位資料LCRC不同於參考鏈路同位資料LCRCr2，鏈路CRC檢查器156可將具有第一邏輯位準的第三錯誤旗標ERR2提供至系統ECC引擎160。
系統ECC引擎160可接收第二錯誤旗標ERR2及第三錯誤旗標ERR3，且可基於第二錯誤旗標ERR2及第三錯誤旗標ERR3而判定經由鏈路50接收到的主資料DQ中所包含的錯誤類型。
圖24及圖25示出根據實例實施例的記憶體系統。
參考圖24及圖25，記憶體系統10c可包含記憶體控制器100c及半導體記憶體裝置200c，當將記憶體控制器100c與圖14及圖15中的記憶體控制器100進行比較時，記憶體控制器100c可更包含MTA編碼器150、MTA解碼器152、鏈路CRC產生器154以及鏈路CRC檢查器156，且當將半導體記憶體裝置200c與圖14及圖15中的半導體記憶體裝置200進行比較時，半導體記憶體裝置200c可包含MTA解碼器340、MTA編碼器345、鏈路CRC產生器350以及鏈路CRC檢查器355，代替CRC產生器325及CRC檢查器330。
圖24涉及在記憶體系統10c中執行的寫入操作，且圖25涉及在記憶體系統10c中執行的讀取操作。在圖24中，將省略用圖1、圖20以及圖22重複的描述，且在圖25中，將省略用圖15、 圖21以及圖23重複的描述。
參考圖24，在寫入操作中，記憶體控制器100c中的CRC產生器135可基於待傳輸至半導體記憶體裝置200c的主資料DQ而產生系統同位資料CRCd，且可將系統同位資料CRCd提供至MTA編碼器150。
MTA編碼器150可對待傳輸至半導體記憶體裝置200c的主資料DQ及系統同位資料CRCd執行MTA編碼以產生經編碼主資料DQ31及經編碼系統同位資料CRCd11，且可經由鏈路50將經編碼主資料DQ31及經編碼系統同位資料CRCd11傳輸至半導體記憶體裝置200c。
鏈路CRC產生器154可基於待傳輸至半導體記憶體裝置200c的經編碼主資料DQ31及經編碼系統同位資料CRCd11而產生用於在資料傳輸期間偵測錯誤的鏈路同位資料LCRC，且可經由鏈路50將鏈路同位資料LCRC提供至半導體記憶體裝置200c。
半導體記憶體裝置200c可經由資料接腳接收主資料DQ，可經由第一專用接腳203接收經編碼系統同位資料CRCd11，且可經由專用第三接腳205接收鏈路同位資料LCRC。
半導體記憶體裝置200c中的鏈路CRC產生器350可基於經編碼主資料DQ13及經編碼系統同位資料CRCd11而產生第一參考鏈路同位資料LCRCr1，且可將第一參考鏈路同位資料LCRCr1提供至鏈路CRC檢查器355。
鏈路CRC檢查器355可將經由鏈路50接收到的鏈路同位資料LCRC與第一參考鏈路同位資料LCRCr1進行比較以基於所述比較產生第一錯誤旗標ERR11，可回應於鏈路同位資料LCRC 不同於第一參考鏈路同位資料LCRCr1而將具有第一邏輯位準的第一錯誤旗標ERR11傳輸至記憶體控制器100，且可再次自記憶體控制器100c接收經編碼主資料DQ31及經編碼系統同位資料CRD11。
MTA解碼器340可對經編碼主資料DQ31及經編碼系統同位資料CRCd11執行MTA解碼以恢復主資料DQ及系統同位資料CRCd，且可將主資料DQ及系統同位資料CRCd提供至ECC編碼器420。
參考圖25，在讀取操作中，ECC解碼器440可經由圖13中的I/O閘控電路290自第一記憶體組陣列310a的正常單元區NCA讀取主資料DQ及系統同位資料CRCd，且可自第一記憶體組陣列310a的冗餘單元區RCA讀取同位資料PRT。
ECC解碼器440可使用同位資料PRT對主資料DQ及系統同位資料CRCd執行ECC解碼操作以校正主資料DQ及系統同位資料CRCd中的可校正錯誤，且可將主資料DQ及系統同位資料CRCd提供至鏈路CRC產生器350。
MTA編碼器345可對主資料DQ及系統同位資料CRCd執行MTA編碼以產生經編碼主資料DQ32及經編碼系統同位資料CRCd12，且可將經編碼主資料DQ32及經編碼系統同位資料CRCd12提供至鏈路CRC產生器350。
鏈路CRC產生器350可基於經編碼主資料DQ32及經編碼系統同位資料CRCd12產生鏈路同位資料LCRC，且可經由第三專用接腳205及鏈路50將鏈路同位資料LCRC傳輸至記憶體控制器100c。
MTA解碼器152可對經由鏈路50接收到的經編碼主資料DQ32及經編碼系統同位資料CRCd12執行MTA解碼以恢復主資料DQ及系統同位資料CRCd，可將主資料DQ提供至CRC產生器135及系統ECC引擎160，且可將系統同位資料CRCd提供至CRC檢查器140。
CRC產生器135可基於主資料DQ產生參考系統同位資料CRCr，且可將參考系統同位資料CRCr提供至CRC檢查器140。
CRC檢查器140可將系統同位資料CRCd與參考系統同位資料CRCr進行比較，且可回應於系統同位資料CRCd不同於參考系統同位資料CRCr而向系統ECC引擎160提供具有第一邏輯位準的第二錯誤旗標ERR2。
鏈路CRC產生器154可基於經由鏈路50接收到的經編碼主資料DQ32及經編碼系統同位資料CRCd12產生參考鏈路同位資料LCRCr2，且可將參考鏈路同位資料LCRCr2提供至鏈路CRC檢查器156。
鏈路CRC檢查器156可將鏈路同位資料LCRC與參考鏈路同位資料LCRCr2進行比較，可基於所述比較產生第三錯誤旗標ERR3，且可基於所述比較判定第三錯誤旗標ERR3的邏輯位準。回應於鏈路同位資料LCRC不同於參考鏈路同位資料LCRCr2，鏈路CRC檢查器156可將具有第一邏輯位準的第三錯誤旗標ERR2提供至系統ECC引擎160。
系統ECC引擎160可接收第二錯誤旗標ERR2及第三錯誤旗標ERR3，且可基於第二錯誤旗標ERR2及第三錯誤旗標ERR3而判定經由鏈路50接收到的主資料DQ中所包含的錯誤類型。
圖26為示出根據實例實施例的半導體記憶體裝置的方塊圖。
參考圖26，半導體記憶體裝置600可包含至少一個緩衝晶粒610及群組晶粒620，其在堆疊晶片結構中提供軟錯誤分析及校正功能。
群組晶粒620可包含多個記憶體晶粒620-1至記憶體晶粒620-u(u為大於二的自然數)，其堆疊於至少一個緩衝晶粒610上且經由多個矽穿孔(through silicon via；TSV)線輸送資料。
多個記憶體晶粒620-1至記憶體晶粒620-u中的每一者可包含單元核心622、ECC引擎624以及CRC引擎626。單元核心622可包含耦接至多個字元線及多個位元線的多個揮發性記憶體單元。
ECC引擎624可採用圖9的晶粒上ECC引擎400，且CRC引擎626可採用圖7中的CRC引擎320。
因此，ECC引擎624可對自至少一個緩衝晶粒610提供的主資料及系統同位資料執行ECC編碼以產生核心同位資料，可使用自單元核心622提供的系統同位資料對自單元核心622提供的主資料及系統同位資料執行ECC解碼以校正主資料及系統同位資料中的可校正錯誤，且可將主資料及系統同位資料提供至CRC引擎626。
在寫入操作中，CRC引擎626可經由緩衝晶粒610自外部接收主資料及系統同位資料，可基於主資料產生第一參考系統同位資料，可將系統同位資料與第一參考系統同位資料進行比較，且可回應於系統同位資料不同於第一參考系統同位資料而經由緩 衝晶粒610將具有第一邏輯位準的第一錯誤旗標傳輸至記憶體控制器。CRC引擎626可回應於系統同位資料與第一參考系統同位資料相匹配而將主資料及系統同位資料儲存於單元核心中。
在讀取操作中，CRC引擎626可自ECC引擎624接收主資料及系統同位資料，可基於主資料產生第二參考系統同位資料，可將系統同位資料與第二參考系統同位資料進行比較，且可回應於系統同位資料不同於第二參考系統同位資料而經由緩衝晶粒610將具有第一邏輯位準的第一錯誤旗標傳輸至記憶體控制器。
至少一個緩衝晶粒610可包含通孔ECC引擎612，當自經由TSV線接收到的傳輸資料偵測到傳輸錯誤且產生錯誤校正資料時，所述通孔ECC引擎612使用傳輸同位位元來校正傳輸錯誤。
半導體記憶體裝置600可為經由TSV線傳輸送資料及控制信號的堆疊晶片型記憶體裝置或堆疊記憶體裝置。TSV線亦可稱作貫穿電極。
傳輸資料處出現的傳輸錯誤可歸因於TSV線處出現的雜訊。由於因TSV線處出現的雜訊而引起的資料故障可與歸因於記憶體晶粒的錯誤操作的資料故障區分開，因此其可視為軟資料故障(或軟錯誤)。軟資料故障可歸因於傳輸路徑上的傳輸故障而產生，且可藉由ECC操作偵測及糾正。
藉由以上描述，形成於一個記憶體晶粒620-u處的資料TSV線群組632可包含TSV線L1、TSV線L2至TSVL線Lu，且同位TSV線群組634可包含TSV線L10至TSV線Lv。
資料TSV線群組632的TSV線L1、TSV線L2至TSV線Lu以及同位TSV線群組634的同位TSV線L10至同位TSV線 Lv可連接至對應地形成於記憶體晶粒620-1至記憶體晶粒620-u當中的微型凸塊MCB。
多個記憶體晶粒620-1至記憶體晶粒620-u中的每一者可包含DRAM單元，所述DRAM單元各自包含至少一個存取電晶體及一個儲存電容器。
半導體記憶體裝置600可具有三維(three-dimensional；3D)晶片結構或2.5D晶片結構以經由資料匯流排B10與記憶體控制器通信。至少一個緩衝晶粒610可經由資料匯流排B10與記憶體控制器連接。
基於經由同位TSV線群組634接收到的傳輸同位位元，通孔ECC引擎612可判定經由資料TSV線群組632接收到的傳輸資料處是否出現傳輸錯誤。
當偵測到傳輸錯誤時，通孔ECC引擎612可使用傳輸同位位來校正傳輸資料上的傳輸錯誤。當傳輸錯誤不可校正時，通孔ECC引擎612可輸出指示出現不可校正資料錯誤的資訊。
圖27為示出根據實例實施例的包含堆疊記憶體裝置的半導體封裝的圖。
參考圖27，半導體封裝900可包含一或多個堆疊記憶體裝置910及圖形處理單元(graphic processing unit；GPU)920，且GPU 920包含記憶體控制器(memory controller；CONT)925。
堆疊記憶體裝置910及GPU 920可安裝於插入件930上，且其上安裝有堆疊記憶體裝置910及GPU 920的插入件930可安裝於封裝基底940上。封裝基底940可安裝於焊球950上。記憶體控制器925可採用圖1中的記憶體控制器100。
堆疊記憶體裝置910中的每一者可按各種形式實施，且可為其中堆疊多個層的高頻寬記憶體(high bandwidth memory；HBM)形式的記憶體裝置。因此，堆疊記憶體裝置910中的每一者可包含緩衝晶粒及多個記憶體晶粒，且多個記憶體晶粒中的每一者可包含記憶體單元陣列、晶粒上ECC引擎以及CRC引擎。
多個堆疊記憶體裝置910可安裝於插入件930上，且GPU 920可與多個堆疊記憶體裝置910通信。舉例而言，堆疊式記憶體裝置910中的每一者及GPU 920可包含實體區，且可經由實體區在堆疊記憶體裝置910與GPU 920之間執行通信。
如上文所提及，在根據實例實施例的半導體記憶體裝置及記憶體系統中，半導體記憶體裝置將由記憶體控制器產生的系統同位資料儲存於記憶體單元陣列中，且可判定寫入資料或讀取資料中的非單位元錯誤是在資料傳輸期間產生於鏈路中，抑或藉由使用系統同位資料而產生於記憶體單元陣列中的揮發性記憶體單元中。
本揭露可應用於使用ECC的半導體記憶體裝置及記憶體系統。
前述內容示出實例實施例，且不應視為限制所述實例實施例。儘管已描述少許實例實施例，但所屬領域中具通常知識者將易於瞭解，在實質上不脫離本揭露的新穎教示及優點的情況下，可在實例實施例中進行許多修改。因此，所有此類修改均意欲包含於如申請專利範圍中所定義的本揭露的範疇內。
200:半導體記憶體裝置
210:控制邏輯電路
211:命令解碼器
212:模式暫存器
220:位址暫存器
230:記憶體組控制邏輯
240:列位址多工器
245:刷新計數器
250:行位址鎖存器
260:列解碼器
260a:第一列解碼器
260s:第十六列解碼器
270:行解碼器
270a:第一行解碼器
270s:第十六行解碼器
285:感測放大器
285a:第一感測放大器
285s:第十六感測放大器
290:輸入/輸出閘控電路
310:記憶體單元陣列
310a:第一記憶體組陣列
310s:第十六記憶體組陣列
320:CRC引擎
400:晶粒上錯誤校正碼引擎
ADDR:位址
BANK_ADDR:記憶體組位址
BTL:位元線
CMD:命令
COL_ADDR、COL_ADDR':行位址
CRCd:系統同位資料
CTL1:第一控制信號
CTL2:第二控制信號
CW:碼字
DQ:主資料
MC:記憶體單元
RA、ROW_ADDR:列位址
REF_ADDR:刷新列位址
WL:字元線

Claims (20)

  1. 一種半導體記憶體裝置，包括：記憶體單元陣列，包含耦接至多個字元線及多個位元線的多個揮發性記憶體單元；以及循環冗餘檢查(CRC)引擎，在對所述記憶體單元陣列進行的記憶體操作中，經組態以：偵測經由鏈路自記憶體控制器提供的主資料及系統同位資料中的錯誤，所述記憶體控制器位於所述半導體記憶體裝置外部；基於所述系統同位資料以及第一參考系統同位資料或第二參考系統同位資料的比較產生錯誤旗標，所述錯誤旗標指示偵測到的所述錯誤是對應於與所述鏈路相關聯的第一類型的錯誤抑或與多個所述揮發性記憶體單元相關聯的第二類型的錯誤；以及將所述錯誤旗標傳輸至所述記憶體控制器。
  2. 如請求項1所述的半導體記憶體裝置，其中所述CRC引擎包含CRC產生器及CRC檢查器，且其中，在基於來自所述記憶體控制器的寫入命令的寫入操作期間，所述CRC產生器經組態以基於自所述記憶體控制器提供的所述主資料而產生第一參考系統同位資料，且所述CRC檢查器經組態以基於所述系統同位資料與所述第一參考系統同位資料的比較而判定與所述第一類型的錯誤相關聯的所述錯誤旗標的邏輯位準。
  3. 如請求項2所述的半導體記憶體裝置，其中所述CRC檢查器經組態以回應於所述系統同位資料不同於所述第一參考系 統同位資料而將具有第一邏輯位準的所述錯誤旗標傳輸至所述記憶體控制器。
  4. 如請求項2所述的半導體記憶體裝置，其中所述CRC檢查器包含：第一緩衝器，經組態以儲存所述系統同位資料；第二緩衝器，經組態以儲存所述第一參考系統同位資料；比較器，經組態以自所述第一緩衝器接收所述系統同位資料以及自所述第二緩衝器接收所述第一參考系統同位資料，且經組態以藉由將所述系統同位資料與所述第一參考系統同位資料進行比較而產生校正子資料；以及錯誤旗標產生器，經組態以基於所述校正子資料產生所述錯誤旗標，且基於所述校正子資料判定所述錯誤旗標的所述邏輯位準。
  5. 如請求項2所述的半導體記憶體裝置，更包括：晶粒上錯誤校正碼(ECC)引擎，其中所述晶粒上ECC引擎包含ECC編碼器，且其中在所述寫入操作中，所述ECC編碼器經組態以：對所述主資料及所述系統同位資料執行ECC編碼操作，以產生用於校正所述記憶體單元陣列中所產生的錯誤的同位資料；以及將所述主資料、所述系統同位資料以及所述同位資料儲存於所述記憶體單元陣列的目標頁中。
  6. 如請求項5所述的半導體記憶體裝置，其中所述晶粒上ECC引擎經組態以： 將所述主資料及所述系統同位資料儲存於所述目標頁的正常單元區中；以及將所述同位資料儲存於所述目標頁的冗餘單元區中。
  7. 如請求項5所述的半導體記憶體裝置，其中所述晶粒上ECC引擎更包含ECC解碼器，且其中在基於來自所述記憶體控制器的讀取命令的讀取操作中，所述ECC解碼器經組態以：自所述目標頁讀取所述主資料、所述系統同位資料以及所述同位資料；使用所述同位資料對所述主資料及所述系統同位資料執行ECC解碼操作，以校正所述主資料及所述系統同位資料中的可校正錯誤；以及將所述主資料及所述系統同位資料傳輸至所述記憶體控制器。
  8. 如請求項7所述的半導體記憶體裝置，其中所述CRC產生器經組態以基於自所述ECC解碼器接收到的所述主資料而產生第二參考系統同位資料，且其中所述CRC檢查器經組態以基於所述系統同位資料與所述第二參考系統同位資料的比較而判定與所述第二類型的錯誤相關聯的所述錯誤旗標的邏輯位準。
  9. 如請求項8所述的半導體記憶體裝置，其中所述CRC檢查器經組態以回應於所述系統同位資料不同於所述第二參考系統同位資料，從而指示所述主資料及所述系統同位資料包含與所述多個揮發性記憶體單元相關聯的不可校正錯誤，而將具有第一 邏輯位準的所述錯誤旗標傳輸至所述記憶體控制器。
  10. 如請求項7所述的半導體記憶體裝置，其中所述ECC解碼器包含：校正子產生電路，經組態以基於自所述目標頁讀取的所述主資料及所述系統同位資料而產生校正子資料；錯誤定位器，經組態以產生指示所述主資料及所述系統同位資料中的至少一個錯誤位元的位置的錯誤位置信號；以及資料校正器，經組態以基於所述錯誤位置信號而校正所述主資料及所述系統同位資料中的所述可校正錯誤。
  11. 如請求項2所述的半導體記憶體裝置，其中所述CRC產生器經組態以藉由對所述主資料執行CRC操作來產生所述第一參考系統同位資料。
  12. 如請求項2所述的半導體記憶體裝置，其中所述半導體記憶體裝置經組態以經由第一專用接腳自所述記憶體控制器接收所述系統同位資料，且經組態以經由不同於所述第一專用接腳的第二專用接腳將所述錯誤旗標傳輸至所述記憶體控制器。
  13. 一種記憶體系統，包括：半導體記憶體裝置；以及記憶體控制器，經組態以與所述半導體記憶體裝置通信且控制所述半導體記憶體裝置，其中所述半導體記憶體裝置包含：記憶體單元陣列，包含耦接至多個字元線及多個位元線的多個揮發性記憶體單元；第一循環冗餘檢查(CRC)引擎，在對所述記憶體單元陣列 進行的記憶體操作中，經組態以：偵測經由鏈路自所述記憶體控制器提供的主資料及系統同位資料中的錯誤；以及基於所述系統同位資料以及第一參考系統同位資料或第二參考系統同位資料的比較產生第一錯誤旗標，所述第一錯誤旗標指示偵測到的所述錯誤是對應於與所述鏈路相關聯的第一類型的錯誤抑或與所述多個揮發性記憶體單元相關聯的第二類型的錯誤；以及晶粒上錯誤校正碼(ECC)引擎，經組態以對所述主資料及所述系統同位資料執行ECC編碼操作，且經組態以對所述主資料及所述系統同位資料執行ECC解碼操作。
  14. 如請求項13所述的記憶體系統，其中所述記憶體控制器包含第二CRC引擎以及經組態以控制所述記憶體控制器的操作的中央處理單元(CPU)，其中在對所述半導體記憶體裝置進行的寫入操作中，所述第二CRC引擎經組態以基於所述主資料產生所述系統同位資料，且經組態以將所述主資料及所述系統同位資料傳輸至所述半導體記憶體裝置，其中所述第一CRC引擎包含CRC產生器及CRC檢查器，且其中，在基於來自所述記憶體控制器的寫入命令的所述寫入操作期間，所述CRC產生器經組態以基於所述主資料產生第一參考系統同位資料，且所述CRC檢查器經組態以基於將所述系統同位資料與所述 第一參考系統同位資料進行比較而將所述第一錯誤旗標傳輸至所述記憶體控制器，所述第一錯誤旗標具有指示出現所述第一類型的錯誤的第一邏輯位準。
  15. 如請求項14所述的記憶體系統，其中所述記憶體控制器經組態以回應於接收到具有所述第一邏輯位準的所述第一錯誤旗標而將所述主資料及所述系統同位資料傳輸至所述半導體記憶體裝置。
  16. 如請求項14所述的記憶體系統，其中所述晶粒上ECC引擎包含ECC編碼器及ECC解碼器，其中在所述寫入操作中，所述ECC編碼器經組態以對所述主資料及所述系統同位資料執行所述ECC編碼操作以產生同位資料，且經組態以將所述主資料、所述系統同位資料以及所述同位資料儲存於所述記憶體單元陣列的目標頁中，且其中在基於來自所述記憶體控制器的讀取命令的讀取操作中，所述ECC解碼器經組態以：自所述目標頁讀取所述主資料、所述系統同位資料以及所述同位資料；使用所述同位資料對所述主資料及所述系統同位資料執行所述ECC解碼操作，以校正所述主資料及所述系統同位資料中的可校正錯誤；以及將所述主資料及所述系統同位資料傳輸至所述記憶體控制器。
  17. 如請求項16所述的記憶體系統，其中所述CRC產生器經組態以基於自所述ECC解碼器接收 到的所述主資料而產生第二參考系統同位資料，且其中所述CRC檢查器經組態以基於將所述系統同位資料與所述第二參考系統同位資料進行比較而將所述第一錯誤旗標傳輸至所述記憶體控制器，所述第一錯誤旗標具有指示出現所述第二類型的錯誤的第一邏輯位準。
  18. 如請求項16所述的記憶體系統，其中所述第二CRC引擎包含CRC產生器及CRC檢查器，其中所述CRC產生器在所述讀取操作中經組態以基於自所述半導體記憶體裝置接收到的所述主資料而產生參考系統同位資料，且其中所述CRC檢查器經組態以基於將所述系統同位資料與所述參考系統同位資料進行比較而產生與所述第一類型的錯誤相關聯的第二錯誤旗標，且經組態以基於所述比較判定所述第二錯誤旗標的邏輯位準。
  19. 如請求項18所述的記憶體系統，其中所述CPU經組態以基於所述第一錯誤旗標及所述第二錯誤旗標而判定所述主資料中的錯誤是與所述第一類型的錯誤抑或所述第二類型的錯誤相關聯。
  20. 一種半導體記憶體裝置，包括：記憶體單元陣列，包含耦接至多個字元線及多個位元線的多個揮發性記憶體單元；以及循環冗餘檢查(CRC)引擎，在對所述記憶體單元陣列進行的記憶體操作中，經組態以：偵測經由鏈路自記憶體控制器提供的主資料及系統同位資料 中的錯誤，所述記憶體控制器位於所述半導體記憶體裝置外部；以及基於所述系統同位資料以及第一參考系統同位資料或第二參考系統同位資料的比較產生錯誤旗標，所述錯誤旗標指示偵測到的所述錯誤是對應於與所述鏈路相關聯的第一類型的錯誤抑或與所述多個揮發性記憶體單元相關聯的第二類型的錯誤；以及晶粒上錯誤校正碼(ECC)引擎，經組態以對所述主資料及所述系統同位資料執行ECC編碼操作，且經組態以對所述主資料及所述系統同位資料執行ECC解碼操作，其中所述CRC引擎包含CRC產生器及CRC檢查器，且其中，在基於來自所述記憶體控制器的命令的所述記憶體操作期間，所述CRC產生器經組態以基於自所述記憶體控制器提供的所述主資料而產生第一參考系統同位資料，且所述CRC檢查器經組態以基於所述系統同位資料與所述第一參考系統同位資料的比較而判定與所述第一類型的錯誤及所述第二類型的錯誤中的一者相關聯的所述錯誤旗標的邏輯位準。
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