CN115482870A - 半导体存储器装置和包括半导体存储器装置的存储器系统 - Google Patents

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Abstract

公开了半导体存储器装置和包括半导体存储器装置的存储器系统。所述半导体存储器装置包括存储器单元阵列和循环冗余校验(CRC)引擎。存储器单元阵列包括结合到多条字线和多条位线的多个易失性存储器单元。CRC引擎在对存储器单元阵列的存储器操作中：检测通过链路从半导体存储器装置外部的存储器控制器提供的主数据和系统奇偶校验数据中的错误，基于系统奇偶校验数据生成错误标志并将错误标志发送到存储器控制器，错误标志指示检测到的错误是对应于与链路相关联的第一类型的错误还是对应于与易失性存储器单元相关联的第二类型的错误。

Description

半导体存储器装置和包括半导体存储器装置的存储器系统
本申请要求于2021年5月31日在韩国知识产权局提交的第10-2021-0069726号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
示例实施例涉及存储器领域，更具体地，涉及半导体存储器装置和包括半导体存储器装置的存储器系统。
背景技术
半导体存储器装置可被分类为非易失性存储器装置(诸如，闪存装置)和易失性存储器装置(诸如，动态随机存取存储器(DRAM))。DRAM的高速操作和成本效率使得DRAM可用于系统存储器。由于DRAM的制造设计规则的持续缩小，DRAM中的存储器单元的位错误可快速增加，并且DRAM的良率可降低。
发明内容
一些示例实施例提供了能够识别在数据传输期间生成的错误和在存储器单元中生成的错误的存储器装置。
一些示例实施例提供了包括能够识别在数据传输期间生成的错误和在存储器单元中生成的错误的存储器装置的存储器系统。
根据示例实施例，一种半导体存储器装置包括存储器单元阵列和循环冗余校验(CRC)引擎。存储器单元阵列包括结合到多条字线和多条位线的多个易失性存储器单元。CRC引擎在对存储器单元阵列的存储器操作中：检测通过链路从存储器控制器提供的主数据和系统奇偶校验数据中的错误，基于系统奇偶校验数据生成错误标志，并且将错误标志发送到存储器控制器，错误标志指示检测到的错误是对应于与链路相关联的第一类型的错误还是对应于与易失性存储器单元相关联的第二类型的错误。
根据示例实施例，一种存储器系统包括：半导体存储器装置；以及存储器控制器，与半导体存储器装置通信并且控制半导体存储器装置。半导体存储器装置包括存储器单元阵列、第一循环冗余校验(CRC)引擎以及裸片上纠错码(ECC)引擎。存储器单元阵列包括结合到多条字线和多条位线的多个易失性存储器单元。第一CRC引擎在对存储器单元阵列的存储器操作中：检测通过链路从存储器控制器提供的主数据和系统奇偶校验数据中的错误；并且基于系统奇偶校验数据生成第一错误标志，第一错误标志指示检测到的错误是对应于与链路相关联的第一类型的错误还是对应于与易失性存储器单元相关联的第二类型的错误。裸片上ECC引擎对主数据和系统奇偶校验数据执行ECC编码操作，并且对主数据和系统奇偶校验数据执行ECC解码操作。
根据示例实施例，一种半导体存储器装置包括存储器单元阵列、循环冗余校验(CRC)引擎以及裸片上纠错码(ECC)引擎。存储器单元阵列包括结合到多条字线和多条位线的多个易失性存储器单元。CRC引擎在对存储器单元阵列的存储器操作中：检测通过链路从存储器控制器提供的主数据和系统奇偶校验数据中的错误，并且基于系统奇偶校验数据生成错误标志，错误标志指示检测到的错误是对应于与链路相关联的第一类型的错误还是对应于与易失性存储器单元相关联的第二类型的错误。裸片上ECC引擎对主数据和系统奇偶校验数据执行ECC编码操作，并且对主数据和系统奇偶校验数据执行ECC解码操作。CRC引擎包括CRC生成器和CRC校验器。在基于来自存储器控制器的命令的存储器操作期间，CRC生成器基于从存储器控制器提供的主数据生成第一参考系统奇偶校验数据，并且CRC校验器基于系统奇偶校验数据与第一参考系统奇偶校验数据的比较来确定与第一类型的错误和第二类型的错误之一相关联的错误标志的逻辑电平。
因此，在根据示例实施例的半导体存储器装置和存储器系统中，半导体存储器装置将由存储器控制器生成的系统奇偶校验数据存储在存储器单元阵列中，并且可通过使用系统奇偶校验数据来确定写入数据或读取数据中的非单个位错误(non single-biterror)是在数据传输期间在链路中生成还是在存储器单元阵列中的易失性存储器单元中生成。
附图说明
通过下面结合附图的详细描述，将更清楚地理解说明性的非限制性示例实施例。
图1是示出根据示例实施例的存储器系统的框图。
图2是示出根据示例实施例的图1的存储器系统中的存储器控制器的框图。
图3是根据示例实施例的图2的存储器控制器中的CRC校验器的框图。
图4是示出根据示例实施例的图3中的比较器的示例的电路图。
图5是示出根据示例实施例的图1的存储器系统中的半导体存储器装置的示例的框图。
图6示出图5的半导体存储器装置中的第一存储体阵列的示例。
图7是示出根据示例实施例的图5的半导体存储器装置中的CRC引擎的示例的框图。
图8是根据示例实施例的图7的CRC引擎中的CRC校验器的框图。
图9是示出根据示例实施例的图5的半导体存储器装置中的裸片上ECC引擎的示例的框图。
图10示出根据示例实施例的图9的裸片上ECC引擎中的ECC编码器的示例。
图11示出根据示例实施例的图9的裸片上ECC引擎中的ECC解码器的示例。
图12示出写入操作中的图5的半导体存储器装置的一部分。
图13示出读取操作中的图5的半导体存储器装置的一部分。
图14示出根据示例实施例的写入操作中的图1的存储器系统。
图15示出根据示例实施例的读取操作中的图1的存储器系统。
图16是示出根据示例实施例的操作存储器系统的方法的流程图。
图17是与图16的方法相关联的操作顺序。
图18是示出根据示例实施例的操作存储器系统的方法的流程图。
图19是与图18的方法相关联的操作顺序。
图20和图21示出根据示例实施例的存储器系统。
图22和图23示出根据示例实施例的存储器系统。
图24和图25示出根据示例实施例的存储器系统。
图26是示出根据示例实施例的半导体存储器装置的框图。
图27是示出根据示例实施例的包括堆叠式存储器装置的半导体封装件的示图。
具体实施方式
在下文中将参照示出了一些示例实施例的附图更全面地描述各种示例实施例。
图1是示出根据示例实施例的存储器系统的框图。
参照图1，存储器系统10可包括存储器控制器100和半导体存储器装置200。
存储器控制器100可控制存储器系统10的整体操作并且可控制外部主机与半导体存储器装置200之间的数据交换。
例如，存储器控制器100可响应于来自主机的请求而将数据写入半导体存储器装置200中或从半导体存储器装置200读取数据。此外，存储器控制器100可向半导体存储器装置200发出操作命令以用于控制半导体存储器装置200。
存储器控制器100可将命令CMD和地址ADDR发送到半导体存储器装置200，并且可与半导体存储器装置200交换主数据DQ和系统奇偶校验数据CRCd。系统奇偶校验数据CRCd可以是用于检测和/或纠正在存储器控制器100与半导体存储器装置200之间的数据传输期间发生的错误的奇偶校验位，并且可包括循环冗余校验(CRC)位。例如，系统奇偶校验数据CRCd可包括16位。
半导体存储器装置200可将第一错误标志ERR1发送到存储器控制器100，第一错误标志ERR1指示在主数据DQ和系统奇偶校验数据CRCd中检测到的一个或多个错误是对应于在数据传输期间生成的且与链路相关联的第一类型的错误还是对应于与半导体存储器装置200中的易失性存储器单元(例如，存储器单元)相关联的第二类型的错误。
在一些实施例中，半导体存储器装置200是包括多个动态(易失性)存储器单元的存储器装置(诸如，包括图形双倍数据速率GDDR7同步DRAM(SDRAM)的动态随机存取存储器(DRAM))，但实施例不限于此。
存储器控制器100可包括中央处理器(CPU)110和CRC引擎130，并且半导体存储器装置200可包括CRC引擎320、裸片上(on-die，OD)纠错码(ECC)引擎400和存储器单元阵列(MCA)310。
CRC引擎320可被称为第一CRC引擎，并且CRC引擎130可被称为第二CRC引擎。
CPU 110可控制存储器控制器100的整体操作。
CRC引擎130可通过对从主机提供的主数据DQ执行CRC操作来生成系统奇偶校验数据CRCd，并且可在对半导体存储器装置200的写入操作中将主数据DQ和系统奇偶校验数据CRCd发送到半导体存储器装置200。
在读取操作中，CRC引擎130可从半导体存储器装置200接收主数据DQ和系统奇偶校验数据CRCd，可基于主数据DQ生成参考系统奇偶校验数据，并且可基于系统奇偶校验数据CRCd和参考系统奇偶校验数据的比较来检查(或确定)在主数据DQ和系统奇偶校验数据CRCd从半导体存储器装置200被发送期间是否发生错误。
在写入操作中，半导体存储器装置200中的CRC引擎320可基于主数据DQ生成第一参考系统奇偶校验数据，可基于系统奇偶校验数据CRCd和第一参考系统奇偶校验数据的比较来生成与传输错误相关联的第一错误标志ERR1，并且可通过错误引脚将第一错误标志ERR1发送到存储器控制器100。
响应于系统奇偶校验数据CRCd不同于第一参考系统奇偶校验数据，CRC引擎320可将具有第一逻辑电平(例如，逻辑高电平)的第一错误标志ERR1发送到存储器控制器100，存储器控制器100可响应于具有第一逻辑电平的第一错误标志ERR1再次将主数据DQ和系统奇偶校验数据CRCd发送到半导体存储器装置200。
在写入操作中，裸片上ECC引擎400可对主数据DQ和系统奇偶校验数据CRCd执行ECC编码操作以生成奇偶校验数据，并且可将主数据DQ、系统奇偶校验数据CRCd和奇偶校验数据存储在存储器单元阵列310的目标页中。由裸片上ECC引擎400生成的奇偶校验数据可被称为核心奇偶校验数据。
在读取操作中，裸片上ECC引擎400可从存储器单元阵列310的目标页读取主数据DQ、系统奇偶校验数据CRCd和奇偶校验数据，可使用奇偶校验数据对主数据DQ和系统奇偶校验数据CRCd执行ECC解码操作以纠正主数据DQ和系统奇偶校验数据CRCd中的可纠正错误，并且可将主数据DQ和系统奇偶校验数据CRCd提供给CRC引擎320。
在读取操作中，CRC引擎320可生成第二参考系统奇偶校验数据，可基于系统奇偶校验数据CRCd和第二参考系统奇偶校验数据的比较来生成与易失性存储器单元中的错误相关联的第一错误标志ERR1，并且可将第一错误标志ERR1发送到存储器控制器100。
响应于系统奇偶校验数据CRCd不同于第二参考系统奇偶校验数据(这指示在易失性存储器单元中发生不可纠正错误)，CRC引擎320可将具有第一逻辑电平的第一错误标志ERR1、主数据DQ和系统奇偶校验数据CRCd发送到存储器控制器100。
图2是示出根据示例实施例的图1的存储器系统中的存储器控制器的示例的框图。
参照图2，存储器控制器100可包括CPU 110、主机接口120、数据寄存器125、CRC引擎130、系统ECC引擎160、数据输出缓冲器170、数据输入缓冲器175、错误标志缓冲器183、命令缓冲器190和地址缓冲器195。CRC引擎130可包括CRC生成器135和CRC校验器140。
主机接口120可从主机接收请求REQ和数据DTA，并且可将数据DTA提供给数据寄存器125。
数据寄存器125可存储数据DTA，并且可将数据DTA作为主数据DQ提供给数据输出缓冲器170和CRC生成器135。
在写入操作中，CRC生成器135可基于主数据DQ生成系统奇偶校验数据CRCd1，并且可将系统奇偶校验数据CRCd1发送到半导体存储器装置200。数据输出缓冲器170可在系统奇偶校验数据CRCd1被发送到半导体存储器装置200的同时将主数据DQ1发送到半导体存储器装置200。
在读取操作中，数据输入缓冲器175可从半导体存储器装置200接收主数据DQ2，并且可将主数据DQ2提供给CRC生成器135和系统ECC引擎160。
在读取操作中，CRC生成器135可基于主数据DQ2生成参考系统奇偶校验数据CRCr，并且可将参考系统奇偶校验数据CRCr提供给CRC校验器140。
CRC校验器140可将从半导体存储器装置200接收的系统奇偶校验数据CRCd2与参考系统奇偶校验数据CRCr进行比较，可生成与传输错误相关联的第二错误标志ERR2，并且可将第二错误标志ERR2提供给系统ECC引擎160。响应于系统奇偶校验数据CRCd2不同于参考系统奇偶校验数据CRCr(这指示在读取操作期间发生传输错误)，CRC校验器140可输出具有第一逻辑电平的第二错误标志ERR2。
错误标志缓冲器183可从半导体存储器装置200接收第一错误标志ERR1，可将第一错误标志ERR1提供给系统ECC引擎160。
系统ECC引擎160可在写入操作中基于第一错误标志ERR1生成指示错误的类型的决策信号DS，可在读取操作中基于第一错误标志ERR1和第二错误标志ERR2生成决策信号DS，并且可将决策信号DS提供给CPU 110。此外，系统ECC引擎160在读取操作中可接收主数据DQ2，可基于第一错误标志ERR1和第二错误标志ERR2来纠正主数据DQ2中的可纠正错误，并且可将纠正后的主数据C_DQ或者主数据DQ提供给CPU 110。
CPU 110可基于决策信号DS来确定纠正后的主数据C_DQ或主数据DQ中的不可纠正错误的类型。也就是说，CPU 110可基于第一错误标志ERR1和第二错误标志ERR2来确定纠正后的主数据C_DQ或主数据DQ中的不可纠正错误的类型。
命令缓冲器190可在CPU 110的控制下存储与请求REQ对应的命令CMD，并且可将命令CMD发送到半导体存储器装置200。地址缓冲器195可在CPU 110的控制下存储地址ADDR，并且可将地址ADDR发送到半导体存储器装置200。
尽管未示出，但存储器控制器100还可包括数据反转决策电路和数据反转电路。在这种情况下，半导体存储器装置200还可包括与数据反转决策电路和数据反转电路对应的电路。
数据反转决策电路可对从数据寄存器125提供的主数据DQ的每个单位数据中的具有第二逻辑电平的第一数据位的数量进行计数，并且可基于该计数提供指示是否反转每个单位数据的决策信号。
数据反转电路可响应于决策信号而选择性地反转单位数据以提供主数据DQ。例如，当第二逻辑电平是逻辑低电平(“0”)时，数据反转决策电路可在每个单位数据中的第一数据位的数量大于具有第一逻辑电平的第二数据位的数量时将具有第二逻辑电平的决策信号输出到数据反转电路。当数据反转电路接收到具有第二逻辑电平的决策信号时，数据反转电路可反转对应的单位数据的数据位。数据反转决策电路可输出针对每个单位数据的决策信号作为数据总线反转(DBI)位。
DBI是一种用于电流减少的技术，在该技术中，为了降低如与高电平信号相比在传输低电平信号时以电源电压终止的传输线中的大量电流消耗，如果数据包括比高电平位更大数量的低电平位，则在附加传输指示数据转换的信号的情况下，数据被转换为包括总位数的一半或更少的低电平位，从而减少电流消耗。
CRC生成器135可在写入操作中基于主数据DQ和DBI位生成系统奇偶校验数据CRCd1，并且可在读取操作中基于主数据DQ和DBI位生成参考系统奇偶校验数据CRCr。
图3是根据示例实施例的图2的存储器控制器中的CRC校验器的框图。
参照图3，CRC校验器140可包括第一缓冲器141、第二缓冲器142、比较器143和错误标志生成器148。
第一缓冲器141可存储系统奇偶校验数据CRCd2。第二缓冲器142可存储参考系统奇偶校验数据CRCr。比较器143可从第一缓冲器141接收系统奇偶校验数据CRCd2，可从第二缓冲器142接收参考系统奇偶校验数据CRCr，可将系统奇偶校验数据CRCd2与参考系统奇偶校验数据CRCr进行比较，并且可基于该比较来生成指示系统奇偶校验数据CRCd2与参考系统奇偶校验数据CRCr是否匹配的校正子数据SDRc。错误标志生成器148可基于校正子数据SDRc生成指示在读取操作中接收的数据包括错误的第二错误标志ERR2。
图4是示出根据示例实施例的图3中的比较器的示例的电路图。
参照图4，比较器143可包括第一比较块144和第二比较块145。
第一比较块144可包括多个异或门1441至1448，并且第二比较块145可包括多个异或门1451至1458。异或门1441至1448对系统奇偶校验数据CRCd2的位CRCd[0]至CRCd[7]和参考系统奇偶校验数据CRCr的位CRCr[0]至CRCr[7]的对应位执行异或运算，并且输出校正子数据SDRc的对应校正子位SY0至SY7。异或门1451至1458对系统奇偶校验数据CRCd2的位CRCd[8]至CRCd[15]和参考系统奇偶校验数据CRCr的位CRCr[8]至CRCr[15]的对应位执行异或运算，并且输出校正子数据SDRc的对应校正子位SY8至SY15。
图5是示出根据示例实施例的图1的存储器系统中的半导体存储器装置的示例的框图。
参照图5，半导体存储器装置200可包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新计数器245、行地址复用器(RA MUX)240、列地址(CA)锁存器250、行解码器260、列解码器270、存储器单元阵列310、感测放大器285、输入/输出(I/O)门控电路290、裸片上ECC引擎400和CRC引擎320。
存储器单元阵列310可包括第一存储体阵列310a至第十六存储体阵列310s。行解码器260可包括分别结合到第一存储体阵列310a至第十六存储体阵列310s的第一行解码器260a至第十六行解码器260s，列解码器270可包括分别结合到第一存储体阵列310a至第十六存储体阵列310s的第一列解码器270a至第十六列解码器270s，并且感测放大器285可包括分别结合到第一存储体阵列310a至第十六存储体阵列310s的第一感测放大器285a至第十六感测放大器285s。
第一存储体阵列310a至第十六存储体阵列310s、第一行解码器260a至第十六行解码器260s、第一列解码器270a至第十六列解码器270s和第一感测放大器285a至第十六感测放大器285s可形成第一存储体至第十六存储体。
第一存储体阵列310a至第十六存储体阵列310s中的每个包括形成在多条字线WL和多条位线BTL的交叉点处的多个存储器单元MC。
地址寄存器220可从存储器控制器100接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可将接收的存储体地址BANK_ADDR提供给存储体控制逻辑230，可将接收的行地址ROW_ADDR提供给行地址复用器240，并且可将接收的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230可响应于存储体地址BANK_ADDR而生成存储体控制信号。第一行解码器260a至第十六行解码器260s中的与存储体地址BANK_ADDR对应的一个行解码器响应于存储体控制信号而被激活，并且第一列解码器270a至第十六列解码器270s中的与存储体地址BANK_ADDR对应的一个列解码器响应于存储体控制信号而被激活。
行地址复用器240可从地址寄存器220接收行地址ROW_ADDR，并且可从刷新计数器245接收刷新行地址REF_ADDR。行地址复用器240可选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址复用器240输出的行地址RA被施加到第一行解码器260a至第十六行解码器260s。
刷新计数器245可在控制逻辑电路210的控制下顺序地增大或减小刷新行地址REF_ADDR。
第一行解码器260a至第十六行解码器260s中的通过存储体控制逻辑230激活的行解码器可对从行地址复用器240输出的行地址RA进行解码，并且可激活与行地址RA对应的字线。例如，激活的存储体行解码器将字线驱动电压施加到与行地址对应的字线。
列地址锁存器250可以从地址寄存器220接收列地址COL_ADDR，并且可临时存储接收的列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器250可生成从接收的列地址COL_ADDR递增的列地址COL_ADDR'。列地址锁存器250可将临时存储的或生成的列地址COL_ADDR'施加到第一列解码器270a至第十六列解码器270s。
第一列解码器270a至第十六列解码器270s中的激活的列解码器可通过I/O门控电路290激活与存储体地址BANK_ADDR和列地址COL_ADDR对应的感测放大器。
I/O门控电路290可包括用于对输入/输出数据进行门控的电路系统，并且还可包括输入数据掩码逻辑、用于存储从第一存储体阵列310a至第十六存储体阵列310s输出的数据的读取数据锁存器、以及用于将数据写入第一存储体阵列310a至第十六存储体阵列310s的写入驱动器。
从第一存储体阵列310a至第十六存储体阵列310s中的一个存储体阵列读取的码字CW由“与数据将被从中读取的所述一个存储体阵列结合的感测放大器”进行感测，并被存储在读取数据锁存器中。存储在读取数据锁存器中的码字CW可被提供给裸片上ECC引擎400。裸片上ECC引擎400可对码字CW执行ECC解码操作，以将主数据DQ和系统奇偶校验数据CRCd提供给CRC引擎320。
CRC引擎320可基于主数据DQ生成第二参考系统奇偶校验数据，可将系统奇偶校验数据CRCd与第二参考系统奇偶校验数据进行比较，可基于该比较生成第一错误标志ERR1，并且可将主数据DQ、系统奇偶校验数据CRCd和第一错误标志ERR1发送到存储器控制器100。
在写入操作中将被写入第一存储体阵列310a至第十六存储体阵列310s中的一个存储体阵列中的主数据DQ和系统奇偶校验数据CRCd可从存储器控制器100提供给CRC引擎320。
CRC引擎320可基于主数据DQ生成第一参考系统奇偶校验数据，可将系统奇偶校验数据CRCd与第一参考系统奇偶校验数据进行比较，可响应于系统奇偶校验数据CRCd不同于第一参考系统奇偶校验数据而将具有第一逻辑电平的第一错误标志ERR1发送到存储器控制器100，并且可再次从存储器控制器100接收主数据DQ和系统奇偶校验数据CRCd。
响应于系统奇偶校验数据CRCd与第一参考系统奇偶校验数据匹配，CRC引擎320可将主数据DQ和系统奇偶校验数据CRCd提供给裸片上ECC引擎400。
裸片上ECC引擎400可对主数据DQ和系统奇偶校验数据CRCd执行ECC编码操作以生成奇偶校验数据，并且可将包括主数据DQ、系统奇偶校验数据CRCd和奇偶校验数据的码字CW提供给I/O门控电路290。
在读取操作中，裸片上ECC引擎400可对从目标页读取的码字CW执行ECC解码操作，以纠正主数据DQ和系统奇偶校验数据CRCd中的可纠正错误，并且可将主数据DQ和系统奇偶校验数据CRCd提供给CRC引擎320。
控制逻辑电路210可控制半导体存储器装置200的操作。例如，控制逻辑电路210可生成用于半导体存储器装置200的控制信号，以便执行写入操作或读取操作。控制逻辑电路210可包括对从存储器控制器100接收的命令CMD进行解码的命令解码器211和设置半导体存储器装置200的操作模式的模式寄存器212。
例如，命令解码器211可通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码而生成与命令CMD对应的控制信号。控制逻辑电路210可生成用于控制I/O门控电路290的第一控制信号CTL1和用于控制裸片上ECC引擎400的第二控制信号CTL2。尽管未示出，但是控制逻辑电路210可生成用于控制CRC引擎320的第三控制信号。
图6示出图5的半导体存储器装置中的第一存储体阵列的示例。
参照图6，第一存储体阵列310可包括多条字线WL0至WLm-1(其中，m是等于或大于二的偶数)、多条位线BTL0至BTLn-1(其中，n是等于或大于二的偶数)以及设置在字线WL0至WLm-1与位线BTL0至BTLn-1之间的交叉点处的多个存储器单元MC。
位线BTL0至BTLn-1可在第一方向D1上延伸，并且字线WL0至WLm-1可在与第一方向D1交叉的第二方向D2上延伸。
每个存储器单元MC包括结合到字线WL0至WLm-1之一和位线BTL0至BTLn-1之一的存取(单元)晶体管以及结合到单元晶体管的存储(单元)电容器。也就是说，每个存储器单元MC具有DRAM单元结构。
此外，存储器单元MC可取决于存储器单元MC结合到偶数字线(或偶数编号的字线，例如，WL0)或奇数字线(或奇数编号的字线，例如，WL1)而具有不同的布置。也就是说，取决于由访问地址选择的字线是偶数字线还是奇数字线，结合到相邻存储器单元的位线可不同。然而，实施例不限于此。结合到偶数字线(例如，WL0)和奇数字线(例如，WL1)的存储器单元MC可具有相同的布置。
图7是示出根据示例实施例的图5的半导体存储器装置中的CRC引擎的示例的框图。
参照图7，CRC引擎320可包括CRC生成器325和CRC校验器330。
在写入操作中，CRC生成器325可从存储器控制器100接收主数据DQ1，可基于主数据DQ1生成第一参考系统奇偶校验数据CRCr1，并且可将第一参考系统奇偶校验数据CRCr1提供给CRC校验器330。
在读取操作中，CRC生成器325可从裸片上ECC引擎400接收主数据DQ2，可基于主数据DQ2生成第二参考系统奇偶校验数据CRCr2，并且可将第二参考系统奇偶校验数据CRCr2提供给CRC校验器330。
在写入操作中，CRC校验器330可从存储器控制器100接收系统奇偶校验数据CRCd1，可将系统奇偶校验数据CRCd1与第一参考系统奇偶校验数据CRCr1进行比较，可基于该比较来生成第一错误标志ERR1，并且可基于该比较来确定第一错误标志ERR1的逻辑电平。响应于系统奇偶校验数据CRCd1不同于第一参考系统奇偶校验数据CRCr1(这指示在写入操作中发生与链路相关联的传输错误)，CRC校验器330可将具有第一逻辑电平的第一错误标志ERR1发送到存储器控制器100。
在读取操作中，CRC校验器330可从裸片上ECC引擎400接收系统奇偶校验数据CRCd2，可将系统奇偶校验数据CRCd2与第二参考系统奇偶校验数据CRCr2进行比较，可基于该比较生成第一错误标志ERR1，并且可基于该比较来确定第一错误标志ERR1的逻辑电平。响应于系统奇偶校验数据CRCd2不同于第二参考系统奇偶校验数据CRCr2(这指示发生与易失性存储器单元相关联的第二类型的错误)，CRC校验器330可将具有第一逻辑电平的第一错误标志ERR1发送到存储器控制器100。
图8是根据示例实施例的图7的CRC引擎中的CRC校验器的框图。
参照图8，CRC校验器330可包括第一缓冲器331、第二缓冲器332、比较器333和错误标志生成器348。
第一缓冲器331可存储系统奇偶校验数据CRCd1或者CRCd2。第二缓冲器332可存储参考系统奇偶校验数据CRCr1或者CRCr2。在写入操作中，比较器333可从第一缓冲器331接收系统奇偶校验数据CRCd1，可从第二缓冲器332接收第一参考系统奇偶校验数据CRCr1，可将系统奇偶校验数据CRCd1与第一参考系统奇偶校验数据CRCr1进行比较，并且可基于该比较来生成指示系统奇偶校验数据CRCd1与第一参考系统奇偶校验数据CRCr1是否匹配的校正子数据SDR1。在读取操作中，比较器333可从第一缓冲器331接收系统奇偶校验数据CRCd2，可从第二缓冲器332接收第二参考系统奇偶校验数据CRCr2，可将系统奇偶校验数据CRCd2与第二参考系统奇偶校验数据CRCr2进行比较，并且可基于该比较来生成指示系统奇偶校验数据CRCd2与第二参考系统奇偶校验数据CRCr2是否匹配的校正子数据SDR1。
错误标志生成器338可基于校正子数据SDR1生成指示在写入操作中发生第一类型的错误的第一错误标志ERR1，并且可生成指示在读取操作中发生第二类型的错误的第一错误标志ERR1。
图9是示出根据示例实施例的图5的半导体存储器装置中的裸片上ECC引擎的示例的框图。
在图9中，为了便于解释，还示出第一存储体阵列310a。第一存储体阵列310a可包括正常单元区域NCA和冗余单元区域RCA。
参照图9，裸片上ECC引擎400可包括ECC存储器410、ECC编码器420和ECC解码器440。
ECC存储器410可存储ECC 415，并且ECC编码器420和ECC解码器440可连接到ECC存储器410。ECC 415可被表示为用于基于主数据DQ和系统奇偶校验数据CRCd生成奇偶校验数据的H矩阵。ECC 415可为单错纠正(SEC)码或单错纠正/双错检测(SECDED)码，然而，实施例不限于此。
ECC编码器420可对将被存储在正常单元区域NCA中的主数据DQ1和系统奇偶校验数据CRCd1执行ECC编码操作，以通过使用ECC 415生成用于检测和/或纠正在易失性存储器单元中发生的错误的奇偶校验数据PRT。奇偶校验数据PRT可被存储在冗余单元区域RCA中。奇偶校验数据PRT可包括10位，然而，实施例不限于此。奇偶校验数据PRT可被称为核心奇偶校验数据。
ECC解码器440连接到ECC存储器410，可通过使用ECC 415基于从第一存储体阵列310a读取的奇偶校验数据PRT对从第一存储体阵列310a读取的主数据DQ2和系统奇偶校验数据CRCd2执行ECC解码操作以纠正主数据DQ2和系统奇偶校验数据CRCd2中的可纠正错误，并且可将主数据DQ2和系统奇偶校验数据CRCd2提供给图7中的CRC引擎320。
ECC解码器440可通过使用ECC 415基于从第一存储体阵列310a读取的主数据DQ2和系统奇偶校验数据CRCd2来生成校验位，可将校验位与从第一存储体阵列310a读取的奇偶校验数据PRT进行比较，并且可基于比较的结果来纠正主数据DQ2和系统奇偶校验数据CRCd2中的可纠正错误。
图10示出根据示例实施例的图9的裸片上ECC引擎中的ECC编码器的示例。
参照图10，ECC编码器420可包括奇偶校验位生成器423。奇偶校验位生成器423接收主数据DQ、系统奇偶校验数据CRCd和基位BB，并通过执行例如异或阵列运算来生成奇偶校验数据PRT。基位BB是用于针对主数据DQ和系统奇偶校验数据CRCd生成奇偶校验数据PRT的位，并且可包括b'0000000。基位BB可包括代替b'0000000的其他特定位。
图11示出根据示例实施例的图9的裸片上ECC引擎中的ECC解码器的示例。
参照图11，ECC解码器440可包括校正子生成电路450、错误定位器460和数据纠正器470。
校正子生成电路450可包括校验位生成器451和校正子生成器453。
校验位生成器451可基于从目标页读取的主数据DQ和系统奇偶校验数据CRCd通过执行异或阵列运算来生成校验位CHB，并且校正子生成器453可通过将奇偶校验数据PRT和校验位CHB的对应位进行比较来生成校正子数据SDR2。
错误定位器460可生成指示主数据DQ和系统奇偶校验数据CRCd中的错误位(可纠正错误)的位置的错误位置信号EPS，以在校正子数据SDR2的所有位不为“零”时将错误位置信号EPS提供给数据纠正器470。
数据纠正器470可接收主数据DQ和系统奇偶校验数据CRCd，可在主数据DQ和系统奇偶校验数据CRCd包括可纠正错误时基于错误位置信号EPS纠正主数据DQ和系统奇偶校验数据CRCd中的可纠正错误，并且可将主数据DQ和系统奇偶校验数据CRCd提供给图7中的CRC引擎320。
图12示出写入操作中的图5的半导体存储器装置的一部分。
在图12中，示出了控制逻辑电路210、第一存储体阵列310a、I/O门控电路290、裸片上ECC引擎400和CRC引擎320。
参照图12，第一存储体阵列310a可包括正常单元区域NCA和冗余单元区域RCA。正常单元区域NCA包括多个第一存储器块MB0至MB15(即，311至313)，并且冗余单元区域RCA至少包括第二存储器块314。第一存储器块311至313是确定半导体存储器装置200的存储器容量的存储器块。第二存储器块314用于ECC和/或冗余修复。由于用于ECC和/或冗余修复的第二存储器块314用于ECC、数据线修复和块修复以修复在第一存储器块311至313中生成的“故障”单元，因此第二存储器块314也被称为EDB块。
在第一存储器块311至313中的每个中，多个第一存储器单元按行和列布置。在第二存储器块314中，多个第二存储器单元按行和列布置。连接到字线WL和位线BTL的交叉点的第一存储器单元可以是易失性(动态)存储器单元。连接到字线WL和位线RBTL的交叉点的第二存储器单元可以是动态存储器单元。
I/O门控电路290包括分别连接到第一存储器块311至313和第二存储器块314的多个切换电路291a至291d，每个切换电路被表示为代表复用器的MUX。在半导体存储器装置200中，与突发长度(BL)的数据对应的位线可被同时存取以支持指示可存取的列位置的最大数量的BL。
裸片上ECC引擎400可通过第一数据线GIO和第二数据线EDBIO连接到切换电路291a至291d。
控制逻辑电路210可接收命令CMD和地址ADDR，并且可对命令CMD进行解码以生成用于控制切换电路291a至291d的第一控制信号CTL1和用于控制裸片上ECC引擎400的第二控制信号CTL2。
当命令CMD是写入命令时，CRC引擎320可从存储器控制器100接收主数据DQ和系统奇偶校验数据CRCd，可基于主数据DQ生成第一参考系统奇偶校验数据，并且可将系统奇偶校验数据CRCd和第一参考系统奇偶校验数据进行比较。
响应于基于比较的结果而系统奇偶校验数据CRCd不同于第一参考系统奇偶校验数据，CRC引擎320可将具有第一逻辑电平的第一错误标志ERR1发送到存储器控制器100，并且可从存储器控制器100接收主数据DQ和系统奇偶校验数据CRCd。
响应于基于比较的结果而系统奇偶校验数据CRCd与第一参考系统奇偶校验数据匹配，CRC引擎320可将主数据DQ和系统奇偶校验数据CRCd提供给裸片上ECC引擎400。
当命令CMD是写入命令时，控制逻辑电路210可将第二控制信号CTL2提供给裸片上ECC引擎400。响应于第二控制信号CTL2，裸片上ECC引擎400可对主数据DQ和系统奇偶校验数据CRCd执行ECC编码操作以生成奇偶校验数据PRT，并且可将包括主数据DQ、系统奇偶校验数据CRCd和奇偶校验数据PRT的码字CW提供给I/O门控电路290。
控制逻辑电路210可将第一控制信号CTL1提供给I/O门控电路290，使得主数据DQ和系统奇偶校验数据CRCd将被存储在第一存储体阵列310a中的目标页的正常单元区域NCA中，并且奇偶校验数据PRT将被存储在第一存储体阵列310a中的目标页的冗余单元区域RCA中。
图13示出读取操作中的图5的半导体存储器装置的一部分。
在图13中，控制逻辑电路210、第一存储体阵列310a、I/O门控电路290、裸片上ECC引擎400和CRC引擎320如图12中那样被示出。
参照图13，当命令CMD是用于指定读取操作的读取命令时，控制逻辑电路210可将第一控制信号CTL1提供给I/O门控电路290，使得存储在第一存储体阵列310a中的目标页中的主数据DQ、系统奇偶校验数据CRCd和奇偶校验数据PRT被提供给裸片上ECC引擎400。
裸片上ECC引擎400可使用奇偶校验数据PRT对主数据DQ、系统奇偶校验数据CRCd执行ECC解码操作，以纠正主数据DQ和系统奇偶校验数据CRCd中的可纠正错误，并且可将主数据DQ和系统奇偶校验数据CRCd提供给CRC引擎320。
CRC引擎320可基于主数据DQ来生成第二参考系统奇偶校验数据，可基于系统奇偶校验数据CRCd和第二参考系统奇偶校验数据的比较来生成第一错误标志ERR1，并且可将主数据DQ、系统奇偶校验数据CRCd和第一错误标志ERR1发送到存储器控制器100。响应于系统奇偶校验数据CRCd不同于第二参考系统奇偶校验数据(这指示发生与易失性存储器单元相关联的第二类型的错误)，CRC引擎320可将具有第一逻辑电平的第一错误标志ERR1发送到存储器控制器100。
在裸片上ECC引擎400纠正主数据DQ和系统奇偶校验数据CRCd中的可纠正错误并且将主数据DQ和系统奇偶校验数据CRCd提供给CRC引擎320之后，因为“系统奇偶校验数据CRCd不同于第二参考系统奇偶校验数据”指示不可纠正错误被包括在从存储器单元读取的主数据DQ和系统奇偶校验数据CRCd中。因此，CRC引擎320可将具有指示发生第二类型的错误的第一逻辑电平的第一错误标志ERR1发送到存储器控制器100。
图14示出根据示例实施例的在写入操作中的图1的存储器系统。
参照图1、图2、图5、图7、图12和图14，在写入操作中，存储器控制器100中的CRC生成器135可基于将被发送到半导体存储器装置200的主数据DQ来生成系统奇偶校验数据CRCd。
存储器控制器100可通过链路50将主数据DQ和系统奇偶校验数据CRCd发送到半导体存储器装置200。
链路50可表示存储器控制器100和半导体存储器装置200用于彼此通信的通道(诸如，传输线)。从存储器控制器100发送到半导体存储器装置200的主数据DQ和系统奇偶校验数据CRCd可至少包括由于链路50中的错误X引起的错误。
半导体存储器装置200中的CRC生成器325可基于通过链路50接收的主数据DQ生成第一参考系统奇偶校验数据CRCr1，并且可将第一参考系统奇偶校验数据CRCr1提供给CRC校验器330。
CRC校验器330可将通过链路50接收的系统奇偶校验数据CRCd与第一参考系统奇偶校验数据CRCr1进行比较，可基于比较的结果确定第一错误标志ERR1的逻辑电平，可响应于系统奇偶校验数据CRCd不同于第一参考系统奇偶校验数据CRCr1而(例如，通过引脚201(第二专用引脚))将具有第一逻辑电平的第一错误标志ERR1发送到存储器控制器100，并且可(例如，通过引脚203(第一专用引脚))再次从存储器控制器100接收主数据DQ和系统奇偶校验数据CRCd。
在一个示例中，响应于系统奇偶校验数据CRCd与第一参考系统奇偶校验数据CRCr1匹配，CRC生成器325和CRC校验器330可将主数据DQ和系统奇偶校验数据CRCd提供给ECC编码器420。在另一示例中，主数据DQ和系统奇偶校验数据CRCd可通过链路50被直接提供给ECC编码器420，而不管系统奇偶校验数据CRCd与第一参考系统奇偶校验数据CRCr1是否匹配。
ECC编码器420可对主数据DQ和系统奇偶校验数据CRCd执行ECC编码操作以生成奇偶校验数据PRT，通过图12中的I/O门控电路290，可将主数据DQ和系统奇偶校验数据CRCd存储在第一存储体阵列310a的正常单元区域NCA中，并且可将奇偶校验数据PRT存储在第一存储体阵列310a的冗余单元区域RCA中。
图15示出根据示例实施例的读取操作中的图1的存储器系统。
参照图1、图2、图5、图7、图13和图15，在读取操作中，通过图13中的I/O门控电路290，ECC解码器440可从第一存储体阵列310a的正常单元区域NCA读取主数据DQ和系统奇偶校验数据CRCd，并且可从第一存储体阵列310a的冗余单元区域RCA读取奇偶校验数据PRT。
ECC解码器440可使用奇偶校验数据PRT对主数据DQ和系统奇偶校验数据CRCd执行ECC解码操作以纠正主数据DQ和系统奇偶校验数据CRCd中的可纠正错误，并且可将主数据DQ提供给CRC生成器325并将系统奇偶校验数据CRCd提供给CRC校验器330。
CRC生成器325可基于主数据DQ生成第二参考系统奇偶校验数据CRCr2，并且可将第二参考系统奇偶校验数据CRCr2提供给CRC校验器330。
CRC校验器330可将系统奇偶校验数据CRCd与第二参考系统奇偶校验数据CRCr2进行比较，可基于该比较来生成第一错误标志ERR1，并且可基于该比较来确定第一错误标志ERR1的逻辑电平。响应于系统奇偶校验数据CRCd不同于第二参考系统奇偶校验数据CRCr2，CRC校验器330可通过链路50将具有第一逻辑电平的第一错误标志ERR1发送到存储器控制器100，并且可通过链路50将主数据DQ和系统奇偶校验数据CRCd发送到存储器控制器100。
CRC生成器135可基于通过链路50接收的主数据DQ来生成参考系统奇偶校验数据CRCr，并且可将参考系统奇偶校验数据CRCr提供给CRC校验器140。
存储器控制器100中的CRC校验器140可将通过链路50接收的系统奇偶校验数据CRCd与参考系统奇偶校验数据CRCr进行比较，可基于该比较来确定第二错误标志ERR2的逻辑电平。响应于系统奇偶校验数据CRCd不同于参考系统奇偶校验数据CRCr，CRC校验器140可将具有第一逻辑电平的第二错误标志ERR2提供给系统ECC引擎160。
系统ECC引擎160可接收第一错误标志ERR1和第二错误标志ERR2，并且可基于第一错误标志ERR1和第二错误标志ERR2确定包括在通过链路50接收的主数据DQ中的错误的类型。
例如，当第一错误标志ERR1具有第一逻辑电平且第二错误标志ERR2具有第二逻辑电平(例如，逻辑低电平)时，系统ECC引擎160可确定主数据DQ包括与易失性存储器单元相关联的第二类型的错误。
例如，当第一错误标志ERR1具有第二逻辑电平且第二错误标志ERR2具有第一逻辑电平时，系统ECC引擎160可确定主数据DQ包括与链路50相关联的第一类型的错误。也就是说，主数据DQ可包括在主数据DQ从半导体存储器装置200发送到存储器控制器100期间发生的传输错误。
例如，当第一错误标志ERR1具有第一逻辑电平且第二错误标志ERR2具有第一逻辑电平时，系统ECC引擎160可确定主数据DQ包括与链路50相关联的第一类型的错误和与易失性存储器单元相关联的第二类型的错误。
图16是示出根据示例实施例的操作存储器系统的方法的流程图，图17是与图16的方法相关联的操作顺序。
图16和图17涉及在图1的存储器系统中执行的写入操作。
参照图1至图12、图14、图16和图17，为了在包括存储器控制器100和半导体存储器装置200的存储器系统10中执行写入操作，存储器控制器100中的CRC生成器135可基于将被发送到半导体存储器装置200的主数据DQ来生成系统奇偶校验数据CRCd(操作S110)。
存储器控制器100可通过链路50将主数据DQ和系统奇偶校验数据CRCd发送到半导体存储器装置200(操作S120)。
半导体存储器装置200中的CRC生成器325可基于通过链路50接收的主数据DQ生成第一参考系统奇偶校验数据CRCr1(操作S130)，并且可将第一参考系统奇偶校验数据CRCr1提供给CRC校验器330。
CRC校验器330可将系统奇偶校验数据CRCd与第一参考系统奇偶校验数据CRCr1进行比较以基于该比较生成第一错误标志ERR1(操作S140)，可响应于系统奇偶校验数据CRCd不同于第一参考系统奇偶校验数据CRCr1而将具有第一逻辑电平的第一错误标志ERR1发送到存储器控制器100(操作S145)，并且可再次从存储器控制器100接收主数据DQ和系统奇偶校验数据CRCd。
响应于系统奇偶校验数据CRCd与第一参考系统奇偶校验数据CRCr1匹配，CRC生成器325和CRC校验器330可将主数据DQ和系统奇偶校验数据CRCd提供给ECC编码器420。
ECC编码器420可对主数据DQ和系统奇偶校验数据CRCd执行ECC编码操作以生成奇偶校验数据PRT(操作S150)。
ECC编码器420可通过I/O门控电路290将主数据DQ、系统奇偶校验数据CRCd和奇偶校验数据PRT存储在存储器单元阵列310的目标页中(操作S160)。ECC编码器420可将主数据DQ和系统奇偶校验数据CRCd存储在第一存储体阵列310a的正常单元区域NCA中，并且可将奇偶校验数据PRT存储在第一存储体阵列310a的冗余单元区域RCA中。
图18是示出根据示例实施例的操作存储器系统的方法的流程图，图19是与图18的方法相关联的操作顺序。
图18和图19涉及在图1的存储器系统中执行的读取操作。
参照图1至图11、图13、图15、图18和图19，为了在包括存储器控制器100和半导体存储器装置200的存储器系统10中执行读取操作，存储器控制器100可将读取命令CMD施加到半导体存储器装置200(操作S205)。
响应于读取命令，ECC解码器440可通过I/O门控电路290从存储器单元阵列310的目标页读取主数据DQ、系统奇偶校验数据CRCd和奇偶校验数据PRT(操作S210)。
ECC解码器440可使用奇偶校验数据PRT对主数据DQ和系统奇偶校验数据CRCd执行ECC解码操作，以纠正主数据DQ和系统奇偶校验数据CRCd中的可纠正错误(操作S220)，并且可将主数据DQ和系统奇偶校验数据CRCd提供给CRC引擎320。
CRC生成器325可基于主数据DQ生成第二参考系统奇偶校验数据CRCr2(操作S230)，并且可将第二参考系统奇偶校验数据CRCr2提供给CRC校验器330。
CRC校验器330可将系统奇偶校验数据CRCd与第二参考系统奇偶校验数据CRCr2进行比较，以基于该比较来生成第一错误标志ERR1(操作S240)，并且可基于该比较来确定第一错误标志ERR1的逻辑电平。响应于系统奇偶校验数据CRCd不同于第二参考系统奇偶校验数据CRCr2，CRC校验器330可生成具有第一逻辑电平的第一错误标志ERR1。
CRC引擎320可将主数据DQ、系统奇偶校验数据CRCd和第一错误标志ERR1发送到存储器控制器100(操作S250)。
存储器控制器100中的CRC生成器135可基于通过链路50接收的主数据DQ来生成参考系统奇偶校验数据CRCr(操作S260)，并且可将参考系统奇偶校验数据CRCr提供给CRC校验器140。
CRC校验器140可基于系统奇偶校验数据CRCd与参考系统奇偶校验数据CRCr的比较来生成第二错误标志ERR2(操作S270)，并且可基于该比较来确定第二错误标志ERR2的逻辑电平。
系统ECC引擎160(或CPU 110)可接收第一错误标志ERR1和第二错误标志ERR2，并且可基于第一错误标志ERR1和第二错误标志ERR2来确定包括在通过链路50接收的主数据DQ中的错误的类型(操作S280)。
因此，在半导体存储器装置和包括半导体存储器装置的存储器系统中，半导体存储器装置将由存储器控制器生成的系统奇偶校验数据存储在存储器单元阵列中，并且可通过使用系统奇偶校验数据来确定写入数据或读取数据中的非单个位错误(non single-biterror)是在数据传输期间在链路中生成还是在存储器单元阵列中的易失性存储器单元中生成。
图20和图21示出根据示例实施例的存储器系统。
参照图20和图21，存储器系统10a可包括存储器控制器100a和半导体存储器装置200a，当存储器控制器100a与图14和图15中的存储器控制器100相比时，存储器控制器100a还可包括最大转变避免(maximum transition avoidance，MTA)编码器150和MTA解码器152，并且当半导体存储器装置200a与图14和图15中的半导体存储器装置200相比时，半导体存储器装置200a还可包括MTA解码器340和MTA编码器345。
MTA编码表示这样的编码方案：数据突发(data burst)被划分为两个半突发，在每个半突发中提取一个位，提取的位通过DBI线被发送，并且半突发的其他位在被编码之后被发送以避免最大转变。
图20涉及在存储器系统10a中执行的写入操作，图21涉及在存储器系统10a中执行的读取操作。
参照图20，在写入操作中，MTA编码器150可对将被发送到半导体存储器装置200的主数据DQ执行MTA编码以生成编码的主数据DQ11，并且CRC生成器135可基于编码的主数据DQ11生成系统奇偶校验数据CRCd。
存储器控制器100a可通过链路50将编码的主数据DQ11和系统奇偶校验数据CRCd发送到半导体存储器装置200a。
半导体存储器装置200a中的CRC生成器325可基于通过链路50接收的编码的主数据DQ11生成第一参考系统奇偶校验数据CRCr1，并且可将第一参考系统奇偶校验数据CRCr1提供给CRC校验器330。半导体存储器装置200a可通过第一专用引脚203接收系统奇偶校验数据CRCd。
CRC校验器330可将系统奇偶校验数据CRCd与第一参考系统奇偶校验数据CRCr1进行比较以基于该比较生成第一错误标志ERR1，可响应于系统奇偶校验数据CRCd不同于第一参考系统奇偶校验数据CRCr1而将具有第一逻辑电平的第一错误标志ERR1发送到存储器控制器100a，并且可再次从存储器控制器100a接收编码的主数据DQ11和系统奇偶校验数据CRCd。
在一个示例中，响应于系统奇偶校验数据CRCd与第一参考系统奇偶校验数据CRCr1匹配，CRC生成器325和CRC校验器330可将编码的主数据DQ11和系统奇偶校验数据CRCd分别提供给MTA解码器340和ECC编码器420。在另一示例中，编码的主数据DQ11和系统奇偶校验数据CRCd可通过链路50分别被直接提供给MTA解码器340和ECC编码器420，而不管系统奇偶校验数据CRCd与第一参考系统奇偶校验数据CRCr1是否匹配。
MTA解码器340可对编码的主数据DQ11执行MTA解码以恢复主数据DQ，并且可将主数据DQ提供给ECC编码器420。
参照图21，在读取操作中，通过图13中的I/O门控电路290，ECC解码器440可从第一存储体阵列310a的正常单元区域NCA读取主数据DQ和系统奇偶校验数据CRCd，并且可从第一存储体阵列310a的冗余单元区域RCA读取奇偶校验数据PRT。
ECC解码器440可使用奇偶校验数据PRT对主数据DQ和系统奇偶校验数据CRCd执行ECC解码操作以纠正主数据DQ和系统奇偶校验数据CRCd中的可纠正错误，并且可将主数据DQ和系统奇偶校验数据CRCd分别提供给MTA编码器345和CRC校验器330。
MTA编码器345可对主数据DQ执行MTA编码以生成编码的主数据DQ12，并且可将编码的主数据DQ12提供给CRC生成器325。
CRC生成器325可基于编码的主数据DQ12生成第二参考系统奇偶校验数据CRCr2，并且可将第二参考系统奇偶校验数据CRCr2提供给CRC校验器330。
CRC校验器330可将系统奇偶校验数据CRCd与第二参考系统奇偶校验数据CRCr2进行比较，可基于该比较来生成第一错误标志ERR1，并且可基于该比较来确定第一错误标志ERR1的逻辑电平。响应于系统奇偶校验数据CRCd不同于第二参考系统奇偶校验数据CRCr2，CRC校验器330可通过第二专用引脚201和链路50将具有第一逻辑电平的第一错误标志ERR1发送到存储器控制器100a，并且可通过第一专用引脚203和链路50将编码的主数据DQ12和系统奇偶校验数据CRCd发送到存储器控制器100a。
CRC生成器135可基于通过链路50接收的编码的主数据DQ12来生成参考系统奇偶校验数据CRCr，并且可将参考系统奇偶校验数据CRCr提供给CRC校验器140。
CRC校验器140可将通过链路50接收的系统奇偶校验数据CRCd与参考系统奇偶校验数据CRCr进行比较，可基于该比较来确定第二错误标志ERR2的逻辑电平。响应于系统奇偶校验数据CRCd不同于参考系统奇偶校验数据CRCr，CRC校验器140可将具有第一逻辑电平的第二错误标志ERR2提供给系统ECC引擎160。
MTA解码器152可对编码的主数据DQ12执行MTA解码以恢复主数据DQ，并且可将主数据DQ提供给系统ECC引擎160。
图22和图23示出根据示例实施例的存储器系统。
参照图22和图23，存储器系统10b可包括存储器控制器100b和半导体存储器装置200b，当存储器控制器100b与图14和图15中的存储器控制器100相比时，存储器控制器100b还可包括链路CRC生成器154和链路CRC校验器156，并且当半导体存储器装置200b与图14和图15中的半导体存储器装置200进相比时，半导体存储器装置200b可包括链路CRC生成器350和链路CRC校验器355代替CRC生成器325和CRC校验器330。
图22涉及在存储器系统10b中执行的写入操作，图23涉及在存储器系统10b中执行的读取操作。在图22中，将省略与图14重复的描述，并且在图23中，将省略与图15重复的描述。
参照图22，在写入操作中，链路CRC生成器154可基于将被发送到半导体存储器装置200b的主数据DQ和系统奇偶校验数据CRCd来生成用于检测数据传输期间的错误的链路奇偶校验数据LCRC，并且可通过链路50将链路奇偶校验数据LCRC提供给半导体存储器装置200b。
半导体存储器装置200b可通过数据引脚接收主数据DQ，可通过第一专用引脚203接收系统奇偶校验数据CRCd，并且可通过第三专用引脚205接收链路奇偶校验数据LCRC。
半导体存储器装置200b中的链路CRC生成器350可基于主数据DQ和系统奇偶校验数据CRCd生成第一参考链路奇偶校验数据LCRCr1，并且可将第一参考链路奇偶校验数据LCRCr1提供给链路CRC校验器355。
链路CRC校验器355可将通过链路50接收的链路奇偶校验数据LCRC与第一参考链路奇偶校验数据LCRCr1进行比较以基于该比较生成第一错误标志ERR11，可响应于链路奇偶校验数据LCRC不同于第一参考链路奇偶校验数据LCRCr1而将具有第一逻辑电平的第一错误标志ERR11发送到存储器控制器100b，并且可再次从存储器控制器100b接收主数据DQ和链路奇偶校验数据LCRC(或者，再次从存储器控制器100b接收主数据DQ和系统奇偶校验数据CRCd)。
在一个示例中，响应于链路奇偶校验数据LCRC与第一参考链路奇偶校验数据LCRCr1匹配，链路CRC生成器350可将主数据DQ和系统奇偶校验数据CRCd提供给ECC编码器420。在另一示例中，主数据DQ和系统奇偶校验数据CRCd可通过链路50被直接提供给ECC编码器420，而不管链路奇偶校验数据LCRC与第一参考链路奇偶校验数据LCRCr1是否匹配。
参照图23，在读取操作中，通过图13中的I/O门控电路290，ECC解码器440可从第一存储体阵列310a的正常单元区域NCA读取主数据DQ和系统奇偶校验数据CRCd，并且可从第一存储体阵列310a的冗余单元区域RCA读取奇偶校验数据PRT。
ECC解码器440可使用奇偶校验数据PRT对主数据DQ和系统奇偶校验数据CRCd执行ECC解码操作，以纠正主数据DQ和系统奇偶校验数据CRCd中的可纠正错误，并且可将主数据DQ和系统奇偶校验数据CRCd提供给链路CRC生成器350。
链路CRC生成器350可基于主数据DQ和系统奇偶校验数据CRCd生成链路奇偶校验数据LCRC，并且可通过第三专用引脚205和链路50将链路奇偶校验数据LCRC发送到存储器控制器100b。
存储器控制器100b中的链路CRC生成器154可基于通过链路50接收的主数据DQ和系统奇偶校验数据CRCd来生成参考链路奇偶校验数据LCRCr2，并且可将参考链路奇偶校验数据LCRCr2提供给链路CRC校验器156。
链路CRC校验器156可将链路奇偶校验数据LCRC与参考链路奇偶校验数据LCRCr2进行比较，可基于该比较来生成第三错误标志ERR3，并且可基于该比较来确定第三错误标志ERR3的逻辑电平。响应于链路奇偶校验数据LCRC不同于参考链路奇偶校验数据LCRCr2，链路CRC校验器156可将具有第一逻辑电平的第三错误标志ERR3提供给系统ECC引擎160。
系统ECC引擎160可接收第二错误标志ERR2和第三错误标志ERR3，并且可基于第二错误标志ERR2和第三错误标志ERR3确定包括在通过链路50接收的主数据DQ中的错误的类型。
图24和图25示出根据示例实施例的存储器系统。
参照图24和图25，存储器系统10c可包括存储器控制器100c和半导体存储器装置200c，当存储器控制器100c与图14和图15中的存储器控制器100相比时，存储器控制器100c还可包括MTA编码器150、MTA解码器152、链路CRC生成器154和链路CRC校验器156，并且当半导体存储器装置200c与图14和图15中的半导体存储器装置200相比时，半导体存储器装置200c可包括MTA解码器340、MTA编码器345、链路CRC生成器350和链路CRC校验器355代替CRC生成器325和CRC校验器330。
图24涉及在存储器系统10c中执行的写入操作，并且图25涉及在存储器系统10c中执行的读取操作。在图24中，将省略与图14、图20和图22重复的描述，并且在图25中，将省略与图15、图21和图23重复的描述。
参照图24，在写入操作中，存储器控制器100c中的CRC生成器135可基于将被发送到半导体存储器装置200c的主数据DQ来生成系统奇偶校验数据CRCd，并且可将系统奇偶校验数据CRCd提供给MTA编码器150。
MTA编码器150可对将被发送到半导体存储器装置200c的主数据DQ和系统奇偶校验数据CRCd执行MTA编码，以生成编码的主数据DQ31和编码的系统奇偶校验数据CRCd11，并且可通过链路50将编码的主数据DQ31和编码的系统奇偶校验数据CRCd11发送到半导体存储器装置200c。
链路CRC生成器154可基于将被发送到半导体存储器装置200c的编码的主数据DQ31和编码的系统奇偶校验数据CRCd11来生成用于在数据传输期间检测错误的链路奇偶校验数据LCRC，并且可通过链路50将链路奇偶校验数据LCRC提供给半导体存储器装置200c。
半导体存储器装置200c可通过数据引脚接收编码的主数据DQ31，可通过第一专用引脚203接收编码的系统奇偶校验数据CRCd11，并且可通过第三专用引脚205接收链路奇偶校验数据LCRC。
半导体存储器装置200c中的链路CRC生成器350可基于编码的主数据DQ31和编码的系统奇偶校验数据CRCd11生成第一参考链路奇偶校验数据LCRCr1，并且可将第一参考链路奇偶校验数据LCRCr1提供给链路CRC校验器355。
链路CRC校验器355可将通过链路50接收的链路奇偶校验数据LCRC与第一参考链路奇偶校验数据LCRCr1进行比较以基于该比较生成第一错误标志ERR11，可响应于链路奇偶校验数据LCRC不同于第一参考链路奇偶校验数据LCRCr1而将具有第一逻辑电平的第一错误标志ERR11发送到存储器控制器100c，并且可再次从存储器控制器100c接收编码的主数据DQ31和编码的系统奇偶校验数据CRCd11。
MTA解码器340可对编码的主数据DQ31和编码的系统奇偶校验数据CRCd11执行MTA解码以恢复主数据DQ和系统奇偶校验数据CRCd，并且可将主数据DQ和系统奇偶校验数据CRCd提供给ECC编码器420。
参照图25，在读取操作中，通过图13中的I/O门控电路290，ECC解码器440可从第一存储体阵列310a的正常单元区域NCA读取主数据DQ和系统奇偶校验数据CRCd，并且可从第一存储体阵列310a的冗余单元区域RCA读取奇偶校验数据PRT。
ECC解码器440可使用奇偶校验数据PRT对主数据DQ和系统奇偶校验数据CRCd执行ECC解码操作，以纠正主数据DQ和系统奇偶校验数据CRCd中的可纠正错误，并且可将主数据DQ和系统奇偶校验数据CRCd提供给MTA编码器345。
MTA编码器345可对主数据DQ和系统奇偶校验数据CRCd执行MTA编码以生成编码的主数据DQ32和编码的系统奇偶校验数据CRCd12，并且可将编码的主数据DQ32和编码的系统奇偶校验数据CRCd12提供给链路CRC生成器350。
链路CRC生成器350可基于编码的主数据DQ32和编码的系统奇偶校验数据CRCd12生成链路奇偶校验数据LCRC，并且可通过第三专用引脚205和链路50将链路奇偶校验数据LCRC发送到存储器控制器100c。
MTA解码器152可对通过链路50接收的编码的主数据DQ32和编码的系统奇偶校验数据CRCd12执行MTA解码以恢复主数据DQ和系统奇偶校验数据CRCd，可将主数据DQ提供给CRC生成器135和系统ECC引擎160，并且可将系统奇偶校验数据CRCd提供给CRC校验器140。
CRC生成器135可基于主数据DQ生成参考系统奇偶校验数据CRCr，并且可将参考系统奇偶校验数据CRCr提供给CRC校验器140。
CRC校验器140可将系统奇偶校验数据CRCd与参考系统奇偶校验数据CRCr进行比较，并且可响应于系统奇偶校验数据CRCd不同于参考系统奇偶校验数据CRCr而向系统ECC引擎160提供具有第一逻辑电平的第二错误标志ERR2。
链路CRC生成器154可基于通过链路50接收的编码的主数据DQ32和编码的系统奇偶校验数据CRCd12来生成参考链路奇偶校验数据LCRCr2，并且可将参考链路奇偶校验数据LCRCr2提供给链路CRC校验器156。
链路CRC校验器156可将链路奇偶校验数据LCRC与参考链路奇偶校验数据LCRCr2进行比较，可基于该比较来生成第三错误标志ERR3，并且可基于该比较来确定第三错误标志ERR3的逻辑电平。响应于链路奇偶校验数据LCRC不同于参考链路奇偶校验数据LCRCr2，链路CRC校验器156可将具有第一逻辑电平的第三错误标志ERR3提供给系统ECC引擎160。
系统ECC引擎160可接收第二错误标志ERR2和第三错误标志ERR3，并且可基于第二错误标志ERR2和第三错误标志ERR3确定包括在通过链路50接收的主数据DQ中的错误的类型。
图26是示出根据示例实施例的半导体存储器装置的框图。
参照图26，半导体存储器装置600可包括在堆叠式芯片结构中提供软错误分析和纠正功能的至少一个缓冲器裸片610和组裸片(group die)620。
组裸片620可包括多个存储器裸片(例如，第一裸片至第U裸片)620-1至620-u(U和u是大于二的自然数)，多个存储器裸片620-1至620-u堆叠在至少一个缓冲器裸片610上并且通过多个贯穿硅过孔(TSV，也称为，硅通孔)线传送数据。
多个存储器裸片620-1至620-u中的每个可包括单元核622、ECC引擎624和CRC引擎626。单元核622可包括结合到多条字线和多条位线的多个易失性存储器单元。
ECC引擎624可采用图9的裸片上ECC引擎400，并且CRC引擎626可采用图7中的CRC引擎320。
因此，ECC引擎624可对从至少一个缓冲器裸片610提供的主数据和系统奇偶校验数据执行ECC编码以生成核心奇偶校验数据，可使用从单元核622提供的核心奇偶校验数据对从单元核622提供的主数据和系统奇偶校验数据执行ECC解码以纠正主数据和系统奇偶校验数据中的可纠正错误，并且可将主数据和系统奇偶校验数据提供给CRC引擎626。
在写入操作中，CRC引擎626可通过缓冲器裸片610从外部接收主数据和系统奇偶校验数据，可基于主数据生成第一参考系统奇偶校验数据，可将系统奇偶校验数据与第一参考系统奇偶校验数据进行比较，并且可响应于系统奇偶校验数据不同于第一参考系统奇偶校验数据而通过缓冲器裸片610将具有第一逻辑电平的第一错误标志发送到存储器控制器。CRC引擎626可响应于系统奇偶校验数据与第一参考系统奇偶校验数据匹配而将主数据和系统奇偶校验数据存储在单元核中。
在读取操作中，CRC引擎626可从ECC引擎624接收主数据和系统奇偶校验数据，可基于主数据生成第二参考系统奇偶校验数据，可将系统奇偶校验数据与第二参考系统奇偶校验数据进行比较，并且可响应于系统奇偶校验数据不同于第二参考系统奇偶校验数据而通过缓冲器裸片610将具有第一逻辑电平的第一错误标志发送到存储器控制器。
至少一个缓冲器裸片610可包括过孔ECC引擎612，当传输错误从通过TSV线接收的传输数据被检测到时，过孔ECC引擎612使用传输奇偶校验位纠正传输错误，并生成纠错后的数据。
半导体存储器装置600可以是通过TSV线传送数据和控制信号的堆叠芯片型存储装置或堆叠式存储器装置。TSV线还可被称为贯穿电极(through electrode)。
在传输数据处发生的传输错误可能是由于在TSV线处发生的噪声。因为由于TSV线处发生的噪声而导致的数据故障可与由于存储器裸片的错误操作而导致的数据故障区分开，所以它可被视为软数据故障(或软错误)。软数据故障可由于传输路径上的传输故障而生成，并且可通过ECC操作而被检测和补救。
利用以上描述，在一个存储器裸片620-u处形成的数据TSV线组632可包括TSV线L1、L2至Lu，并且奇偶校验TSV线组634可包括TSV线L10至Lv。
数据TSV线组632的TSV线L1、L2至Lu和奇偶校验TSV线组634的奇偶校验TSV线L10至Lv可连接到相应地形成在存储器裸片620-1至620-u之间的微凸块MCB。
多个存储器裸片620-1至620-u中的每个可包括DRAM单元，每个DRAM单元包括至少一个存取晶体管和一个存储电容器。
半导体存储器装置600可具有三维(3D)芯片结构或2.5D芯片结构，以通过数据总线B10与存储器控制器通信。至少一个缓冲器裸片610可通过数据总线B10与存储器控制器连接。
过孔ECC引擎612可基于通过奇偶校验TSV线组634接收的传输奇偶校验位来确定在通过数据TSV线组632接收的传输数据处是否发生传输错误。
当传输错误被检测到时，过孔ECC引擎612可使用传输奇偶校验位对传输数据纠正传输错误。当传输错误不可纠正时，过孔ECC引擎612可输出指示发生不可纠正的数据错误的信息。
图27是示出根据示例实施例的包括堆叠式存储器装置的半导体封装件的示图。
参照图27，半导体封装件900可包括一个或多个堆叠式存储器装置910和图形处理器(GPU)920，并且GPU 920包括存储器控制器(CONT)925。
堆叠式存储器装置910和GPU 920可被安装在中间层930上，并且在其上安装有堆叠式存储器装置910和GPU 920的中间层930可被安装在封装基底940上。封装基底940可被安装在焊球950上。存储器控制器925可采用图1中的存储器控制器100。
堆叠式存储器装置910中的每个可以以各种形式实现，并且可以是堆叠多个层的高带宽存储器(HBM)形式的存储器装置。因此，堆叠式存储器装置910中的每个可包括缓冲器裸片和多个存储器裸片，并且多个存储器裸片中的每个可包括存储器单元阵列、裸片上ECC引擎和CRC引擎。
多个堆叠式存储器装置910可被安装在中间层930上，并且GPU 920可与多个堆叠式存储器装置910通信。例如，堆叠式存储器装置910和GPU 920中的每个可包括物理区域，并且通信可通过物理区域在堆叠式存储器装置910与GPU 920之间执行。
如上所述，在根据示例实施例的半导体存储器装置和存储器系统中，半导体存储器装置将由存储器控制器生成的系统奇偶校验数据存储在存储器单元阵列中，并且可通过使用系统奇偶校验数据来确定写入数据或读取数据中的非单个位错误是在数据传输期间在链路中生成还是在存储器单元阵列中的易失性存储器单元中生成。
公开可被应用于采用ECC的半导体存储器装置和存储器系统。
前述内容是对示例实施例的说明，而不应被解释为对其进行限制。尽管已经描述了几个示例实施例，但是本领域技术人员将容易理解，在实质上不脱离公开的新颖性教导和优点的情况下，在示例实施例中许多修改是可行的。因此，所有这样的修改意在被包括在如权利要求中限定的公开的范围内。

Claims (20)

1.一种半导体存储器装置，包括：
存储器单元阵列，包括结合到多条字线和多条位线的多个易失性存储器单元；以及
循环冗余校验CRC引擎，在对存储器单元阵列的存储器操作中被配置为：
检测通过链路从存储器控制器提供的主数据和系统奇偶校验数据中的错误，存储器控制器在所述半导体存储器装置外部；
基于系统奇偶校验数据生成错误标志，错误标志指示检测到的错误是对应于与链路相关联的第一类型的错误还是对应于与易失性存储器单元相关联的第二类型的错误；并且
将错误标志发送到存储器控制器。
2.根据权利要求1所述的半导体存储器装置，其中，CRC引擎包括CRC生成器和CRC校验器，并且
其中，在基于来自存储器控制器的写入命令的写入操作期间，
CRC生成器被配置为基于从存储器控制器提供的主数据生成第一参考系统奇偶校验数据，并且
CRC校验器被配置为基于系统奇偶校验数据与第一参考系统奇偶校验数据的比较来确定与第一类型的错误相关联的错误标志的逻辑电平。
3.根据权利要求2所述的半导体存储器装置，其中，CRC校验器被配置为：响应于系统奇偶校验数据不同于第一参考系统奇偶校验数据，将具有第一逻辑电平的错误标志发送到存储器控制器。
4.根据权利要求2所述的半导体存储器装置，其中，CRC校验器包括：
第一缓冲器，被配置为存储系统奇偶校验数据；
第二缓冲器，被配置为存储第一参考系统奇偶校验数据；
比较器，被配置为从第一缓冲器接收系统奇偶校验数据且从第二缓冲器接收第一参考系统奇偶校验数据，并且被配置为通过将系统奇偶校验数据与第一参考系统奇偶校验数据进行比较来生成校正子数据；以及
错误标志生成器，被配置为基于校正子数据生成错误标志并且基于校正子数据确定错误标志的逻辑电平。
5.根据权利要求2所述的半导体存储器装置，还包括：裸片上纠错码ECC引擎，
其中，裸片上ECC引擎包括ECC编码器，并且
其中，在写入操作中，ECC编码器被配置为：
对主数据和系统奇偶校验数据执行ECC编码操作，以生成用于纠正在存储器单元阵列中生成的错误的奇偶校验数据；以及
将主数据、系统奇偶校验数据和奇偶校验数据存储在存储器单元阵列的目标页中。
6.根据权利要求5所述的半导体存储器装置，其中，裸片上ECC引擎被配置为：
将主数据和系统奇偶校验数据存储在目标页的正常单元区域中；以及
将奇偶校验数据存储在目标页的冗余单元区域中。
7.根据权利要求5所述的半导体存储器装置，其中，裸片上ECC引擎还包括ECC解码器，并且
其中，在基于来自存储器控制器的读取命令的读取操作中，ECC解码器被配置为：
从目标页读取主数据、系统奇偶校验数据和奇偶校验数据；
使用奇偶校验数据对主数据和系统奇偶校验数据执行ECC解码操作，以纠正主数据和系统奇偶校验数据中的可纠正错误；以及
将主数据和系统奇偶校验数据发送到存储器控制器。
8.根据权利要求7所述的半导体存储器装置，
其中，CRC生成器被配置为基于从ECC解码器接收的主数据生成第二参考系统奇偶校验数据，并且
其中，CRC校验器被配置为基于系统奇偶校验数据与第二参考系统奇偶校验数据的比较来确定与第二类型的错误相关联的错误标志的逻辑电平。
9.根据权利要求8所述的半导体存储器装置，其中，CRC校验器被配置为：响应于系统奇偶校验数据不同于第二参考系统奇偶校验数据并且指示主数据和系统奇偶校验数据包括与易失性存储器单元相关联的不可纠正错误，将具有第一逻辑电平的错误标志发送到存储器控制器。
10.根据权利要求7所述的半导体存储器装置，其中，ECC解码器包括：
校正子生成电路，被配置为基于从目标页读取的主数据和系统奇偶校验数据生成校正子数据；
错误定位器，被配置为生成指示主数据和系统奇偶校验数据中的至少一个错误位的位置的错误位置信号；以及
数据纠正器，被配置为基于错误位置信号来纠正主数据和系统奇偶校验数据中的可纠正错误。
11.根据权利要求2所述的半导体存储器装置，其中，CRC生成器被配置为通过对主数据执行CRC操作来生成第一参考系统奇偶校验数据。
12.根据权利要求2至11中的任一项所述的半导体存储器装置，其中，所述半导体存储器装置被配置为通过第一专用引脚从存储器控制器接收系统奇偶校验数据，并且被配置为通过与第一专用引脚不同的第二专用引脚将错误标志发送到存储器控制器。
13.一种存储器系统，包括：
半导体存储器装置；以及
存储器控制器，被配置为与半导体存储器装置通信并且控制半导体存储器装置，
其中，半导体存储器装置包括：
存储器单元阵列，包括结合到多条字线和多条位线的多个易失性存储器单元；
第一循环冗余校验CRC引擎，在对存储器单元阵列的存储器操作中被配置为：检测通过链路从存储器控制器提供的主数据和系统奇偶校验数据中的错误；并且基于系统奇偶校验数据生成第一错误标志，第一错误标志指示检测到的错误是对应于与链路相关联的第一类型的错误还是对应于与易失性存储器单元相关联的第二类型的错误；以及
裸片上纠错码ECC引擎，被配置为对主数据和系统奇偶校验数据执行ECC编码操作，并且被配置为对主数据和系统奇偶校验数据执行ECC解码操作。
14.根据权利要求13所述的存储器系统，其中，存储器控制器包括：第二CRC引擎以及被配置为控制存储器控制器的操作的中央处理器，
其中，第二CRC引擎在对半导体存储器装置的写入操作中被配置为基于主数据生成系统奇偶校验数据，并且被配置为将主数据和系统奇偶校验数据发送到半导体存储器装置，
其中，第一CRC引擎包括CRC生成器和CRC校验器，并且
其中，在基于来自存储器控制器的写入命令的写入操作期间，
CRC生成器被配置为基于主数据生成第一参考系统奇偶校验数据，并且
CRC校验器被配置为：基于将系统奇偶校验数据与第一参考系统奇偶校验数据进行比较，将具有第一逻辑电平的第一错误标志发送到存储器控制器，具有第一逻辑电平的第一错误标志指示发生第一类型的错误。
15.根据权利要求14所述的存储器系统，其中，存储器控制器被配置为：响应于接收到具有第一逻辑电平的第一错误标志，将主数据和系统奇偶校验数据发送到半导体存储器装置。
16.根据权利要求14所述的存储器系统，其中，裸片上ECC引擎包括ECC编码器和ECC解码器，
其中，在写入操作中，ECC编码器被配置为对主数据和系统奇偶校验数据执行ECC编码操作以生成奇偶校验数据，并且被配置为将主数据、系统奇偶校验数据和奇偶校验数据存储在存储器单元阵列的目标页中，并且
其中，在基于来自存储器控制器的读取命令的读取操作中，ECC解码器被配置为：
从目标页读取主数据、系统奇偶校验数据和奇偶校验数据；
使用奇偶校验数据对主数据和系统奇偶校验数据执行ECC解码操作，以纠正主数据和系统奇偶校验数据中的可纠正错误；以及
将主数据和系统奇偶校验数据发送到存储器控制器。
17.根据权利要求16所述的存储器系统，
其中，CRC生成器被配置为基于从ECC解码器接收的主数据生成第二参考系统奇偶校验数据，并且
其中，CRC校验器被配置为：基于将系统奇偶校验数据与第二参考系统奇偶校验数据进行比较，将具有第一逻辑电平的第一错误标志发送到存储器控制器，具有第一逻辑电平的第一错误标志指示发生第二类型的错误。
18.根据权利要求14所述的存储器系统，其中，第二CRC引擎包括CRC生成器和CRC校验器，
其中，在读取操作中，CRC生成器被配置为基于从半导体存储器装置接收的主数据来生成参考系统奇偶校验数据，并且
其中，CRC校验器被配置为基于将系统奇偶校验数据与参考系统奇偶校验数据进行比较来生成与第一类型的错误相关联的第二错误标志，并且被配置为基于所述比较来确定第二错误标志的逻辑电平。
19.根据权利要求18所述的存储器系统，其中，中央处理器被配置为基于第一错误标志和第二错误标志来确定主数据中的错误是与第一类型的错误相关联还是与第二类型的错误相关联。
20.一种半导体存储器装置，包括：
存储器单元阵列，包括结合到多条字线和多条位线的多个易失性存储器单元；
循环冗余校验CRC引擎，在对存储器单元阵列的存储器操作中被配置为：检测通过链路从存储器控制器提供的主数据和系统奇偶校验数据中的错误，并且基于系统奇偶校验数据生成错误标志，错误标志指示检测到的错误是对应于与链路相关联的第一类型的错误还是对应于与易失性存储器单元相关联的第二类型的错误，存储器控制器在所述半导体存储器装置外部；以及
裸片上纠错码ECC引擎，被配置为对主数据和系统奇偶校验数据执行ECC编码操作，并且被配置为对主数据和系统奇偶校验数据执行ECC解码操作，
其中，CRC引擎包括CRC生成器和CRC校验器，并且
其中，在基于来自存储器控制器的命令的存储器操作期间，
CRC生成器被配置为基于从存储器控制器提供的主数据生成第一参考系统奇偶校验数据，并且
CRC校验器被配置为基于系统奇偶校验数据与第一参考系统奇偶校验数据的比较来确定与第一类型的错误和第二类型的错误之一相关联的错误标志的逻辑电平。
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