JP7161583B1 - 半導体装置 - Google Patents

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Abstract

【課題】 誤動作等を抑制し安全な動作を行うことができる半導体記憶装置および動作方法を提供する。【解決手段】 本発明のフラッシュメモリは、ＣＰＵがＲＯＭから読み出したコードに基づき動作を制御するものであって、ＣＰＵ２００は、ＲＯＭ２１０から読み出したコードの誤りをＣＲＣを用いて検出するステップと（Ｓ１２０）、コードの誤りが検出されたとき、セーフモードに移行するか否かを判定するステップと（Ｓ１６０）、セーフモードに移行すると判定した場合、コードの誤りを検出し検出した誤りを訂正するステップ（Ｓ１７０）とを有する。【選択図】 図４

Description

本発明は、フラッシュメモリ等の半導体装置に関し、特に、中央処理演算装置（ＣＰＵ）またはマイクロコントローラ等がＲＯＭから読み出したコードに基づき動作を制御する半導体装置に関する。
ＮＡＮＤ型フラッシュメモリ等では、電源投入時、フューズセルから動作仕様に関する設定情報をレジスタにロードし、当該設定情報に基づき読出し、プログラム、消去等の動作電圧等を調整している。例えば、特許文献１の不揮発性メモリは、プリチェック用フューズセルから読み出したデータがプリチェック用データに一致するか否か判定し、メインフューズセルから読み出したコンフィギュレーション情報を不揮発性メモリ領域に格納し、ポストチェック用フューズセルから読み出したデータがポストチェック用データに一致するか否か判定し、プリチェックおよびポストチェックが一致する場合には、コンフィギュレーション情報の読出しを終了する、パワーオン動作を開示している。
米国特許第７，４３３，２４７号公報
一般にＮＡＮＤ型フラッシュメモリでは、ＣＰＵ（中央処理演算装置）がＲＯＭに格納されたコードを読み出すことで種々の動作シーケンスを制御している。しかしながら、電源供給電圧がノイズやピーク電流により一時的に降下したり、繰り返しの読出しによるストレスなどが原因でＲＯＭそのものに欠陥や故障が生じると、ＲＯＭの読出しにエラーが生じることがある。もし、ＲＯＭの読出しエラーが発生すると、つまり読み出したコードに誤りがあると、チップの動作不良（例えば、ビジー状態がレディ状態に戻らないビジースタック）や誤動作（フューズセルのような間違ったアドレスのセルに誤ってデータをプログラムしたり、フューズセルのような間違ったアドレスのセルのデータを消去）を引き起こしてしまう。
こうしたＲＯＭの読出しエラーの対策として、ＣＲＣ（巡回冗長検査：Cyclic Redundancy Check）がある。ＣＲＣは、送信側が予め定められた生成多項式で除算した余りを検査データ（パリティデータ）として付加して送信し、受信側で同じ生成多項式を使用してデータを除算し、その余りを比較照合することによって受信データの誤りの検出を可能にする。
図１は、ＣＲＣを利用したフラッシュメモリのパワーオンシーケンスの動作フローである。電源が投入されると、ＣＰＵは、ＲＯＭからコードを読出すと（Ｓ１０）、そのコードのＣＲＣによる誤りの有無の検出が行われる（Ｓ２０）。誤りが検出されなければ（Ｓ３０）、フューズセルから設定情報の読出しが行われ（Ｓ４０）、読み出した設定情報がレジスタにロードされる（Ｓ５０）。誤りが検出された場合には、ＲＯＭコードの読出しが繰り返される。この場合、ＲＯＭコードの読出しのリトライ回数が保持され、リトライ回数が規定値Ｎ以下であれば、動作環境の改善を待ってから（Ｓ７０）、ＲＯＭコードの読出しが繰り返される（Ｓ１０）。リトライ回数が規定値Ｎを超える場合には、パワーオンシーケンスが失敗で終了する。
このようなＣＲＣのチェックは、ある偶発的な誤りの発生を検出し、これを通知することができるが、これによって種々の動作不良や誤動作を防止することはできない。また、フラッシュメモリの不良解析等において、ＣＲＣのチェックだけでは、誤りの発生原因をピンポイントで特定することは困難である。
本発明は、このような従来の課題を解決するものであり、誤動作等を抑制し安全な動作を行うことができる半導体装置および動作方法を提供することを目的とする。
本発明の半導体装置の動作方法は、ＲＯＭから読み出したコードに基づき動作を制御するコントローラを含むものであって、前記コントローラは、ＲＯＭから読み出したコードの誤りを第１のアルゴリズムを用いて検出するステップと、コードの誤りが検出されたとき、セーフモードに移行するか否かを判定するステップと、前記セーフモードに移行すると判定した場合、コードの誤りを検出し、検出した誤りを訂正するステップとを有する。
ある態様では、前記コントローラは、コードの誤りの検出回数が規定値に到達したときセーフモードに移行すると判定する。ある態様では、前記コントローラはさらに、実行中の動作シーケンスの経過時間を計測するステップを含み、前記コントローラは、計測された経過時間が一定時間を超えたとき、コードの誤りの検出回数と無関係にセーフモードに移行すると判定する。ある態様では、前記コントローラはさらに、読み出したコードまたは訂正されたコードに基づき第１の動作を実行するステップを含む。ある態様では、前記コントローラはさらに、前記第１の動作に続く第２の動作を制御するため、当該第２の動作に対応するコードをＲＯＭから読み出すステップと、読み出したコードの誤りを前記第１のアルゴリズムと異なる第２のアルゴリズムを用いて検出するステップと、第２のアルゴリズムによるコードの誤りが検出されたとき、セーフモードに移行するか否かを判定するステップと、前記セーフモードに移行すると判定した場合、コードの誤りを検出し、検出した誤りを訂正するステップとを含む。ある態様では、前記コントローラはさらに、コードの誤り検出・訂正回数が規定値を超えた場合、動作を終了するステップを含む。ある態様では、前記コントローラはさらに、誤り検出に関する誤り情報および誤りの検出・訂正に関する訂正情報を保持するステップを含む。ある態様では、前記コントローラはさらに、前記誤り情報および前記訂正情報を出力するステップを含む。ある態様では、前記誤り情報は、誤りの検出の有無、誤りの検出回数、経過時間の少なくとも１つを含み、前記訂正情報は、訂正の可否、誤りの検出・訂正回数、訂正ビット情報の少なくとも１つを含む。ある態様では、動作方法はさらに、前記セーフモードがイネーブルかディスエーブルかを設定するステップを含み、前記コントローラは、イネーブルが設定された場合にのみ、前記セーフモードに移行するか否かを判定する。ある態様では、前記第１の動作は、フューズセルからの設定情報の読出しであり、前記第２の動作は、フューズセルから読み出した設定情報のレジスタへのロードである。
本発明に係る半導体装置は、ＲＯＭから読み出したコードに基づき動作を制御するコントローラを含むものであって、前記コントローラは、ＲＯＭからコードを読み出す読出し手段と、ＲＯＭから読み出されたコードの誤りを第１のアルゴリズムを用いて検出する検出手段と、コードの誤りが検出されたとき、セーフモードに移行するか否かを判定する判定手段と、前記セーフモードに移行すると判定した場合、コードの誤りを検出し、検出した誤りを訂正する訂正手段とを含む。
ある態様では、前記判定手段は、コードの誤りの検出回数が規定値に到達したときセーフモードに移行すると判定する。ある態様では、半導体装置はさらに、実行中の動作シーケンスの経過時間を計測する計測手段を含み、前記判定手段は、前記計測手段により計測された時間が一定時間に達したとき、コードの誤り検出回数と無関係にセーフモードに移行すると判定する。ある態様では、前記コントローラはさらに、読み出したコードまたは訂正されたコードに基づき第１の動作を実行する実行手段を含む。ある態様では、前記読出し手段は、前記第１の動作に続く第２の動作を制御するため、当該第２の動作に対応するコードをＲＯＭから読み出し、前記検出手段は、読み出したコードの誤りを前記第１のアルゴリズムと異なる第２のアルゴリズムを用いて検出し、前記判定手段は、第２のアルゴリズムによるコードの誤りが検出されたとき、セーフモードに移行するか否かを判定し、前記訂正手段は、前記セーフモードに移行すると判定した場合、コードの誤りを検出し、検出した誤りを訂正する。ある態様では、前記コントローラはさらに、前記訂正手段による誤り検出・訂正回数が規定値を超えた場合、ＲＯＭからのコードの読出しを終了する。ある態様では、前記コントローラはさらに、前記検出手段の検出に関する検出情報および前記訂正手段の訂正に関する訂正情報を保持する保持手段と、当該保持手段に保持された検出情報および訂正情報を出力する出力手段とを含む。ある態様では、前記コントローラはさらに、前記セーフモードがイネーブルかディスエーブルかを設定する設定手段とを含み、前記判定手段は、前記設定手段によりイネーブルが設定された場合にのみ前記セーフモードに移行するか否かを判定する。
本発明によれば、ＲＯＭから読み出したコードの誤りを検出し、セーフモードに移行した場合には、コードの誤りを検出し、検出した誤りを訂正するようにしたので、ＲＯＭのコードに基づく誤動作を抑制することができる。また、動作シーケンスに含まれる複数の動作に関して異なるアルゴリズムを用いて複数の誤りを検出することで、誤動作または動作不良の抑制をより効果的に行うことができる。さらに、誤り検出に関する検出情報および誤り検出・訂正に関する訂正情報を保持しこれを出力可能にすることで、誤動作または動作不良の原因となる箇所の特定ないし解析を容易に行うことができる。
従来のフラッシュメモリのパワーオンシーケンス時の動作フローを示す図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。 本発明の実施例に係るコントローラに含まれる機能を説明する図である。 本発明の第１の実施例に係るコントローラの動作を説明するフローである。 本発明の第２の実施例に係るコントローラの動作を説明するフローである。 本発明の第２の実施例によるパワーオンシーケンスの動作フローである。 本発明の第２の実施例によるプログラムシーケンスの動作フローである。 本発明の実施例による状態レジスタの一例を示す図である。 本発明の実施例による状態レジスタの出力例を示すフローである。 本発明の第３の実施例による動作モードを設定する設定レジスタの一例を示す図である。 本発明の第３の実施例による動作モードの設定を示すフローである。
次に、本発明の実施の形態について詳細に説明する。本発明に係る半導体装置は、ＮＡＮＤ型フラッシュメモリ、あるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどを含む。以下の説明では、ＮＡＮＤ型フラッシュメモリを例示する。
次に、本発明の実施例について図面を参照して説明する。図２は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。同図に示すように、本実施例に係るフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、読出しデータを外部に出力したり、外部から入力されるデータを取り込む入出力回路１２０と、プログラムすべきデータの符号生成や読み出されたデータの誤り検出・訂正を行うＥＣＣ回路１３０と、入出力回路１２０を介してアドレスデータを受け取るアドレスレジスタ１４０と、入出力回路１２０を介して受け取ったコマンドデータや端子に印加された制御信号に基づき各部を制御するコントローラ１５０と、アドレスレジスタ１４０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択やワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページから読み出されたデータを保持したり、選択されたページへプログラムするデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１４０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１７０内の列の選択等を行う列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Vers、内部供給電圧ＶＤＤなど）を生成する内部電圧発生回路１９０とを含んで構成される。
メモリアレイ１１０は、列方向に複数のブロックを含み、各ブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングが形成される。メモリセルアレイ１１０は、ユーザーによって利用されるメモリ領域の他に、ユーザーによって利用されない（またはユーザーによってアクセスされない）メモリ領域としてフューズセルを含む。フューズセルには、フラッシュメモリの動作に関する設定情報（例えば、プログラムや消去等の電圧の設定やユーザーのオプションの設定など）が格納され、この設定情報は、パワーオンシーケンスのときに読み出され、読み出された設定情報がレジスタにロードされる。
図３に、本実施例のコントローラ１５０の構成を示す。コントローラ１５０は、ＣＰＵ２００、ＲＯＭ２１０、ＲＡＭ２２０、ＣＲＣ処理部２３０、ＥＣＣ処理部２４０、タイマー２５０および状態レジスタ２６０を含んで構成される。
ＣＰＵ２００は、プログラムカウンタにセットされるアドレスに従いＲＯＭ２１０からコードを読出し、読出したコードをデコードし、その結果に基づきワード線選択回路１６０、ページバッファ／センス回路１７０、列選択回路１８０、内部電圧発生回路１９０等の動作を制御する。プログラムカウンタＰＣは、クロック信号に同期してインクリメントされ、ＣＰＵ２００は、ＲＯＭ２１０から次のコードを読み出し、次の動作を制御する。
ＲＯＭ２１０は、種々の動作シーケンスを実行するためのコードを格納する。例えば、パワーオンシーケンス、読出し、プログラム、消去等の動作を制御するためのコード（命令コードやアドレスを含む）が格納される。ＣＰＵ２００がＲＯＭ２１０から１度に読み出すコードのビット数またはバイト数は特に限定されない。
ＣＲＣ処理部２３０は、ＣＰＵ２００がＲＯＭ２１０から読み出したコードに誤りが含まれているか否かをチェックする。ＲＯＭコードのＣＲＣを可能にするため、ＲＯＭ２２０には、予め定められた生成多項式で除算した余りとしてのパリティビット（検査データ）が格納されている。一方、ＣＲＣ処理部２２０は、ＲＯＭ２１０で使用した生成多項式と同じ生成多項式を使用してＲＯＭから読み出されたコードを除算し、そのパリティビットが一致するか否かを照合する。ＣＲＣ処理部２２０が使用するパリティビットは、ハードワイワードロジックにより生成してもよいし、あるいは不揮発性メモリに格納するようにしてもよい。
ＥＣＣ処理部２４０は、ＲＯＭコードの誤りを検出し、検出した誤りを訂正する。ＲＯＭコードの誤り検出・訂正を可能にするため、ＲＯＭ２２０には、コードをＥＣＣで符号化したときに生成される誤り検出・訂正用のパリティビットが格納されている。ＥＣＣ処理部２４０は、ＲＯＭ２１０から読み出されたコード（データと当該データの誤り検出・訂正用のパリティビット）をデコードし、ＲＯＭから読み出されたコードの誤りビットを検出し、これを訂正する。誤り検出・訂正できるビット数は特に限定されない。ＥＣＣ処理部２４０による誤り検出・訂正は、ＣＰＵ２００の動作モードがセーフモードに移行したときに実施され、誤り訂正されたデータはＲＡＭ２２０に保持される。なお、フラッシュメモリ１００がＥＣＣ回路１３０を搭載している場合には、ＥＣＣ回路１３０をＥＣＣ処理部２４０として共有するようにしてもよい。
タイマー２５０は、ＣＰＵ２００によるＲＯＭ２１０のコードに基づいて実行中の動作シーケンスの経過時間を計測する。タイマー２５０は、ＣＰＵ２００とは別のハードウエアによって構成されるが、ＣＰＵ２００は、ＲＯＭ２１０からコードを読み出すとき、タイマー２５０にカウントの指示を与えてもよい。ある態様では、タイマー２５０は、計測時間が予め決められた値に到達すると、ＣＰＵ２００に割り込み信号を出力し、ＣＰＵ２００は、この割り込み信号に応答してセーフモードに移行する。
状態レジスタ２６０は、ＣＰＵ２００がＲＯＭ２１０からコードを読出している期間中において、ＣＲＣ処理部２３０の誤り検出の回数、誤り検出ビット数、誤り検出されたＲＯＭ領域などを保持し、またＥＣＣ処理部２４０の誤り訂正の回数、誤り訂正ビット数、誤り訂正位置などを保持する。状態レジスタ２６０によって保持されたデータは、ユーザーからコマンドにより読出し可能である。
次に、本発明の第１の実施例のコントローラ１５０の動作について図４のフローを参照して説明する。なお、コントローラ１５０が実行する動作シーケンスは任意であり、特定の動作シーケンスに限定されない。先ず、ＣＰＵ２００は、プログラムカウンタに設定されたアドレスに従いＲＯＭ２１０からコードを読出す（Ｓ１００）。動作シーケンスが開始されるタイミングでＣＰＵ２００は、タイマー２５０を起動させる（Ｓ１１０）。タイマー２５０は、実行中の動作シーケンスの経過時間を計測し、計測時間が規定時間Ｔｎに到達したとき、ＣＰＵ２００に割り込み信号を出力する。
ＣＰＵ２００は、ＲＯＭ２１０から読み出されたコードをＣＲＣ処理部２３０に提供し、ＣＲＣ処理部２３０は、読み出したコードの誤りの有無を検出する（Ｓ１２０）。ＣＰＵ２００は、誤りが検出されなかった場合には（Ｓ１３０）、ＲＯＭ２１０から読み出したコードをデコードし、コードに規定された動作を実行する（Ｓ１４０）。
一方、誤りが検出された場合には（Ｓ１３０）、ＣＰＵ２００は、状態レジスタ２６０に保持されたＣＲＣの誤り情報を更新し（Ｓ１５０）、次いで、セーフモードに移行するか否かを判定する（Ｓ１６０）。セーフモードに移行するための条件は、ＣＲＣによる誤りの検出回数が規定値Ｎ１に到達したとき、あるいはタイマー２５０からの割り込み信号を受け取ったときである。つまり、規定値ＮまたはＲＯＭ２１０の読出し時間が規定時間Ｔｎに到達したとき、ＣＰＵ２００は、セーフモードに移行すると判断する。
ＣＰＵ２００は、セーフモードに移行した場合には、ＥＣＣ処理部２４０に誤り検出・訂正を開始させる（Ｓ１７０）。この際、ＥＣＣ処理部２４０は、ＲＯＭ２１０から読み出したコードを全てＲＡＭ２２０に格納してもよいし、誤り訂正のための位置情報のみをＲＡＮ２２０に格納しても良い。ＣＰＵ２００は、さらに状態レジスタ２６０に保持された誤り検出・訂正情報を更新する（Ｓ１８０）。
ＣＰＵ２００は、ＥＣＣ処理部２４０による誤り検出・訂正の回数が規定値Ｎ２に到達したか否かを判定し（Ｓ２００）、規定値Ｎ２に到達していなければ、誤り訂正されたコードが信頼できるものと判断し、ＲＡＭ２２０に保持された訂正されたコードあるいは、ＲＯＭ２１０から読み出されたコードをＲＡＭ２２０に保持された誤り位置情報を使って訂正したものをデコードし、動作を実行する（Ｓ１４０）。一方、誤り検出・訂正の回数が規定値Ｎ２に到達した場合には、安全な動作を期待することができないと判断して動作シーケンスを終了する。
このように本実施例によれば、ＲＯＭから読み出されたコードに誤りがある場合には、さらに一定の条件下で誤り検出・訂正を行うようにしたので、動作不良や誤動作を回避した安全な動作を行うことができる。また、誤り検出情報および誤り検出・訂正情報を状態レジスタ２６０に保持し、保持した情報を出力できるようにしたので、ユーザーは、フラッシュメモリの動作不良等の詳細な解析を容易に行うことが可能になる。
次に、本発明の第２の実施例について説明する。上記実施例は、動作シーケンスにおけるある時点でのＣＲＣのチェックを行ったが、第２の実施例は、動作シーケンスの複数の
時点でのＣＲＣのチェックを異なるアルゴリズムで実行するものである。図５は、第２の実施例の動作フローを示す図である。
同図において、ステップＳ１００～Ｓ１９０までの動作は、第１の実施例のときと同様であるが、第２の実施例では、動作１を実行後（Ｓ１４０）、動作１の後の動作２を実行するために、ＣＰＵ２００は、ＲＯＭ２１０からコードを読出す（ステップＳ２００）。読み出されたコードは、ＣＲＣ処理部２３０によりチェックされる。ここで留意すべきは、動作１のときのコードのＣＲＣのチェック１と動作２のときのコードのＣＲＣのチェック２とのアルゴリズムが異なる。例えば、チェック１のときの生成多項式とチェック２のときの生成多項式とが異なる。この場合、ＲＯＭ２１０には、動作２に対応するコードとチェック２の生成多項式で除した値がパリティビットとが格納され、ＣＲＣ処理部２３０には、動作２に対応するパリティビットが用意される。
ＣＰＵ２００は、ＣＲＣ処理部２３０により誤りの検出の有無を判定し（Ｓ２２０）、誤りが検出されなければ、コードをデコードし、動作２を実行する（ＳＳ２３０）。一方、コードに誤りが検出された場合には（Ｓ２２０）、第1の実施例のときと同様にステップＳ１５０～Ｓ１９０の処理が実施される。仮に、セーフモードに移行し、誤り検出・訂正のリトライ回数が規定値Ｎ２未満であれば、ＣＰＵ２は、訂正されたコードをデコードし、動作２を実行し、リトライ回数が規定値Ｎ２であれば、動作シーケンスが終了される。また、状態レジスタ２６０には、動作１、動作２に関連する誤り情報および訂正情報が保持される。
このように本実施例によれば、動作シーケンスを検査能力の異なる複数のＣＲＣによるチェックを行うことで、動作不良または誤動作を引き起こす種々の要因に対応した処理を実施することができ、かつそのような要因の解析を容易にすることができる。なお、上記実施例は、動作シーケンスが動作１、動作２を含む例を示したが、これは一例であり、動作シーケンスは、動作１、動作２、・・・、動作ｎを含むことができ、この場合、ＣＲＣ処理部２３０は、検査能力またはアルゴリズムの異なるチェック１、チェック２、・・・、チェックｎを行い、そのチェック結果に応じてセーフモードに移行する。
次に、第２の実施例の動作シーケンスの具体例について説明する。図６は、パワーオンシーケンスを実行するときのＲＯＭコードの読出し動作を示すフローである。基本的な動作は、図５に示すフローと同様であり、パワーオンシーケンスでは、フューズセルからの設定情報の読出し（Ｓ１４０Ａ）が動作１に対応し、読み出した設定情報のレジスタへのロード（Ｓ２３０Ａ）が動作２に対応する。
図７は、プログラムシーケンスを実行するときのＲＯＭコードの読出し動作を示すフローである。基本的な動作は、図５に示すフローと同様であり、プログラムシーケンスでは、選択ページへのプログラム電圧の印加（Ｓ１３０Ｂ）が動作１に対応し、プログラムされたページのベリファイ読出し（Ｓ２３０Ｂ）が動作２に対応する。第２の実施例の動作シーケンスは、パワーオンシーケンスやプログラムシーケンスの他の読出し動作シーケンスや消去動作シーケンスにも適用することができる。
次に、本実施例の状態レジスタ２６０について説明する。状態レジスタ２６０は、図８に示すように、ＣＲＣ処理部２３０による誤り情報としてＣＲＣのパス／フェイル、リトライ回数、タイマーの時間超過などを保持し、ＥＣＣ処理部２４０による訂正情報としてＥＣＣ訂正の可否、リトライ回数、訂正ビット数やその位置などを保持する。ＣＰＵ２００は、ＲＯＭコードの読出し動作中に誤り情報や訂正情報を更新する。
図９は、状態レジスタの出力例を示すフローである。ユーザーが状態レジスタの読出しコマンドをフラッシュメモリ１００に入力すると（Ｓ３００）、コントローラ１５０は、当該コマンドの解読結果に応じて状態レジスタ２６０をアクセスし（Ｓ３１０）、状態レジスタ２６０に保持された誤り情報や訂正情報を入出力回路１２０を介して出力する（Ｓ３２０）。ユーザーは、誤り情報および訂正情報を参照することで、どのような動作状況においてＲＯＭコードに誤りが発生したのか、あるいはＲＯＭ等の欠陥の有無などを解析することができる。
次に、本発明の第３の実施例について説明する。第１および第２の実施例は、セーフモードでの動作を可能にする一方で、動作に要する時間が設計仕様の時間を超えるおそれがある。そこで、第３の実施例では、フラッシュメモリ１００がセーフモードで動作が可能か否かをユーザーが設定することを可能にする。
コントローラ１５０は、図１０に示すような設定レジスタを用いてセーフモードの動作が可能か否かを設定する。例えば、フラグ「１」は、セーフモードがイネーブルを設定し、フラグ「０」は、セーフモードがディスエーブルを設定する。もし、フラグ「０」が設定された場合には、ＣＰＵ２００は、図４、図５等においてセーフモードに移行せず、図１に示すようなＣＲＣのみのチェックを行う。
図１１は、設定レジスタへの設定例を示すフローである。ユーザーがセーフモード設定用コマンドをフラッシュメモリ１００に入力すると（Ｓ４００）、コントローラ１５０は、当該コマンドの解読結果に応じて設定レジスタをアクセスし（Ｓ４１０）、設定レジスタのフラグを「１」にする。この場合、設定レジスタのデフォルト状態は、フラグ「０」である。セーフモードを解除する場合には、例えば、ユーザーがセーフモード解除用コマンドをフラッシュメモリ１００に入力する。
このように本実施例によれば、セーフモードの動作が可能か否かをユーザー設定することで、例えば、フラッシュメモリ１００の解析を行うときのみセーフモードを動作させることができる。
上記実施例では、ＮＡＮＤ型のフラッシュメモリを例示したが、本発明は、ＣＰＵがＲＯＭから読み出したコードに基づき動作シーケンスを制御するような半導体装置や半導体記憶装置に適用することができる。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：フラッシュメモリ １１０：メモリセルアレイ
１２０：入出力回路 １３０：ＥＣＣ回路
１４０：アドレスレジスタ １５０：コントローラ
１６０：ワード線選択回路 １７０：ページバッファ／センス回路
１８０：列選択回路 １９０：内部電圧発生回路
２００：ＣＰＵ ２１０：ＲＯＭ
２２０：ＲＡＭ ２３０：ＣＲＣ処理部
２４０：ＥＣＣ処理部 ２５０：タイマー
２６０：状態レジスタ

Claims (19)

  1. ＲＯＭから読み出したコードに基づき動作を制御するコントローラを含む半導体装置の動作方法であって、
    前記コントローラは、
    ＲＯＭから読み出したコードの誤りを第１のアルゴリズムを用いて検出するステップと、
    コードの誤りが検出されたとき、セーフモードに移行するか否かを判定するステップと、
    前記セーフモードに移行すると判定した場合、コードの誤りを検出し、検出した誤りを訂正するステップと、
    を有する動作方法。
  2. 前記コントローラは、コードの誤りの検出回数が規定値に到達したときセーフモードに移行すると判定する、請求項１に記載の動作方法。
  3. 前記コントローラはさらに、実行中の動作シーケンスの経過時間を計測するステップを含み、
    前記コントローラは、計測された経過時間が一定時間を超えたとき、コードの誤りの検出回数と無関係にセーフモードに移行すると判定する、請求項１に記載の動作方法。
  4. 前記コントローラはさらに、読み出したコードまたは訂正されたコードに基づき第１の動作を実行するステップを含む、請求項１に記載の動作方法。
  5. 前記コントローラはさらに、前記第１の動作に続く第２の動作を制御するため、当該第２の動作に対応するコードをＲＯＭから読み出すステップと、
    読み出したコードの誤りを前記第１のアルゴリズムと異なる第２のアルゴリズムを用いて検出するステップと、
    第２のアルゴリズムによるコードの誤りが検出されたとき、セーフモードに移行するか否かを判定するステップと、
    前記セーフモードに移行すると判定した場合、コードの誤りを検出し、検出した誤りを訂正するステップと、
    を含む請求項４に記載の動作方法。
  6. 前記コントローラはさらに、コードの誤り検出・訂正回数が規定値を超えた場合、動作を終了するステップを含む、請求項１または５に記載の動作方法。
  7. 前記コントローラはさらに、誤り検出に関する誤り情報および誤りの検出・訂正に関する訂正情報を保持するステップを含む、請求項１または５に記載の動作方法。
  8. 前記コントローラはさらに、前記誤り情報および前記訂正情報を出力するステップを含む、請求項７に記載の動作方法。
  9. 前記誤り情報は、誤りの検出の有無、誤りの検出回数、経過時間の少なくとも１つを含み、前記訂正情報は、訂正の可否、誤りの検出・訂正回数、訂正ビット情報の少なくとも１つを含む、請求項８に記載の動作方法。
  10. 動作方法はさらに、前記セーフモードがイネーブルかディスエーブルかを設定するステップを含み、
    前記コントローラは、イネーブルが設定された場合にのみ、前記セーフモードに移行するか否かを判定する、請求項１または５に記載の動作方法。
  11. 前記第１の動作は、フューズセルからの設定情報の読出しであり、前記第２の動作は、フューズセルから読み出した設定情報のレジスタへのロードである、請求項５に記載の動作方法。
  12. ＲＯＭから読み出したコードに基づき動作を制御するコントローラを含む半導体装置であって、
    前記コントローラは、
    ＲＯＭからコードを読み出す読出し手段と、
    ＲＯＭから読み出されたコードの誤りを第１のアルゴリズムを用いて検出する検出手段と、
    コードの誤りが検出されたとき、セーフモードに移行するか否かを判定する判定手段と、
    前記セーフモードに移行すると判定した場合、コードの誤りを検出し、検出した誤りを訂正する訂正手段とを含む、半導体装置。
  13. 前記判定手段は、コードの誤りの検出回数が規定値に到達したときセーフモードに移行すると判定する、請求項１２に記載の半導体装置。
  14. 半導体装置はさらに、実行中の動作シーケンスの経過時間を計測する計測手段を含み、
    前記判定手段は、前記計測手段により計測された時間が一定時間に達したとき、コードの誤り検出回数と無関係にセーフモードに移行すると判定する、請求項１２に記載の半導体装置。
  15. 前記コントローラはさらに、読み出したコードまたは訂正されたコードに基づき第１の動作を実行する実行手段を含む、請求項１２に記載の半導体装置。
  16. 前記読出し手段は、前記第１の動作に続く第２の動作を制御するため、当該第２の動作に対応するコードをＲＯＭから読み出し、
    前記検出手段は、読み出したコードの誤りを前記第１のアルゴリズムと異なる第２のアルゴリズムを用いて検出し、
    前記判定手段は、第２のアルゴリズムによるコードの誤りが検出されたとき、セーフモードに移行するか否かを判定し、
    前記訂正手段は、前記セーフモードに移行すると判定した場合、コードの誤りを検出し、検出した誤りを訂正する、請求項１５に記載の半導体装置。
  17. 前記コントローラはさらに、前記訂正手段による誤り検出・訂正回数が規定値を超えた場合、ＲＯＭからのコードの読出しを終了する、請求項１２または１６に記載の半導体装置。
  18. 前記コントローラはさらに、前記検出手段の検出に関する検出情報および前記訂正手段の訂正に関する訂正情報を保持する保持手段と、当該保持手段に保持された検出情報および訂正情報を出力する出力手段とを含む、請求項１２または１６に記載の半導体装置。
  19. 前記コントローラはさらに、前記セーフモードがイネーブルかディスエーブルかを設定する設定手段とを含み、前記判定手段は、前記設定手段によりイネーブルが設定された場合にのみ前記セーフモードに移行するか否かを判定する、請求項１２または１６に記載の半導体装置。
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