CN110942798A - 半导体存储器件、存储系统及操作半导体存储器件的方法 - Google Patents

Abstract

提供了半导体存储器件、存储系统及操作半导体存储器件的方法。所述半导体存储器件包括：存储单元阵列，包括多个动态存储单元；ECC引擎，被配置为对来自存储单元阵列的读取数据中的至少一个错误进行纠正；以及测试电路，被配置为在半导体存储器件的测试模式下，通过将测试模式数据写入存储单元阵列中并通过从存储单元阵列读取与测试模式数据对应的测试结果数据，来对存储单元阵列执行测试。测试电路被配置为：在测试模式下，当测试结果数据包括第一数目的至少一个错误位时，将指示第三数目的错误位的测试结果信号输出到半导体存储器件的外部，第三数目是通过将第一数目减去第二数目获得的。第二数目对应于ECC引擎能够纠正的错误位的数目。

Description

半导体存储器件、存储系统及操作半导体存储器件的方法

相关申请的交叉引用

本申请要求2018年9月25日在美国专利局提交的美国专利No.16/140673的优先权，该申请的全部内容通过引用整体并入本文。

技术领域

示例实施例涉及半导体存储器件、存储系统及操作半导体存储器件的方法。

背景技术

半导体存储器件可以分为诸如闪存器件的非易失性存储器件和诸如动态随机存取存储器(DRAM)的易失性存储器件。DRAM的高速操作和低成本使得DRAM可以用于系统存储器。

发明内容

一些示例实施例可以提供能够减少测试时间的开销并提高测试准确度的半导体存储器件。

一些示例实施例可以提供能够减少测试时间的开销并提高测试准确度的存储系统。

一些示例实施例可以提供能够减少测试时间的开销并提高测试准确度的操作半导体存储器件的方法。

根据一些示例实施例，一种半导体存储器件包括：存储单元阵列，包括多个动态存储单元；纠错码(ECC)引擎，被配置为对来自所述存储单元阵列的读取数据中的至少一个错误进行纠正；以及测试电路，被配置为在所述半导体存储器件的测试模式下，通过将测试模式数据写入所述存储单元阵列中并通过从所述存储单元阵列读取与所述测试模式数据对应的测试结果数据，来对所述存储单元阵列执行测试。所述测试电路被配置为：在所述测试模式下，当所述测试结果数据包括第一数目的至少一个错误位时，将指示第三数目的错误位的测试结果信号输出到所述半导体存储器件的外部，所述第三数目是通过将所述第一数目减去第二数目获得的，其中，所述第二数目对应于所述ECC引擎能够纠正的错误位的数目。

根据一些示例实施例，一种存储系统包括：半导体存储器件，所述半导体存储器件包括存储单元阵列、纠错码(ECC)引擎和测试电路；以及测试装置，所述测试电路被配置为，在所述半导体存储器件的测试模式下：对所述存储单元阵列执行第一测试以生成第一测试结果，将所述第一测试结果所指示的至少一个错误位的第一数目减去第二数目以产生第一结果信号，选择性地将所述第一结果信号记录在所述第一故障地址存储器中，对所述存储单元阵列执行第二测试以生成第二测试结果，将所述第二测试结果所指示的错误位的数目减去所述第二数目以产生第二结果信号，并且将所述第二结果信号记录在所述第二故障地址存储器中，所述测试电路被配置为基于来自所述测试装置的测试模式数据来执行所述第一测试和所述第二测试。所述第二数目对应于所述ECC引擎能够纠正的错误位的数目。

根据一些示例实施例，一种操作半导体存储器件的方法，所述半导体存储器件包括存储单元阵列、纠错码(ECC)引擎和测试电路，所述方法包括：通过所述测试电路根据第一方案对所述存储单元阵列中的多个动态存储单元执行并行位测试(PBT)，以生成第一测试结果；将所述第一测试结果所指示的至少一个错误位的第一数目减去第二数目以生成第一结果信号；将所述第一结果信号选择性地记录在所述测试电路中包括的第一故障地址存储器中，所述第二数目对应于所述纠错码引擎能够纠正的错误位的数目；通过所述测试电路根据第二方案对所述多个动态存储单元执行PBT，以生成第二测试结果；将所述第二测试结果所指示的所述至少一个错误位的所述第一数目减去所述第二数目以生成第二结果信号；将所述第二结果信号记录在所述测试电路中包括的第二故障地址存储器中；将所述第二测试结果中的所选择的第二测试结果记录在所述第一故障地址存储器中，其中，所选择的第二测试结果与超出所述ECC引擎的纠错阈值的不可纠正的错误相关联；以及通过参考所述第一故障地址存储器，对与所述不可纠正的错误相关联的存储单元执行冗余修复操作。

因此，当半导体存储器件采用纠错码时，可以减少测试时间开销，并且在执行PBT时可以减少发送到故障地址存储器的故障位的数目，并且可以防止或减少不可纠正的错误被解读为可纠正的错误。

附图说明

下面将参照附图更详细地描述示例实施例。

图1是示出了根据至少一个示例实施例的存储系统的框图。

图2是示出了根据至少一个示例实施例的存储系统的框图。

图3是示出了图1和图2中所示的半导体存储器件的框图。

图4是示出了根据至少一个示例实施例的图3的半导体存储器件中的一个存储模块阵列的示例的框图。

图5示出了根据至少一个示例实施例的处于测试模式的图3的半导体存储器件的一部分。

图6是示出了根据至少一个示例实施例的图3的半导体存储器件中所示的测试电路的框图。

图7示出了根据至少一个示例实施例的图6的测试电路中的比较器块和错误计数器块。

图8示出了根据至少一个示例实施例的图7中的错误计数器之一。

图9是示出了根据至少一个示例实施例的图6的测试电路中的第一比较电路和第二比较电路的框图。

图10示出了根据示例实施例的图9中所示的第一单元比较器之一。

图11示出了根据至少一个示例实施例的图3的半导体存储器件中的ECC引擎和I/O选通电路。

图12示出了根据至少一个示例实施例的图2的存储系统中的第一故障地址存储器的示例。

图13示出了图2的存储系统中的第二故障地址存储器的示例。

图14示出了图6中的测试电路中的第一中间结果信号和第一结果信号。

图15是示出了根据至少一个示例实施例的当第二结果信号包括8位时图6的测试电路的操作的时序图。

图16是示出了根据一些示例实施例的半导体存储器件的框图。

图17和图18示出了根据至少一个示例实施例的操作半导体存储器件的方法。

图19是示出了根据至少一个示例实施例的包括半导体存储器件的移动系统的框图。

具体实施方式

在下文中将参照附图更全面地描述各种示例实施例，附图中示出了一些示例实施例。

图1是示出了根据至少一个示例实施例的存储系统的框图。

参照图1，存储系统10包括存储控制器100和至少一个半导体存储器件200。

存储控制器100可以控制存储系统10的整体操作。存储控制器100可以整体地控制主机与半导体存储器件200之间的数据交换。例如，存储控制器100可以响应于来自主机的请求，将数据写入半导体存储器件200中，或者从半导体存储器件200读取数据。

另外，存储控制器100可以向半导体存储器件200发出用于控制半导体存储器件200的操作命令。

在一些示例实施例中，半导体存储器件200可以是动态随机存取存储器(DRAM)，例如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功耗双倍数据速率同步动态随机存取存储器(LPDDR SDRAM)、图形双倍数据速率同步动态随机存取存储器(GDDR SDRAM)、或Rambus动态随机存取存储器(RDRAM)等。

存储控制器100和半导体存储器件200可以通过对应的命令引脚(或焊盘)彼此连接。在正常模式期间，存储控制器100可以通过对应的引脚将命令CMD和地址ADDR发送到半导体存储器件200，并且可以与半导体存储器件200交换主数据MD。在测试模式期间，存储控制器100可以通过对应的引脚将测试模式数据TP发送到半导体存储器件200，并且从半导体存储器件200接收指示测试结果的错误信息信号EIS。

当存储控制器100在测试模式期间对半导体存储器件200执行测试时，中央处理单元(CPU)110将对半导体存储器件200执行的测试的结果记录在第一故障地址存储器(FAM1)120和第二故障地址存储器(FAM2)130中，并且可以通过参考所记录的测试结果来确定半导体存储器件200的修复策略。

图2是示出了根据至少一个示例实施例的存储系统的框图。

参照图2，存储系统40可以包括测试装置150和半导体存储器件200。存储系统40也可以称为测试系统。

测试装置150可以包括控制器155、第一故障地址存储器(FAM1)160和第二故障地址存储器(FAM2)170。

在半导体存储器件200的测试模式下，测试装置150通过命令引脚将指示测试模式的命令CMD应用于半导体存储器件200，通过地址引脚将指定了要测试的存储单元的地址ADDR应用于半导体存储器件200，以及通过数据引脚将测试模式数据TP应用于半导体存储器件200。

半导体存储器件200基于测试模式数据TP对半导体存储器件200中的动态存储单元执行第一测试和第二测试，可以从分别从第一测试的结果(也称为第一测试结果)和第二测试的结果(也称为第二测试结果)中减去半导体存储器件200中的ECC引擎的纠错能力，并且可以向测试装置150提供包括指示了减去后的结果的第一测试结果信号和第二测试结果信号的错误信息信号EIS。可以选择性地将第一测试结果信号记录在第一故障地址存储器160中，将第二测试结果信号记录在第二故障地址存储器170中。仅当第一测试的结果指示存储单元中的错误的数目超出半导体存储器件200中的ECC引擎的纠错能力(阈值)时，半导体存储器件200可以将第一测试结果信号记录在第一故障地址存储器160中。

控制器155还可以将所选择的第二测试结果记录在第一故障地址存储器160中，并且所选择的第二测试结果与超出ECC引擎的纠错能力的不可纠正的错误相关联。测试装置150可以通过参考第一故障地址存储器，通过冗余修复操作来修复与不可纠正的错误相关联的故障单元。

图3是示出了图1和图2中所示的半导体存储器件的框图。

参照图3，半导体存储器件200可以包括控制逻辑电路210、地址寄存器220、存储模块(bank)控制逻辑230、刷新计数器297、行地址多路复用器(RA MUX)240、列地址(CA)锁存器250、行译码器260、列译码器270、存储单元阵列300、读出放大器单元285、输入/输出(I/O)选通电路290、ECC引擎550、数据输入/输出(I/O)缓冲器299和测试电路400。

存储单元阵列300可以包括第一存储模块阵列310至第八存储模块阵列380。行译码器260可以包括分别耦接到第一存储模块阵列310至第八存储模块阵列380的第一存储模块行译码器260a至第八存储模块行译码器260h，列译码器270可以包括分别耦接到第一存储模块阵列310至第八存储模块阵列380的第一存储模块列译码器270a至第八存储模块列译码器270h，读出放大器单元285可以包括分别耦接到第一存储模块阵列310至第八存储模块阵列380的第一存储模块读出放大器285a至第八存储模块读出放大器285h。第一存储模块阵列310至第八存储模块阵列380中的每个存储模块阵列可以包括多个存储单元MC，并且每个存储单元MC耦接到对应的字线WL和对应的位线BL。第一存储模块阵列310至第八存储模块阵列380、第一存储模块行译码器260a至第八存储模块行译码器260h、第一存储模块列译码器270a至第八存储模块列译码器270h以及第一存储模块读出放大器285a至第八存储模块读出放大器285h可以形成第一存储模块至第八存储模块。尽管图3中所示的半导体存储器件200示出了八个存储模块，但是半导体存储器件200可以包括其他数目的存储模块。

地址寄存器220可以从存储控制器100接收包括存储模块地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可以将接收到的存储模块地址BANK_ADDR提供给存储模块控制逻辑230，可以将接收到的行地址ROW_ADDR提供给行地址多路复用器240，并可以将接收到的列地址COL_ADDR提供给列地址锁存器250。

存储模块控制逻辑230可以响应于存储模块地址BANK_ADDR而生成存储模块控制信号。第一存储模块行译码器260a至第八存储模块行译码器260h中的与存储模块地址BANK_ADDR相对应的存储模块行译码器可以响应于存储模块控制信号而被激活，第一存储模块列译码器270a至第八存储模块列译码器270h中的与存储模块地址BANK_ADDR相对应的存储模块列译码器可以响应于存储模块控制信号而被激活。

刷新计数器297可以在控制逻辑电路210的控制下，生成用于刷新存储单元阵列300中的存储单元行的刷新行地址REF_ADDR。

行地址多路复用器240可以从地址寄存器220接收行地址ROW_ADDR，并且可以从刷新计数器297接收刷新行地址REF_ADDR。行地址多路复用器240可以选择性地将行地址ROW_ADDR或刷新行地址REF_ADDR输出作为行地址RA。从行地址多路复用器240输出的行地址RA可以被应用于第一存储模块行译码器260a至第八存储模块行译码器260h。

第一存储模块行译码器260a至第八存储模块行译码器260h中的被激活的存储模块行译码器可以对从行地址多路复用器240输出的行地址RA进行译码，并且可以激活与行地址RA相对应的字线。例如，被激活的存储模块行译码器可以将字线驱动电压施加到与行地址RA相对应的字线。

列地址锁存器250可以从地址寄存器220接收列地址COL_ADDR，并且可以临时存储接收到的列地址COL_ADDR。在一些示例实施例中，在突发模式下，列地址锁存器250可以生成从接收到的列地址COL_ADDR递增的列地址。列地址锁存器250可以将临时存储的列地址或所生成的列地址应用于第一存储模块列译码器270a至第八存储模块列译码器270h。

第一存储模块列译码器270a至第八存储模块列译码器270h中的被激活的存储模块列译码器可以对从列地址锁存器250输出的列地址COL_ADDR进行译码，并且可以控制I/O选通电路290，以便输出与列地址COL_ADDR相对应的数据。

I/O选通电路290可以包括用于选通输入/输出数据的电路。I/O选通电路290还可以包括用于存储从第一存储模块阵列310至第八存储模块阵列380输出的数据的读取数据锁存器，以及用于将数据写入第一存储模块阵列310至第八存储模块阵列380的写入驱动器。

从第一存储模块阵列310至第八存储模块阵列380中的一个存储模块阵列读取的码字CW可以由耦接到要从其读取数据的所述一个存储模块阵列的读出放大器来感测，并且该码字CW可以被存储在读取数据锁存器中。存储在读取数据锁存器中的码字CW可以通过ECC引擎550和数据I/O缓冲器299被提供给存储控制器100。可以从存储控制器100将要写入第一存储模块阵列310至第八存储模块阵列380中的一个存储模块阵列中的主数据MD提供给数据I/O缓冲器299。提供给数据I/O缓冲器299的主数据MD在ECC引擎550中被编码成码字CW。写入驱动器可以将码字CW写入第一存储模块阵列310至第八存储模块阵列380中的一个存储模块阵列中。

数据I/O缓冲器299在测试模式下从测试装置150或存储控制器100接收测试模式数据TP，并将测试模式数据TP提供给测试电路400。测试电路400将测试模式数据TP提供给I/O选通电路290。I/O选通电路290在测试模式下将测试模式数据TP写入存储单元阵列300的目标页面，并从目标页面读取测试模式数据TP，以将测试结果数据TR提供给测试电路400。

在测试模式下，测试电路400可以基于测试模式数据TP，对存储单元阵列300执行第一测试，并且可以将第一测试结果所指示的错误位的第一数目减去ECC引擎550能够纠正的错误位的第二数目，从而得到与第一测试相关联的第一减去结果，并且选择性地将第一减去结果记录在第一故障地址存储器160中；以及可以基于测试模式数据TP对存储单元阵列300执行第二测试，并且可以将第二测试结果所指示的错误位的数目减去第二数目，从而得到与第二测试相关联的第二减去结果，并且将第二减去结果记录在第二故障地址存储器170中。

测试电路400可以将测试模式数据TP写入存储单元阵列300中，读取第一大小(size)的测试模式数据TP作为第一大小的测试结果数据，并将第一大小的测试结果数据和存储在测试电路400中的测试模式数据TP的对应的位进行比较，以生成比较信号。比较信号包括多个第一单元，每个第一单元包括多个位。测试电路400可以在对测试结果数据中的错误的数目进行计数的同时，通过将比较信号中的每个第一单元的多个位彼此进行比较来执行第一测试，并且可以在将每个第一单元的位彼此进行比较的同时，通过以比较信号中的各个第一单元的对应位作为第二单元并且将每个第二单元中的位彼此进行比较，来执行第二测试。在下文中将结合图9进行详细描述。

测试电路400可以将对应于第一减去结果的第一测试结果信号和对应于第二减去结果的第二测试结果信号作为错误信息信号EIS发送到测试装置150。第一测试结果信号对应于第一测试的结果，第二次测试结果信号对应于第二测试的结果。

ECC引擎550在正常模式的写入操作中基于来自数据I/O缓冲器299的主数据MD生成奇偶校验数据，并且向I/O选通电路290提供包括主数据MD和奇偶校验数据的码字CW。I/O选通电路290将码字CW写入存储单元阵列300的目标页面。

另外，在正常模式的读取操作中，ECC引擎550从I/O选通电路290接收从目标页面读取的码字CW。ECC引擎550使用码字CW中的奇偶校验数据对主数据MD进行解码，纠正主数据MD中的单个位错误，并向数据I/O缓冲器299提供纠错后的主数据。

控制逻辑电路210可以控制半导体存储器件200的操作。例如，控制逻辑电路210可以生成用于半导体存储器件200的控制信号，以便执行写入操作或读取操作。控制逻辑电路210可以包括命令译码器211和模式寄存器212，命令译码器211对从存储控制器100接收到的命令CMD进行译码，模式寄存器212设置半导体存储器件200的操作模式。

例如，命令译码器211可以通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行译码来生成与命令CMD相对应的控制信号。命令译码器211可以通过对命令CMD进行译码，生成指引了半导体存储器件200的操作模式的模式信号MS和指示了ECC引擎550的纠错阈值的纠错能力信息信号ECIS，并且可以生成控制信号CTL1。控制逻辑电路210可以将模式信号MS提供给数据I/O缓冲器299和测试电路400，可以将纠错能力信息信号ECIS提供给测试电路400，并可以将控制信号CTL1提供给I/O选通电路290。

模式信号MS指示半导体存储器件200的测试模式和正常模式之一。

另外，在示例实施例中，在半导体存储器件200中设置三维(3D)存储阵列。

图4是示出了根据至少一个示例实施例的图3的半导体存储器件中的一个存储模块阵列的示例的框图。

参照图4，存储模块阵列310-380中的每个存储模块阵列可以包括按行和列排列的多个存储单元。存储模块阵列310-380中的每个存储模块阵列可以包括多条字线WL0-WLm(m是大于2的自然数)、多条位线BL0-BLn(n是大于2的自然数)以及设置在字线WL0-WLm与位线BL0-BLn之间的交叉点附近的多个存储单元MC。在一个示例实施例中，多个存储单元MC中的每个存储单元可以包括动态随机存取存储器(DRAM)单元结构。

图5示出了处于测试模式的图3的半导体存储器件的一部分。

参照图5，示出了第一存储模块阵列310、I/O选通电路290、测试电路400和控制逻辑电路210。

参照图5，第一存储模块阵列310可以包括正常单元阵列NCA和冗余单元阵列RCA。正常单元阵列NCA可以包括多个第一存储块MB0-MB15(例如，311-313)，冗余单元阵列RCA可以包括至少一个第二存储块314。第一存储块311-313是决定半导体存储器件200的存储容量的存储块。第二存储块314用于ECC和/或冗余修复。由于用于ECC和/或冗余修复的第二存储块314用于ECC、数据线修复和块修复，以修复在第一存储块311-313中产生的“故障”单元，所以第二存储块也被称为EDB块。

在第一存储块311-313中的每个第一存储块中，多个第一存储单元MC1按行和列排列。在第二存储块314中，多个第二存储单元MC2按行和列排列。

在第一存储块311-313中，可以例如由8K字线WL形成行，并且可以例如由1K位线BL形成列。连接到字线WL与位线BL的交叉点的存储单元可以是动态存储单元。

I/O选通电路290包括分别连接到第一存储块311-313和第二存储块314的多个开关电路(MUX)291-294。在半导体存储器件200中，与具有突发长度的数据对应的位线可以被同时访问，以支持指示可访问的列位置的最大数目的突发长度。例如，如果突发长度被设置为8，则数据位可以被设置为128位。

测试电路400通过对应的第一数据线GIO[0:127]和第二数据线EDBIO[0:7]连接到开关电路291-294。测试电路400在测试模式下将测试模式数据TP写入第一存储块311-313和第二存储块314，读取与测试模式数据TP相对应的测试结果数据TR，将测试模式数据TP和测试结果数据TR的对应的位进行比较以生成比较信号，并且响应于模式信号MS和纠错能力信息信号ECIS生成错误种类信号EKS，错误种类信号EKS指示测试结果数据TR是否包括超出了ECC引擎550的纠错能力的错误。

测试电路400将比较信号的每个第一单元中的多个位彼此进行比较，以生成第一中间结果信号，从第一中间结果信号所指示的错误位的数目减去与ECC引擎550的纠错阈值对应的第二数目从而生成第一减去结果，并将第一减去结果作为第一测试结果信号PBTRS1记录在第一故障地址存储器160中。测试电路400将各个第一单元中的对应位作为第二单元并且将每个第二单元中的位彼此进行比较以生成第二中间结果信号，将第二中间结果信号所指示的错误位的数目减去第二数目从而生成第二减去结果，并且将第二减去结果作为第二测试结果信号PBTRS2记录在第二故障地址存储器170中。

图6是示出了图3的半导体存储器件中所示的测试电路的框图。

参照图6，测试电路400包括第一缓冲器411、第二缓冲器412、比较器块420、错误计数器块430、第一比较电路450、第二比较电路480、第一选择性阻塞接口(SBI)510、第二选择性阻塞接口(SBI)530和传输电路490。

第一缓冲器411在测试模式下存储来自数据I/O缓冲器299的测试模式数据TP。I/O选通电路290将测试模式数据TP写入存储单元阵列300的目标页面。第二缓冲器412存储从存储单元阵列300的目标页面读取的测试结果数据TR。比较器块420耦接到第一缓冲器411和第二缓冲器412，将测试模式数据TP和测试结果数据TR的对应的位进行比较，并输出指示比较结果的比较信号CS。比较器块420可以将比较信号CS提供给错误计数器块430、第一比较电路450和第二比较电路480。

错误计数器块430可以基于具有第一位数的比较信号CS，向传输电路490提供错误种类信号EKS，错误种类信号EKS的逻辑电平取决于与测试结果数据TR相关联的错误位的数目。当与测试结果数据TR相关联的错误位的数目在ECC引擎550的纠错能力之内时，错误种类信号EKS具有第一逻辑电平(低电平)。当与测试结果数据TR相关联的错误位的数目在ECC引擎550的纠错能力之外时(不可纠正的错误)，错误种类信号EKS具有第二逻辑电平(高电平)。

第一比较电路450可以对具有第一大小的比较信号CS中的每个第一单元的多个位彼此进行比较，以输出第一中间结果信号ICRS1，第二比较电路480可以将各个第一单元中的对应位作为第二单元并且将每个第二按中的位彼此进行比较，以输出第二中间结果信号ICRS2。第一大小可以对应于半导体存储器件200的码字大小，第一单元可以对应于半导体存储器件200的突发长度。第二单元的数目可以等于第一单元中的位的数目。

第一选择性阻塞接口510可以接收第一中间结果信号ICRS1，并可以响应于纠错能力信息信号ECIS和错误种类信号EKS，将第一中间结果信号ICRS1所指示的错误位的数目减去指示ECC引擎550的纠错阈值的第二数目，以生成第一结果信号CRS1并将其输出到传输电路490。

第二选择性阻塞接口530可以接收第二中间结果信号ICRS2，并可以响应于纠错能力信息信号ECIS和错误种类信号EKS，将第二中间结果信号ICRS2所指示的错误位的数目减去第二数目，以生成第二结果信号CRS2并将其输出到传输电路490。

传输电路490包括传输块491和AND门493。AND门493对错误种类信号EKS和第一结果信号CRS1执行AND操作，以输出第一测试结果信号PBTRS1。因此，当错误种类信号EKS指示不可纠正的错误时，第一测试结果信号PBTRS1的逻辑电平可以与第一结果信号CRS1的逻辑电平相同。因此，仅当第一结果信号CRS1指示反映了第二数目的不可纠正的错误时，可以将第一测试结果信号PBTRS1记录在第一故障地址存储器160中。

传输块491可以输出第一结果信号CRS1和第二结果信号CRS2作为第二测试结果信号PBTRS2。传输电路490可以通过半导体存储器件200的数据输出路径DOUT_PATH将错误种类信号EKS、第一测试结果信号PBTRS1和第二测试结果信号PBTRS2作为错误信息信号EIS发送到测试装置150或存储控制器100。

图7示出了图6的测试电路中的比较器块和错误计数器块。

参照图6和图7，比较器块420可以包括多个比较器(COMP)421-42q(q是大于3的自然数)，并且比较器421-42q分别比较测试模式数据TP和测试结果数据TR的对应的位TP1和TR1至TPq和TRq，以输出比较信号CS1-CSq的对应的位。

错误计数器块430包括多个错误计数器431-43p(p是大于1的自然数)和逻辑单元4311。错误计数器431-43p中的每个错误计数器接收比较信号CS的两位，并对两位中的错误的数目进行计数。逻辑单元4311基于错误计数器431-43p的输出结果来输出错误种类信号EKS。逻辑单元4311可以连接到错误计数器43p。逻辑单元4311可以包括OR门。

图8示出了根据至少一个示例实施例的图7中的错误计数器之一。

参照图8，错误计数器43p包括AND门43p1、XOR门43p2、AND门43p3和43p4、OR门43p5和AND门43p6。

AND门43p1对两个最高有效位CS(q-1)和CSq执行AND运算，XOR门43p2对两个最高有效位CS(q-1)和CSq执行XOR运算。AND门43p3对相邻的错误计数器43(p-1)的输出和AND门43p1的输出执行AND运算，AND门43p4对相邻的错误计数器43(p-1)的输出和XOR门43p2的输出执行AND运算。OR门43p5对AND门43p3的输出和AND门43p4的输出执行OR运算，以输出OR运算的结果，AND门43p6对相邻的误差计数器43(p-1)的输出和AND门43p1的输出执行AND运算，以输出AND运算的结果。

当比较信号CS指示没有错误或可纠正的错误时，逻辑单元4311输出具有低电平的错误种类信号EKS。当比较信号CS指示不可纠正的错误时，逻辑单元4311输出具有高电平的错误种类信号EKS。

图9是示出了图6的测试电路中的第一比较电路和第二比较电路的框图。

比较信号CS包括多个第一单元，每个第一单元包括多个位。参照图9，第一比较电路450将比较信号CS的每个第一单元中的位彼此进行比较，以输出第一中间结果信号ICRS1，第二比较电路480以每个第一单元中的对应的位为第二单元，并且将每个第二单元中的多个位彼此进行比较，以输出第二中间结果信号ICRS2。

第一比较电路450可以包括多个第一单元比较器460和471-473，第二比较电路480可以包括多个第二单元比较器481-488。

单元比较器460接收比较信号的第一单元的位CS01-CS08，并比较比较信号的第一单元的位CS01-CS08是否彼此相同，以输出指示比较结果的第一中间结果信号ICRS1的第一位ICRS11。单元比较器471接收比较信号的第一单元的位CS11-CS18，并比较比较信号的第一单元的位CS11-CS18是否彼此相同，以输出指示比较结果的第一中间结果信号ICRS1的第二位ICRS12。单元比较器472接收比较信号的第一单元的位CS151-CS158，并比较比较信号的第一单元的位CS151-CS158是否彼此相同，以输出指示比较结果的第一中间结果信号ICRS1的第十六位ICRS116。单元比较器473接收比较信号的第一单元的位CS161-CS168，并比较比较信号的第一单元的位CS161-CS168是否彼此相同，以输出指示比较结果的第一中间结果信号ICRS1的第十七位ICRS117。

单元比较器481以比较信号的每个第一单元中的第一位CS01、CS11、...、CS151、CS161为第一个第二单元，比较该第一个第二单元中的位CS01、CS11、...、CS151、CS161是否彼此相同，并输出指示比较结果的第二中间结果信号ICRS2的第一位ICRS21。单元比较器488以比较信号的每个第一单元中的第八位CS08、CS18、...、CS158、CS168为第八个第二单元，比较该第八个第二单元中的位CS08、CS18、...、CS158、CS168是否彼此相同，并输出指示比较结果的第二中间结果信号ICRS2的第八位ICRS28。

图10示出了图9中所示的第一单元比较器之一。

尽管图10示出了第一单元比较器460，但单元比较器471、472和473均具有与第一单元比较器460基本相同的配置。

参照图10，第一单元比较器460包括多个XOR门461-467。

XOR门461-464中的每个XOR门将比较信号的第一单元的位CS01-CS08中的两个位进行比较。XOR门465将XOR门461的输出与XOR门462的输出进行比较，XOR门466将XOR门463的输出与XOR门464的输出进行比较，XOR门467将XOR门465的输出与XOR门466的输出进行比较，以输出指示比较信号的位CS01-CS08是否彼此相同的第一中间结果信号ICRS1的第一位ICRS11。

第二比较电路480的单元比较器481和488均可以具有与第一单元比较器460类似的配置。

图11示出了根据至少一个示例实施例的图3的半导体存储器件中的ECC引擎和I/O选通电路。

参照图11，ECC引擎550包括ECC编码器560和ECC解码器570。I/O选通电路290包括开关单元291-294、写入驱动器295和锁存单元296。ECC编码器560和ECC解码器570可以用能够执行ECC编码器560的操作和ECC解码器570的操作的任何合适的装置(诸如在处理器、电路和/或模块上执行的各种软件和/或硬件)来实现。软件可以包括用于实现逻辑功能的机器可读可执行指令的有序列表，并且可以包含在任何计算机可读介质中。本文所描述的ECC编码器560和ECC解码器570可以直接包含在硬件中、由处理器执行的软件模块中或者两者的组合中。如果实现在由处理器执行的软件中，则可以将功能作为一个或更多个指令或代码存储在有形的非暂时性计算机可读介质上。例如，由处理器执行的软件可以存在于随机存取存储器(RAM)、闪速存储器、只读存储器(ROM)、电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器和/或本领域普通技术人员已知的任何其他形式的存储介质中。

在正常模式的写入操作中，ECC编码器560接收包括多个单元数据的主数据MD，对主数据MD进行编码以生成奇偶校验数据，并向写入驱动器295提供具有主数据MD和奇偶校验数据的码字(或写入码字)WCW。在正常模式的读取操作中，ECC解码器570从I/O选通电路290接收码字(或读取码字)RCW，使用码字RCW中的奇偶校验数据来纠正主数据MD中的错误，并通过数据I/O缓冲器299将纠正后的主数据MD或C_MD提供给存储控制器100。

在正常模式下，开关单元291-294响应于经译码的列地址DCADDR，将写入码字WCW从写入驱动器295传送到存储单元阵列300，并将读取码字RCW从存储单元阵列300传送到锁存单元296。在测试模式下，开关单元291-294将测试模式数据TP从写入驱动器295传送到存储单元阵列300，并将测试结果数据TR从存储单元阵列300传送到锁存单元296。开关单元296在正常模式下向ECC解码器570提供读取码字RCW，并且在测试模式下响应于模式信号MS向测试电路400提供测试结果数据TR。

图12示出了图2的存储系统中的第一故障地址存储器的示例。

在图12中，还示出了写入第一存储模块阵列310中的基于码字CW的测试模式数据。

在图12中，假设ECC引擎550的纠错阈值对应于一位。

参照图12，当错误种类信号EKS指示不可纠正的错误时，例如，当错误种类信号EKS为高电平时，第一故障地址存储器160存储与第一结果信号CRS1相同的第一测试结果信号PBTRS1的位。

在图12中，存储块MB0具有“故障”单元，存储块MB3具有“故障”单元，因此，第一中间结果信号ICRS1的第一位和第四位具有逻辑高电平。另外，由于ECC引擎550的纠错阈值是一位，所以第一结果信号CRS1的第一位具有低电平，而第一结果信号CRS1的第四位具有高电平。例如，当在图12中存在一个“故障”单元时，第一中间结果信号ICRS1的一位具有高电平，并且错误种类信号EKS具有低电平。因此，第一测试结果信号PBTRS1的每个位具有低电平，并且不将第一测试结果信号PBTRS1记录在第一故障地址存储器160中。

图13示出了图2的存储系统中的第二故障地址存储器的示例。

在图13中，假设ECC引擎550的纠错阈值对应于一位。

参照图13，第二故障地址存储器170可以包括存储第一结果信号CRS1的位的第一区域171和存储第二结果信号CRS2的位的第二区域173。

在图13中，存储块MB0具有“故障”单元，存储块MB3具有“故障”单元，因此，第一中间结果信号ICRS1的第一位和第四位具有逻辑高电平，第二中间结果信号ICRS2的第四位和第五位具有逻辑高电平。当体现ECC引擎550的纠错阈值时，第一结果信号CRS1的第四位具有逻辑高电平，第二结果信号CRS2的第五位具有逻辑高电平。

图14示出了图6中的测试电路中的第一中间结果信号和第一结果信号。

在图14中，也示出了写入图5中的第一存储模块阵列310中的测试模式数据的码字CW单元。

参照图14，由于存储块MB0、MB1和MB2均包括故障单元，因此测试模式数据的码字CW单元包括三个错误位。通过数据引脚DQ0～DQ7以突发长度BSTL为单位从各个存储块MB0～MB15和EDB输出数据。由于存储块MB0、MB1和MB2均包括故障单元，所以第一中间结果信号ICRS1的第一位至第三位具有逻辑高电平。当从第一中间结果信号ICRS1中减去ECC引擎550的纠错阈值时，第一结果信号CRS1的第二位和第三位具有逻辑高电平。不将包括故障单元的存储块MB0的信息记录在第一故障地址存储器160中，并且不将存储块MB0的信息发送到第一故障地址存储器160。因此，可以减少发送到测试装置150的故障位的数目。

图15是示出了当第二结果信号包括8位时图6的测试电路的操作的时序图。

在图15中，也示出了在正常模式下的读取操作，以与在测试模式下的读取操作进行比较。

参照图6和图15，当第二结果信号CRS2包括8位时，响应于读取命令RD，通过数据输出路径DOUT_PATH将错误信息信号EIS发送到测试装置150。错误信息信号EIS包括第一测试结果信号PBTRS1、包含第一结果信号CRS1和第二结果信号CRS2的第二测试结果信号PBTRS2以及指示是否包括不可纠正的错误的错误种类信号EKS。

图16是示出了根据示例实施例的半导体存储器件的框图。

参照图16，半导体存储器件600可以包括采用堆叠芯片结构的提供软错误分析和纠正功能的第一组裸片610和第二组裸片620。

第一组裸片610可以包括至少一个缓冲器裸片。第二组裸片620可以包括堆叠在第一组裸片610上并通过多个贯穿硅通路(TSV)线传送数据的多个存储器裸片620-1至620-p。

存储器裸片620-1至620-p中的至少一个可以包括第一类型的ECC引擎622，第一类型的ECC引擎622基于要发送到第一组裸片610和测试电路623的传输数据来生成传输奇偶校验位(例如，传输奇偶校验数据)。第一类型的ECC引擎622可以被称为“单元核心ECC引擎”。第一类型的ECC引擎622可以采用图11的ECC引擎550。测试电路623可以采用图6的测试电路400。

缓冲器裸片610可以包括第二类型的ECC引擎612，当从通过TSV线接收到的传输数据检测到传输错误时，第二类型的ECC引擎612使用传输奇偶校验位来纠正传输错误，并且生成纠错后的数据。第二类型的ECC引擎612可以被称为“通路ECC引擎”。

半导体存储器件600可以是通过TSV线传送数据和控制信号的堆叠芯片型存储器件或堆叠式存储器件。TSV线也可以被称为“贯穿电极”。

第一类型的ECC引擎622可以在传输数据被发送之前对从存储器裸片620-p输出的数据执行纠错。在传输数据中出现的传输错误可能是由于在TSV线处出现的噪声。由于在TSV线处出现的噪声而导致的数据故障可以与由于存储器裸片的错误操作而导致的数据故障区分开，因此这种故障可以被视为软数据故障(或软错误)。软数据故障可能由于传输路径上的传输故障而产生，并且可以通过ECC操作来检测和补救。

例如，当传输数据是128位数据时，传输奇偶校验位可以设置为16位。然而，本发明构思不限于此，并且可以增加或减少传输奇偶校验位的数目。基于以上描述，在一个存储器裸片620-p处形成的TSV线组632可以包括128条TSV线L1至Lp，并且奇偶校验TSV线组634可以包括16条奇偶校验TSV线L10至Lq。数据TSV线组632的TSV线L1至Lp和奇偶校验TSV线组634的奇偶校验TSV线L10至Lq可以连接到对应地形成在存储器裸片620-1至620-p之间的微凸块MCB。

存储器裸片620-1至620-p中的至少一个可以包括DRAM单元，每个DRAM单元包括至少一个存取晶体管和一个存储电容器。半导体存储器件600可以具有三维(3D)芯片结构或2.5D芯片结构，以通过数据总线B10与主机通信。缓冲器裸片610可以通过数据总线B10与存储控制器连接。

表示为单元核心ECC引擎的第一类型的ECC引擎622可以分别通过奇偶校验TSV线组634和数据TSV线组632输出传输奇偶校验位和传输数据。输出的传输数据可以是由第一类型的ECC引擎622纠错后的数据。表示为通路ECC引擎的第二类型的ECC引擎612可以基于通过奇偶校验TSV线组634接收到的传输奇偶校验位来确定在通过数据TSV线组632接收到的传输数据处是否出现传输错误。当检测到传输错误时，第二类型的ECC引擎612可以使用传输奇偶校验位来纠正传输数据处的传输错误。当传输错误是不可纠正的时，第二类型的ECC引擎612可以输出指示出现不可纠正的数据错误的信息。

当在高带宽存储器(HBM)或堆叠式存储结构中从读取数据检测到错误时，该错误是在数据通过TSV线路传输时由于噪声而出现的错误。

根据本发明构思的示例实施例，如图16所示，单元核心ECC引擎622可以包括在存储器裸片中，通路ECC引擎612可以包括在缓冲器裸片中。因此，可以检测和纠正软数据故障。软数据故障可以包括当数据通过TSV线传输时由于噪声而产生的传输错误。

图17和图18示出了根据示例实施例的操作半导体存储器件的方法。

参照图2至图18，当存储单元阵列300包括ECC引擎550可以纠正的可纠正的错误CE以及ECC引擎550无法纠正的不可纠正的错误UE时，测试电路400将比较信号CS中的每个第一单元的位彼此进行比较，以生成第一中间结果信号ICRS1，并通过将第一中间结果信号ICRS1所指示的错误的数目减去ECC引擎550可以纠正的错误位的数目来生成第一结果信号CRS1，并且当第一结果信号CRS1中的错误的数目指示不可纠正的错误UE时，将第一结果信号CRS1作为第一测试结果信号PBTRS1记录在第一故障地址存储器160中，如参考标记S510所指示的。例如，测试电路400根据第一方案对存储单元阵列300中的存储单元执行并行位测试(PBT)，并从第一测试的结果中减去ECC引擎550可以纠正的错误位的数目，并且选择性地将第一测试结果信号PBTRS1记录在第一故障地址存储器160中。

如参考标记S520所指示的，测试电路400以各个第一单元中的对应位作为第二单元，并且将每个第二单元中的位彼此进行比较以生成第二中间结果信号ICRS2，并通过从第二中间结果信号ICRS2中减去ECC引擎550可以纠正的错误位的数目来生成第二结果信号CRS2，并将第一结果信号CRS1和第二结果信号CRS2作为第二测试结果信号PBTRS2记录在第二故障地址存储器170中。例如，测试电路400根据第二方案对存储单元阵列300中的存储单元执行PBT，并从第二测试的结果中减去ECC引擎550可以纠正的错误位的数目，并将第二测试结果信号PBTRS2记录在第二故障地址存储器170中。

如参考标记S530所指示的，测试装置150在第二故障地址存储器170中标记可以纠正的错误CE，并将第二故障地址存储器170中的不可纠正的错误移动到第一故障地址存储器160。

如参考标记S540所指示的，测试装置150可以控制半导体存储器件200，使得通过参考第一故障地址存储器160中的记录，通过冗余修复操作来修复与不可纠正的错误相关联的故障单元。

测试装置150根据第一方案和第二方案，针对每个测试项对存储单元阵列300中的存储单元执行PBT，并确定是否完成了针对所有测试项的测试。对于每个测试项，测试电路400将第一子结果记录在第二故障地址存储器170的第一区域171中，将第二子结果记录在第二故障地址存储器170的第二区域173中。对于每个测试项，第一子结果是将每个第一单元的位彼此进行比较的结果，第二子结果是将每个第二单元的位彼此进行比较的结果。

当未完成对所有测试项的测试时，重复上述过程。即，测试装置150控制测试电路400通过反映第二数目来累积第二测试结果，以将累积的第二测试结果记录在第二故障地址存储器170中。当完成了针对所有测试项的测试时，测试装置150中的控制器155在第二故障地址存储器170中的第一区域171中标记可由ECC引擎550纠正的那些单个位的错误。控制器155还将记录在第二故障地址存储器170中的第二测试结果中的与不可纠正的错误相关联的所选择的第二测试结果(即，不可纠正的故障单元的地址)记录在第一故障地址存储器160中。测试装置150控制半导体存储器件200，使得通过参考第一故障地址存储器160中的记录，通过冗余修复操作来修复与不可纠正的错误相关联的故障单元。

在传统的PBT中，由于测试结果在突发长度上合并，因此检测到的错误无法被确定为单个位的错误或多个位的错误。另外，在另一种传统的PBT中，可以累积单个位的错误，但是当故障位的数目增加时，时间开销会增加。由于DRAM的制造设计规则的持续缩小，DRAM中的存储单元的位错误可能迅速增加。然而，根据本发明构思的示例实施例，当半导体存储器件采用纠错码时，可以在执行PBT的同时减少测试时间开销，并且可以防止或减少不可纠正的错误被解读为可纠正的错误。另外，可以减少被发送到故障地址存储器的故障位的数目。

图19是示出了根据示例实施例的包括半导体存储器件的移动系统的框图。

参照图19，移动系统800可以包括应用处理器(AP)810、连接电路820、半导体存储器件(VM)850、非易失性存储器件(NVM)840、用户接口830和电源860。

应用处理器810可以执行诸如网络浏览器、游戏应用、视频播放器等的应用。应用处理器810可以包括第一故障地址存储器811和第二故障地址存储器813。连接电路820可以与外部设备执行有线通信或无线通信。半导体存储器件850可以存储经应用处理器810处理后的数据，或者用作工作存储器。半导体存储器件850可以包括测试电路(TC)853。半导体存储器件850可以采用图3的半导体存储器件200。测试电路853可以采用图6的测试电路400。

非易失性存储器件840可以存储用于启动移动系统800的启动图像。用户接口830可以包括诸如小键盘、触摸屏等的至少一个输入装置以及诸如扬声器、显示装置等的至少一个输出装置。电源860可以向移动系统800供应电源电压。

在一些实施例中，移动系统800和/或移动系统800的部件可以以各种形式进行封装。

本发明构思可以应用于使用半导体存储器件的系统。本发明构思可以应用于诸如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、便携式摄像机、个人计算机(PC)、服务器计算机、工作站、笔记本电脑、数字电视、机顶盒、便携式游戏机、导航系统等的系统。

前述内容是对示例实施例的说明，而不应当被解释为对其进行限制。尽管已经描述了一些示例实施例，但是本领域普通技术人员将容易理解的是，在实质上不脱离本发明构思的新颖教导和优点的情况下，可以在示例实施例中进行许多修改。因此，所有这些修改旨在包括在权利要求中所限定的本发明构思的范围内。

Claims (16)

1.一种半导体存储器件，所述半导体存储器件包括：

存储单元阵列，包括多个动态存储单元；

纠错码引擎，被配置为对来自所述存储单元阵列的读取数据中的至少一个错误位进行纠正；以及

测试电路，被配置为在所述半导体存储器件的测试模式下，通过将测试模式数据写入所述存储单元阵列中并通过从所述存储单元阵列读取测试结果数据，来对所述存储单元阵列执行测试，所述测试结果数据对应于所述测试模式数据，

其中，所述测试电路被配置为：在所述测试模式下，当所述测试结果数据包括第一数目的至少一个错误位时，将指示第三数目的错误位的测试结果信号输出到所述半导体存储器件的外部，所述第三数目是通过将所述第一数目减去第二数目获得的，

其中，所述第二数目对应于所述纠错码引擎能够纠正的错误位的数目。

2.根据权利要求1所述的半导体存储器件，其中，所述测试包括以下操作：

读取第一大小的所述测试模式数据作为第一大小的所述测试结果数据，并将所述测试结果数据和所述测试模式数据的对应的位进行比较；

基于所述比较生成比较信号，所述比较信号包括多个第一单元，每个所述第一单元包括多个位；

对所述测试结果数据中的错误位的数目进行计数；

通过将所述比较信号中的每个第一单元的多个位彼此进行比较，来执行第一测试；以及

通过以各个第一单元中的对应位为第二单元并且将每个第二单元中的位彼此进行比较来执行第二测试，所述第二单元的数目等于所述第一单元中的位的数目。

3.根据权利要求2所述的半导体存储器件，其中，当所述测试结果数据包括所述第一数目的至少一个错误位时，所述测试还包括：

通过将所述第一测试的第一结果所指示的错误位的数目减去所述第二数目来生成第一结果信号，以及

通过将所述第二测试的第二结果所指示的错误位的数目减去所述第二数目来生成第二结果信号。

4.根据权利要求1所述的半导体存储器件，其中，所述测试电路包括第一缓冲器、第二缓冲器、比较器块、错误计数器块、第一比较电路、第二比较电路、第一选择性阻塞接口以及第二选择性阻塞接口，并且

所述测试包括：

由所述第一缓冲器存储所述测试模式数据；

由所述第二缓冲器存储所述测试结果数据；

由所述比较器块将第一大小的所述测试模式数据和第一大小的所述测试结果数据的对应的位进行比较，并基于所述比较而输出比较信号，所述比较信号具有多个第一单元，每个所述第一单元包括多个位；

由所述错误计数器块基于所述比较信号的位提供错误信号，所述错误信号指示所述测试结果数据中的错误的数目是否超出所述第二数目；

由所述第一比较电路将所述比较信号中的每个第一单元的多个位彼此进行比较，以输出第一中间结果信号；

由所述第二比较电路以各个第一单元中的对应位为第二单元并且将每个第二单元中的位彼此进行比较以输出第二中间结果信号，所述第二单元的数目等于所述第一单元中的位的数目；

由所述第一选择性阻塞接口接收所述错误信号和所述第一中间结果信号，并且响应于纠错能力信息信号将所述第一中间结果信号所指示的错误位的数目减去所述第二数目，以输出第一结果信号，所述纠错能力信息信号指示所述第二数目；以及

由所述第二选择性阻塞接口接收所述错误信号和所述第二中间结果信号，并且响应于所述纠错能力信息信号将所述第二中间结果信号所指示的错误位的数目减去所述第二数目，以输出第二结果信号。

5.根据权利要求4所述的半导体存储器件，所述测试电路还包括传输电路，并且所述测试还包括：

由传输电路对所述错误信号和所述第一结果信号执行AND运算，以将所述第一结果信号作为所述测试结果信号中的第一测试结果信号发送到外部测试装置，并将所述第一结果信号和所述第二结果信号作为所述测试结果信号中的第二测试结果信号发送到所述外部测试装置。

6.根据权利要求5所述的半导体存储器件，其中，所述传输电路被配置为仅当所述错误信号指示所述第一数目超过所述第二数目时，将所述第一测试结果信号发送到所述外部测试装置。

7.根据权利要求5所述的半导体存储器件，其中，所述测试电路被配置为通过所述半导体存储器件的数据输出路径，将所述错误信号、所述第一测试结果信号和所述第二测试结果信号发送到所述外部测试装置。

8.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：

第一组裸片，包括至少一个缓冲器裸片；以及

第二组裸片，包括多个存储器裸片，所述多个存储器裸片堆叠在所述第一组裸片上，并且被配置为通过多条贯穿硅通路线来传送数据，

其中，所述多个存储器裸片中的至少一个包括所述存储单元阵列、所述测试电路和所述纠错码引擎，所述纠错码引擎被配置为使用要发送到所述第一组裸片的传输数据来生成传输奇偶校验位，

所述至少一个缓冲器裸片包括通路纠错码引擎，所述通路纠错码引擎被配置为当从通过所述多条贯穿硅通路线接收到的所述传输数据中检测到传输错误时，使用所述传输奇偶校验位来纠正所述传输错误。

9.一种存储系统，所述存储系统包括：

半导体存储器件，所述半导体存储器件包括存储单元阵列、纠错码引擎和测试电路；以及

测试装置，被配置为控制所述半导体存储器件的测试，所述测试装置包括第一故障地址存储器和第二故障地址存储器，

其中，所述测试电路被配置为，在所述半导体存储器件的测试模式下：对所述存储单元阵列执行第一测试以生成第一测试结果，将所述第一测试结果所指示的至少一个错误位的第一数目减去第二数目以产生第一结果信号，选择性地将所述第一结果信号记录在所述第一故障地址存储器中，对所述存储单元阵列执行第二测试以生成第二测试结果，将所述第二测试结果所指示的错误位的数目减去所述第二数目以产生第二结果信号，并且将所述第二结果信号记录在所述第二故障地址存储器中，所述测试电路被配置为基于来自所述测试装置的测试模式数据来执行所述第一测试和所述第二测试，

其中，所述第二数目对应于所述纠错码引擎能够纠正的错误位的数目。

10.根据权利要求9所述的存储系统，其中，所述测试电路被配置为在所述测试模式下在执行所述第一测试和所述第二测试之前：读取第一大小的所述测试模式数据作为第一大小的测试结果数据；将所述测试结果数据和所述测试模式数据的对应的位进行比较，并基于所述比较而生成比较信号，所述比较信号包括多个第一单元，每个所述第一单元包括多个位；并且

其中，所述测试电路进一步被配置为，在对所述测试结果数据中的错误的数目进行计数的同时，通过对所述比较信号中的每个第一单元的多个位彼此进行比较，来执行所述第一测试，以及通过以各个第一单元中的对应位为第二单元并且将每个第二单元中的位彼此进行比较来执行所述第二测试，所述第二单元的数目等于所述第一单元中的位的数目。

11.根据权利要求10所述的存储系统，其中，所述测试电路被配置为将第一子结果记录在所述第二故障地址存储器的第一区域中，所述第一子结果是将每个第一单元的所述多个位彼此进行比较的结果，并且所述测试电路被配置为将第二子结果记录在所述第二故障地址存储器的第二区域中，所述第二子结果是将每个第二单元的所述位进行比较的结果。

12.根据权利要求9所述的存储系统，其中，所述测试装置还包括被配置为管理所述第一故障地址存储器和所述第二故障地址存储器的控制器，

所述测试电路被配置为对所述多个项中的每一项执行所述第二测试，并且被配置为通过反映所述第二数目来累积所述第二测试结果，以将累积的第二测试结果记录在所述第二故障地址存储器中。

13.根据权利要求12所述的存储系统，其中，所述控制器被配置为在所述第一故障地址存储器中记录累积的第二测试结果中的所选择的第二测试结果，

所选择的第二测试结果与超出所述纠错码引擎的纠错阈值的不可纠正的错误的数目相关联。

14.根据权利要求13所述的存储系统，其中，所述测试装置被配置为：在所述控制器将所选择的第二测试结果记录在所述第一故障地址存储器中之后，通过参考所述第一故障地址存储器，通过冗余修复操作来修复与所述不可纠正的错误相关联的单元。

15.一种操作半导体存储器件的方法，所述半导体存储器件包括存储单元阵列、纠错码引擎和测试电路，所述方法包括：

通过所述测试电路根据第一方案对所述存储单元阵列中的多个动态存储单元执行并行位测试，以生成第一测试结果；

将所述第一测试结果所指示的至少一个错误位的第一数目减去第二数目以生成第一结果信号；

将所述第一结果信号选择性地记录在所述测试电路中包括的第一故障地址存储器中，所述第二数目对应于所述纠错码引擎能够纠正的错误位的数目；

通过所述测试电路根据第二方案对所述多个动态存储单元执行并行位测试，以生成第二测试结果；

将所述第二测试结果所指示的所述至少一个错误位的所述第一数目减去所述第二数目以生成第二结果信号；

将所述第二结果信号记录在所述测试电路中包括的第二故障地址存储器中；

将所述第二测试结果中的所选择的第二测试结果记录在所述第一故障地址存储器中，其中，所选择的第二测试结果与超出所述纠错码引擎的纠错阈值的不可纠正的错误相关联；以及

通过参考所述第一故障地址存储器，对与所述不可纠正的错误相关联的存储单元执行冗余修复操作。

16.根据权利要求15所述的方法，其中，当所述第一数目超过所述第二数目时，将所述第一结果信号记录在所述第一故障地址存储器中。

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