CN107767919A - 半导体存储器设备、包括其的存储器系统及操作其的方法 - Google Patents

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Abstract

半导体存储器设备包括存储器单元阵列、控制逻辑电路、内部处理电路和纠错电路。控制逻辑电路响应于来自存储器控制器的命令生成内部处理模式信号。响应于内部处理模式信号，内部处理电路选择性地对从存储器单元阵列读取的第一数据集合执行内部处理操作，以输出处理结果数据。纠错电路对处理结果数据执行纠错码(ECC)编码，以生成第二奇偶校验数据，并且将处理结果数据和第二奇偶校验数据存储在存储器单元阵列中。纠错电路通过选择多个ECC中与第一ECC相同的ECC来生成第二奇偶校验数据。

Description

半导体存储器设备、包括其的存储器系统及操作其的方法
相关申请的交叉引用
本申请要求2016年8月17日在韩国知识产权局提交的韩国专利申请第10-2016-0103992号的优先权的权益，其内容通过引用整体合并于此。
技术领域
本公开涉及存储器，更具体地，涉及半导体存储器设备、包括其的存储器系统及操作其的方法。
背景技术
半导体存储器设备可以被分类为诸如闪速存储器设备的非易失性存储器设备和诸如动态随机存取存储器(Dynamic Random Access Memory，DRAM)的易失性存储器设备。DRAM的高速操作和成本效率使得将DRAM用于系统存储器成为可能。然而，由于DRAM的制造设计规则的持续萎缩，DRAM中的存储器单元的比特误差可能会迅速增加。
发明内容
一些示例性实施例可以提供能够增强性能的半导体存储器设备。
一些示例性实施例可以提供包括半导体存储器设备的存储器系统。
一些示例性实施例可以提供操作能够增强性能的半导体存储器设备的方法。
根据示例性实施例，半导体存储器设备包括存储器单元阵列、控制逻辑电路、内部处理电路和纠错电路。存储器单元阵列包括耦合到多个字线和多个位线的多个存储器单元。控制逻辑电路响应于从存储器控制器接收的命令，来生成指定是否执行内部处理操作的内部处理模式信号。响应于内部处理模式信号，内部处理电路通过选择性地对从存储器单元阵列读取的第一数据集合执行内部处理操作，来输出处理结果数据。纠错电路通过对处理结果数据执行纠错码(error correction code，ECC)编码，来生成第二奇偶校验数据，并且将处理结果数据和第二奇偶校验数据存储在存储器单元阵列中。纠错电路通过选择多个ECC中与用于生成第一数据集合的第一奇偶校验数据的第一ECC相同的ECC，来生成第二奇偶校验数据。
根据示例性实施例，存储器系统包括至少一个半导体存储器设备和存储器控制器。存储器控制器控制至少一个半导体存储器设备。存储器控制器通过使用第一ECC对写入数据执行纠错码(ECC)编码，来生成第一奇偶校验数据，并且将写入数据和第一奇偶校验数据发送到至少一个半导体存储器设备。至少一个半导体存储器设备包括存储器单元阵列、控制逻辑电路、内部处理电路和第一纠错电路。存储器单元阵列包括耦合到多个字线和多个位线的多个存储器单元，并且存储写入数据和第一奇偶校验数据。控制逻辑电路响应于来自存储器控制器的命令，来生成指定是否执行内部处理操作的内部处理模式信号。响应于内部处理模式信号，内部处理电路通过选择性地对包括写入数据和第一奇偶校验数据的第一数据集合执行内部处理操作，来输出处理结果数据。第一纠错电路通过对处理结果数据执行ECC编码，来生成第二奇偶校验数据，并且将处理结果数据和第二奇偶校验数据存储在存储器单元阵列中。第一纠错电路通过选择多个ECC中与被存储器控制器用于生成第一奇偶校验数据的第一ECC相同的ECC，来生成第二奇偶校验数据。
根据示例性实施例，在操作半导体存储器设备(包括存储器单元阵列和控制逻辑电路，其中所述存储器单元阵列包括耦合到多个字线和多个位线的多个存储器单元，所述控制逻辑电路用以控制对存储器单元阵列的访问)的方法中，来自存储器控制器的命令被控制逻辑电路接收以对存储在存储器单元阵列中的第一数据集合执行内部处理操作，由半导体存储器设备的内部处理电路对第一数据集合执行内部处理操作，以将处理结果数据提供给纠错电路，由纠错电路基于处理结果数据生成奇偶校验数据，处理结果数据和奇偶校验数据被存储在存储器单元阵列的目标页中，并且所述处理结果数据和奇偶校验数据被发送到存储器控制器。
根据示例性实施例，半导体存储器设备包括：存储器单元阵列、纠错电路和内部处理电路。纠错电路被配置为通过对来自存储器单元阵列的读取数据执行误差校正，来生成校正数据，所述读取数据包括第一主数据和第一奇偶校验数据。内部处理电路被配置为通过对包括第二主数据和第二奇偶校验数据的校正数据执行内部处理，来生成第一经处理数据。纠错电路被进一步配置为通过对第一经处理数据执行误差校正来生成第三奇偶校验数据，并且将第三奇偶校验数据和第一经处理数据存储在存储器单元阵列中。
因此，根据示例性实施例的半导体存储器设备支持存储器内处理，并且可以大大减少通过存储器-控制器接口的传输。因此，示例性实施例可以通过使用ECC中与存储器控制器中的第一ECC相同的ECC生成第二奇偶校验数据，来节省存储器带宽并提高半导体存储器设备的可用性。
附图说明
以下将参考附图更详细地描述示例性实施例。
图1是示出根据示例性实施例的电子系统的框图。
图2是示出根据示例性实施例的图1中所示的存储器系统的框图。
图3是示出根据示例性实施例的图2中所示的半导体存储器设备的框图。
图4A至图4E是根据示例性实施例的图3中所示的存储器单元的示例的电路图。
图5示出根据示例性实施例的图3中所示的存储器单元(称为STT-MRAM单元)的示例。
图6A示出了根据示例性实施例的在非内部处理模式(正常模式)下的图3的半导体存储器设备的一部分。
图6B示出了根据其它示例性实施例的在非内部处理模式(正常模式)下的图3的半导体存储器设备的一部分。
图7A示出了根据示例性实施例的在内部处理模式下的图3的半导体存储器设备的一部分。
图7B示出了根据其它示例性实施例的在内部处理模式下的图3的半导体存储器设备的一部分。
图8示出了根据示例性实施例的图3中所示的第二纠错电路。
图9示出了根据示例性实施例的图8的第二纠错电路中的ECC引擎。
图10是示出根据示例性实施例的存储器系统的示图。
图11是示出高带宽存储器(high bandwidth memory，HBM)组织的示例的示图。
图12是示出根据示例性实施例的半导体存储器设备的结构图。
图13是示出根据示例性实施例的操作半导体存储器设备的方法的流程图。
图14是示出根据示例性实施例的图13的方法中的pop-count(种群计数)操作的存储器内处理的流程图。
图15是示出根据示例性实施例的操作半导体存储器设备的方法的流程图。
图16示出了根据示例性实施例的图3的半导体存储器设备中执行的逻辑按位操作。
图17是示出根据示例性实施例的操作存储器系统的方法的流程图。
图18是示出根据示例性实施例的包括半导体存储器设备的封装结构的剖视图。
图19是示出根据示例性实施例的包括半导体存储器设备的移动系统的框图。
具体实施方式
以下将参考附图更全面地描述各种示例性实施例，其中示出了一些示例性实施例。
应该理解的是，虽然术语第一、第二、第三等可以在本公开中被用于描述各种元素，但这些元素不应受这些术语的限制。除非另有说明，这些术语通常被用于将一个元素与另一个元素区分开。因此，在不脱离本公开的教导的情况下，以下在说明书的一个部分中讨论的第一元素可能在本说明书的不同部分中被命名为第二元素。并且，诸如“第一”和“第二”的术语可以在权利要求中被用于命名权利要求的元素，即使该特定的名称不被用于结合说明书中的元素进行描述。如本文中所使用的，术语“和/或”包括一个或多个相关联的列出的项目的任何和所有组合。当诸如“…中的至少一个”的表达在元素的列表之后时，其修改整个列表的元素，而不修改列表的单个元素。
图1是示出根据示例性实施例的电子系统的框图。
如本文中所使用的，半导体存储器设备或存储器设备可以指，例如，诸如半导体芯片(例如，从晶圆形成的存储器芯片和/或逻辑芯片)、半导体芯片的堆叠(stack)、包括堆叠在封装基板(substrate)上的一个或多个半导体芯片的半导体封装、或者包括多个封装的封装体叠层(package-on-package)器件的设备。
如本文中所使用的电子系统可以指这些设备中的一个，并且还可以包括产品，所述产品包括这些设备，诸如存储器卡、存储器模块、包括附加组件的硬盘驱动器、移动电话、膝上型计算机、平板计算机、桌上型计算机、相机、服务器、计算系统、或其它消费者电子设备等。
参考图1，电子系统10可以包括主机15和存储器系统20。存储器系统20可以包括存储器控制器100和多个半导体存储器设备200a～200n(n为大于2的整数)。
主机15可以通过诸如快速外围组件互连(Peripheral Component Interconnect-Express，PCI-E)、高级技术附件(Advanced Technology Attachment，ATA)、串行ATA(SATA)、并行ATA(PATA)、或串行连接SCSI(serial attached SCSI，SAS)的各种接口协议与存储器系统20进行通信。此外，主机15还可以通过诸如通用串行总线(Universal SerialBus，USB)、多媒体卡(Multi-Media Card，MMC)、增强型小型磁盘接口(Enhanced SmallDisk Interface，ESDI)、或集成驱动电子(Integrated Drive Electronics，IDE)的接口协议与存储器系统20进行通信。
存储器控制器100可以控制存储器系统20的总体操作。存储器控制器100可以控制在主机15与多个半导体存储器设备200a～200n之间的总体数据交换。例如，存储器控制器100可以响应于来自主机15的请求，在多个半导体存储器设备200a～200n中写入数据、或从多个半导体存储器设备200a～200n中读取数据。
此外，存储器控制器100可以向多个半导体存储器设备200a～200n发出操作命令，用以控制多个半导体存储器设备200a～200n。
在一些实施例中，多个半导体存储器设备200a～200n中的每一个可以是包括电阻型存储器单元的存储器设备，所述电阻型存储器单元诸如磁阻式随机存取存储器(magnetoresistive random access memory，MRAM)、电阻式随机存取存储器(resistiverandom access memory，RRAM)、相变随机存取存储器(phase change random accessmemory，PRAM)和铁电随机存取存储器(ferroelectric random access memory，FRAM)等。在其它示例性实施例中，多个半导体存储器设备200a～200n中的每一个可以是包括动态存储器单元的存储器设备，所述动态存储器单元诸如动态随机存取存储器(dynamic randomaccess memory，DRAM)。
MRAM是基于磁阻的非易失性存储设备。MRAM与易失性RAM在很多方面不同。例如，由于MRAM是非易失性的，所以即使当电力被断开时，MRAM可以保留所有存储的数据。
虽然非易失性RAM通常比易失性RAM更慢，但是MRAM具有可与易失性RAM的读取和写入响应时间相比的读取和写入响应时间。不同于将数据作为电荷来存储的传统RAM，MRAM通过使用磁阻(或磁阻式)元件来存储数据。通常地，磁阻元件由两个磁性层构成，每个磁性层具有磁化(magnetization)。
图2是示出根据示例性实施例的图1中所示的存储器系统的框图。
在图2中，为了方便起见，仅示出了与存储器控制器100通信的一个半导体存储器设备200a。然而，在本文中讨论的与半导体存储器设备200a相关的细节可以等同地应用于其它半导体存储器设备200b～200n。
参考图2，存储器系统20可以包括存储器控制器100和半导体存储器设备200a。存储器控制器100将命令CMD和地址ADDR发送到半导体存储器设备200a。存储器控制器100通过主数据线和奇偶校验数据线与半导体存储器设备200a交换主数据MD和奇偶校验数据PRT。在一个示例实施例中，主数据MD和奇偶校验数据PRT可以通过公共数据线(例如，DQ)被发送。奇偶校验数据PRT可以基于主数据MD被生成，并且可以被用于校正主数据MD的误差。
当存储器控制器100将主数据MD发送到半导体存储器设备200a时，存储器控制器100中的第一纠错电路110可以使用第一纠错码(ECC1)120，来生成奇偶校验数据PRT。第一纠错码120可以是单一纠错(single error correction，SEC)码、单一纠错和双重误差检测(single error correction and double error detection，SECDED)码、以及双重纠错(double error correction，DEC)码中的至少一个。
半导体存储器设备200a可以包括其中存储主数据MD和奇偶校验数据PRT的存储器单元阵列(memory cell array，MCA)300、和控制对存储器单元阵列300的访问的控制逻辑电路210。半导体存储器设备200a可以进一步包括内部处理电路(内部处理电路也可以被称为存储器内处理电路(processing in-memory circuit，PIMC))390和第二纠错电路400。当命令CMD指向内部处理操作时，内部处理电路390可以被选择性地使能(enable)，并且内部处理电路390对存储在存储器单元阵列300中的第一数据集合(以下可以被称为位向量)执行内部处理，以生成指示内部处理操作的结果的处理结果数据。存储在存储器单元阵列300中的第一数据集合可以是存储器单元阵列300的至少一个页或至少一个块的数据。第二纠错电路400对处理结果数据执行ECC编码，以生成第二奇偶校验数据，并且将处理结果数据和第二奇偶校验数据存储在存储器单元阵列300的目标页中。
第二纠错电路400可以通过选择与第一纠错电路110在生成奇偶校验数据PRT时所使用的ECC相同的、存储在第二纠错电路400中的多个ECC中的ECC，来生成第二奇偶校验数据。
图3是示出根据示例性实施例的图2中的半导体存储器设备的框图。
参考图3，半导体存储器设备200a可以包括控制逻辑电路210、地址寄存器220、组(bank)控制逻辑230、刷新计数器297、行地址(RA)复用器(MUX)240、列地址(CA)锁存器250、行解码器260、列解码器270、存储器单元阵列300、感测放大器单元285、输入/输出(input/output，I/O)选通电路290、内部处理电路390、第二纠错电路400、路径选择电路280和数据输入/输出(I/O)缓冲器299。
半导体存储器设备200a包括内部处理电路390，并且支持对至少一个位向量的pop-count(或种群计数)的存储器内处理(processing in-memory，PIM)操作和逻辑按位操作。当半导体存储器设备200a执行存储器内处理时，虽然存储器控制器100的制造发生变化，但是在半导体存储器设备200a中的采用多个ECC的第二纠错电路400可以使用与存储器控制器100的第一ECC 120相同的ECC来执行ECC编码。第二纠错电路400可以是可配置的。
在一些实施例中，刷新计数器297可以不被包括在半导体存储器设备200a中。
存储器单元阵列300可以包括第一至第八组存储器阵列310～380。行解码器260可以包括分别耦合到第一至第八组存储器阵列310～380的第一至第八组行解码器260a～260h，列解码器270可以包括分别耦合到第一至第八组存储器阵列310～380的第一到第八组列解码器270a～270h，并且感测放大器单元285可以包括分别耦合到第一至第八组存储器阵列310～380的第一至第八组感测放大器285a～285h。第一至第八组存储器阵列310～380中的每一个可以包括多个存储器单元MC，并且存储器单元MC中的每一个被耦合到对应的字线WL和对应的位线BTL。第一至第八组存储器阵列310～380、第一至第八组行解码器260a～260h、第一至第八组列解码器270a～270h、以及第一至第八组感测放大器285a～285h可以形成第一至第八组。虽然图3中所示的半导体存储器设备200a示出了八个组，但半导体存储器设备200a可以包括其它数量的组。
地址寄存器220可以从存储器控制器100接收包括组地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可以将接收到的组地址BANK_ADDR提供给组控制逻辑230，可以将接收到的行地址ROW_ADDR提供给行地址复用器240，以及可以将接收到的列地址COL_ADDR提供给列地址锁存器250。
组控制逻辑230可以响应于组地址BANK_ADDR生成组控制信号。与组地址BANK_ADDR相对应的第一到第八组行解码器260a～260h中的一个可以响应于组控制信号被激活，与组地址BANK_ADDR相对应的第一至第八组列解码器270a～270h中的一个可以响应于组控制信号被激活。
刷新计数器297可以生成用于在控制逻辑电路210的控制下刷新存储器单元阵列300中的存储器单元行的刷新行地址REF_ADDR。当利用动态存储器单元实施存储器单元MC时，刷新计数器297可以被包括在半导体存储器设备200a中。
行地址复用器240可以从地址寄存器220接收行地址ROW_ADDR，并且可以从刷新计数器297接收刷新行地址REF_ADDR。行地址复用器240可以选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址复用器240输出的行地址RA可以被施加到第一到第八组行解码器260a～260h。
第一到第八组行解码器260a～260h中激活的一个可以解码从行地址复用器240输出的行地址RA，并且可以激活与行地址RA相对应的字线。例如，激活的组行解码器可以将字线驱动电压施加到与行地址RA相对应的字线。
列地址锁存器250可以从地址寄存器220接收列地址COL_ADDR，并且可以临时地存储接收到的列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器250可以生成列地址，所述列地址从接收到的列地址COL_ADDR开始增加。列地址锁存器250可以将临时地存储的或生成的列地址COL_ADDR施加到第一至第八组列解码器270a～270h。
第一至第八组列解码器270a～270h中激活的一个可以解码从列地址锁存器250输出的列地址COL_ADDR，并且可以控制I/O选通电路290以便输出与列地址COL_ADDR相对应的数据。
I/O选通电路290可以包括用于选通输入/输出数据的电路。I/O选通电路290可以进一步包括用于存储从第一至第八组存储器阵列310～380中输出的数据的读取数据锁存器、和用于将数据写入到第一至第八组存储器阵列310～380中的写入驱动器。I/O选通电路290可以包括纵横开关(cross-bar switch)，以改变存储器单元阵列300中的其中存储主数据MD和奇偶校验数据的存储器位置。
从第一至第八组存储器阵列310～380中的一个组存储器阵列中读取的数据可以被感测放大器感测，所述感测放大器耦合到数据从其被读取的一个组存储器阵列，并且所述数据可以被存储在读取数据锁存器中。存储在读取数据锁存器中的数据可以根据内部处理模式选择性地经由内部处理电路390和纠错电路400、以及通过数据I/O缓冲器299，被提供给存储器控制器100。要写入第一至第八组存储器阵列310～380中的一个组存储器阵列中的码字CW可以从存储器控制器100被提供给数据I/O缓冲器299。
数据I/O缓冲器299在写入操作中将第一码字CW1提供给I/O选通电路290，并且在读取操作中将来自纠错电路400的第二码字CW2或来自路径选择电路280的第一码字CW1提供给存储器控制器100。
路径选择电路280在正常模式下将第一码字CW1提供给数据I/O缓冲器299，并且响应于内部处理模式信号IPS，在内部处理模式下将第一码字CW1提供给内部处理电路390。
内部处理电路390响应于内部处理模式信号IPS被选择性地使能，对来自路径选择电路280的第一码字CW1的主数据执行内部处理，并且向第二纠错电路400提供指示内部处理的结果的处理结果数据。
响应于内部处理模式信号IPS，第二纠错电路400在内部处理模式下对处理结果数据执行ECC编码以生成第二奇偶校验数据，并且通过I/O选通电路290将包括处理结果数据和第二奇偶校验数据的第二码字CW2存储在目标页中。第二纠错电路400可以通过数据I/O缓冲器299将第二码字CW2发送到存储器控制器100。
在半导体存储器设备200a的写入操作中，纠错电路400可以基于从数据I/O缓冲器299接收的主数据MD来生成奇偶校验数据，并且可以向I/O选通电路290提供包括主数据MD和奇偶校验数据的码字CW。I/O选通电路290可将码字CW的主数据MD写入第一子阵列，以及将码字CW的奇偶校验数据写入第二子阵列。第一子阵列和第二子阵列可以属于不同的组存储器阵列。
控制逻辑电路210可以控制半导体存储器设备200a的操作。例如，控制逻辑电路210可以生成用于半导体存储器设备200a的控制信号，以便执行写入操作或读取操作。控制逻辑电路210可以包括对从存储器控制器100接收的命令CMD进行解码的命令解码器211、和设置半导体存储器设备200a的操作模式的模式寄存器212。
例如，命令解码器211可以通过解码写入使能信号(write enable signal，/WE)、行地址闪控信号(row address strobe signal，/RAS)、列地址闪控信号(column addressstrobe signal，/CAS)、芯片选择信号(chip select signal，/CS)等，来生成与命令CMD相对应的控制信号。控制逻辑电路210可以生成第一控制信号CTL1以控制I/O选通电路290，和生成第二控制信号CTL2以控制第二纠错电路400。当模式寄存器212响应于命令CMD被设置为内部操作模式时，模式寄存器212输出具有第一逻辑电平的内部处理模式信号IPS。控制逻辑电路210可以将内部处理模式信号IPS提供给路径选择电路280和内部处理电路390。
图4A至图4E是根据示例性实施例的图3中所示的存储器单元的示例的电路图。
图4A至图4D示出了利用电阻型存储器单元来实施的存储器单元MC，以及图4E示出了利用动态存储器单元来实施的存储器单元MC。
图4A示出了不具有选择元件的电阻型存储器单元，而图4B至图4D示出了每个都包括选择元件的电阻型存储器单元。
参考图4A，存储器单元MC可以包括连接到位线BTL和字线WL的电阻式元件RE。具有没有选择元件的结构的这种电阻式存储器单元可以通过在位线BTL和字线WL之间施加的电压来存储数据。
参考图4B，存储器单元MC可以包括电阻式元件RE和二极管D。电阻式元件RE可以包括用于数据存储的电阻材料。二极管D可以是根据字线WL和位线BTL的偏置将电流供应给电阻式元件RE或切断到电阻式元件RE的电流供应的选择元件(或开关元件)。二极管D可以被耦合在电阻式元件RE和字线WL之间，并且电阻式元件RE可以被耦合在位线BTL和二极管D之间。二极管D和电阻式元件RE的位置可以是可互换的。二极管D可以通过字线电压来被导通或截止。因此，在恒定电平或更高电平的电压被供应给未选择的字线WL的情况下，电阻式存储器单元可以不被驱动。
参考图4C，存储器单元MC可以包括电阻式元件RE和双向二极管BD。电阻式元件RE可以包括用于数据存储的电阻材料。双向二极管BD可以被耦合在电阻式元件RE和字线WL之间，并且电阻式元件RE可以被耦合在位线BTL和双向二极管BD之间。双向二极管BD和电阻式元件RE的位置可以是可互换的。双向二极管BD可以阻止流向未选择的半导体存储器单元的泄漏电流。
参考图4D，存储器单元MC可以包括电阻式元件RE和晶体管CT。晶体管CT可以是根据字线WL的电压将电流供应给电阻式元件RE、或切断到电阻式元件RE的电流供应的选择元件(或开关元件)。晶体管CT可以被耦合在电阻式元件RE和字线WL之间，并且电阻式元件RE可以被耦合在位线BTL和晶体管CT之间。晶体管CT和电阻式元件RE的位置可以是可互换的。半导体存储器单元可以取决于由字线WL驱动的晶体管CT被导通还是截止而被选择或不被选择。
参考图4E，存储器单元MC可以包括单元电容器CC和晶体管CT。晶体管CT可以是根据字线WL的电压将单元电容器CC连接到位线BTL/将单元电容器CC从位线BTL断开连接的选择元件(或开关元件)。晶体管CT可以被耦合在单元电容器CC、字线WL和位线BTL之间，并且单元电容器CC可以被耦合在晶体管CT和板极(plate)电压(未示出)之间。
图5示出根据示例性实施例的图3中所示的存储器单元(称为STT-MRAM单元)的示例。
参考图5，STT-MRAM单元30可以包括磁隧道结(Magnetic Tunnel Junction，MTJ)元件40和单元晶体管CT。单元晶体管CT的栅极被连接到字线WL，并且单元晶体管CT的一个电极通过MTJ 40被连接到位线BTL。此外，单元晶体管CT的另一个电极被连接到源线SL。
MTJ元件40可以包括自由层41、钉扎层43、和被布置在自由层41和钉扎层43之间的隧道层42。钉扎层43的磁化方向可以被固定，以及自由层41的磁化方向可以根据写入的数据与钉扎层43的磁化方向平行或反平行。为了固定钉扎层43的磁化方向，例如，反铁磁性层(未示出)可以被进一步提供。
为了执行STT-MRAM单元30的写入操作，逻辑高电压被施加到字线WL以导通单元晶体管CT。编程电流，例如，写入电流，被施加到位线BL和源线SL。写入电流的方向通过MTJ元件40的逻辑状态来确定。
为了执行STT-MRAM单元30的读取操作，逻辑高电压被施加到字线WL以导通单元晶体管CT，并且将读取电流供应给位线BL和源线SL。因此，在MTJ元件40的两端形成的电压被感测放大器285a检测，并且与参考电压进行比较，以确定MTJ元件40的逻辑状态。因此，存储在MTJ元件40中的数据可以被检测。
图6A示出了根据示例性实施例的在非内部处理模式(正常模式)下的图3的半导体存储器设备的一部分。
在图6A中，控制逻辑电路210、第一组存储器阵列310、I/O选通电路290、路径选择电路280、内部处理电路390和纠错电路400被示出。
参考图6A，内部处理模式信号IPS可以在正常模式下具有第二逻辑电平(低电平)，并且内部处理电路390被禁用。第一组存储器阵列310包括耦合到多个字线和多个位线的多个存储器单元，并且存储器单元中的每一个包括动态存储器单元或电阻型存储器单元。
I/O选通电路290包括在第一组存储器阵列310和多个开关电路291a～291d之间耦合的纵横开关293。所述多个开关电路291a～291d可以被耦合到路径选择电路280和数据I/O缓冲器299。在半导体存储器设备200a中，与突发长度(burst length，BL)的数据相对应的位线可以被同时访问以支持指示可访问的列位置的最大数量的BL。例如，如果BL被设置为8，则数据位可以被设置为128位。
在正常模式的写入操作中，数据I/O缓冲器299将第一码字CW1提供给开关电路291a～291d。开关电路291a～291d可以响应于来自控制逻辑电路210的第一控制信号CTL1，将第一码字CW1提供给纵横开关293。纵横开关293可以响应于第一控制信号CTL1将第一码字CW1传送到第一组存储器阵列310中的目标页TPG。当纵横开关293将第一码字CW1传送到第一组存储器阵列310中的目标页TPG时，纵横开关293可以将第一码字CW1中的第一奇偶校验数据传送到目标页TPG的高位地址(upper address)区(即，与高位地址相对应的位置)UAR或低位地址(lower address)区(即，与低位地址相对应的位置)LAR。响应于第一控制信号CTL1，第一码字CW1的第一奇偶校验数据可以被传送到目标页TPG的高位地址区UAR或低位地址区LAR。
当纵横开关293将第一码字CW1的第一奇偶校验数据传送到目标页TPG的高位地址区UAR时，第一码字CW1的第一主数据可以被存储在除了高位地址区UAR以外的目标页面TPG的剩余区域(或存储位置)中。当纵横开关293将第一码字CW1的第一奇偶校验数据传送到目标页TPG的低位地址区LAR时，第一码字CW1的第一主数据可以被存储在除了低位地址区LAR以外的目标页TPG的剩余区域中。
在正常模式的读取操作中，来自第一组存储器阵列310的目标页TPG的第一码字CW1通过I/O选通电路290被提供给路径选择电路280。路径选择电路280响应于内部处理模式信号IPS将第一码字CW1提供给数据I/O缓冲器299。
图6B示出了根据其它示例性实施例的在非内部处理模式(例如，正常模式)下的图3的半导体存储器设备的一部分。
在本实施例中，为了容易方便地说明，将省略或简要地提及与上述实施例中描述的相同的描述。以下，参考图6A描述的组件将不再描述。
参考图6B，在正常模式的写入操作中，数据I/O缓冲器299将第一码字CW1提供给第二纠错电路400。第一码字CW1可以包括第一主数据和第一奇偶校验数据。第二纠错电路400可以对第一码字CW1执行纠错并生成包括第二主数据和第二奇偶校验数据的校正码字C_CW1，并且将校正码字C_CW1提供给I/O选通电路290。开关电路291a～291d可以响应于第一控制信号CTL1将校正码字C_CW1提供给纵横开关293。当在第二纠错电路400执行纠错之后还没有发生误差时，第一码字CW1和校正码字C_CW1的数据可以彼此相同。
当纵横开关293将校正码字C_CW1的第二奇偶校验数据传送到目标页TPG的高位地址区UAR时，校正码字C_CW1的第二主数据可以被存储在目标页TPG的剩余区域(例如，不包括高位地址区UAR的目标页部分)中。当纵横开关293将校正码字C_CW1的第二奇偶校验数据传送到目标页TPG的低位地址区LAR时，校正码字C_CW1的第二主数据可以被存储在目标页TPG的剩余区域(例如，不包括低位地址区LAR的目标页部分)中。
在图6B中的内部处理模式的读取操作中，I/O选通电路290将包括存储在目标页TPG中的第一主数据和第一奇偶校验数据的第一码字CW1提供给第二纠错电路400。第二纠错电路400可以对第一码字CW1执行纠错以生成包括第二主数据和第二奇偶校验数据的校正码字C_CW1，并且提供给数据I/O缓冲器299。校正码字C_CW1可以通过I/O选通电路290被存储在目标页TPG中。
图7A示出了根据示例性实施例的在内部处理模式下的图3的半导体存储器设备的一部分。
在本实施例中，为了容易和方便地说明，将省略或简要地提及与上述实施例中描述的相同的描述。以下，参考图6A描述的组件将不再描述。
参考图7A，内部处理模式信号IPS可以在内部处理模式下具有第一逻辑电平(高电平)，并且内部处理电路390被使能。
在图7A中的内部处理模式的写入操作中，数据I/O缓冲器299将第一码字CW1提供给内部处理电路390。内部处理电路390可以对第一码字CW1的第一主数据执行内部处理，并且将处理结果数据MD2输出到第二纠错电路400。内部处理电路390可以执行以1为增量改变第一码字CW1的第一主数据的增量操作，并且生成处理结果数据MD2。第二纠错电路400可以对处理结果数据MD2执行ECC编码以生成第二奇偶校验数据，并且将包括处理结果数据MD2和第二奇偶校验数据的第二码字CW2提供给I/O选通电路290。开关电路291a～291d可以响应于来自控制逻辑电路210的第一控制信号CTL1将第二码字CW2提供给纵横开关293。响应于第一控制信号CTL1，纵横开关293可以将第二码字CW2传送到第一组存储器阵列310中的目标页TPG。当纵横开关293将第二码字CW2传送到第一组存储器阵列310中的目标页面TPG时，纵横开关293可以将第二码字CW2中的第二奇偶校验数据传送到目标页TPG的高位地址区(即，与高位地址相对应的位置)UAR或低位地址区(即，与低位地址相对应的位置)LAR。响应于第一控制信号CTL1，第二码字CW2的第二奇偶校验数据可以被传送到目标页TPG的高位地址区UAR或低位地址区LAR。
在内部处理模式的读取操作中，I/O选通电路290将存储在目标页TPG中的第一码字CW1提供给路径选择电路280，并且路径选择电路280响应于内部处理模式信号IPS将第一码字CW1提供给内部处理电路390。内部处理电路390响应于内部处理模式信号IPS被使能，对第一码字CW1的第一主数据执行内部处理，并且将处理结果数据MD2输出到第二纠错电路400。如图16中所示，内部处理电路390可以包括至少一个缓冲器391和至少一个处理块393。
第二纠错电路400对处理结果数据MD2执行ECC编码以生成第二奇偶校验数据，并且将包括处理结果数据MD2和第二奇偶校验数据的第二码字CW2提供给I/O选通电路290和数据I/O缓冲器299。
图7B示出了根据其它示例性实施例的在内部处理模式下的图3的半导体存储器设备的一部分。
在本实施例中，为了容易和方便地说明，将省略或简要地提及与上述实施例中描述的相同的描述。以下，参考图7A描述的组件将不再描述。
参考图7B，在内部处理模式的写入操作中，数据I/O缓冲器299将第一码字CW1提供给第二纠错电路400。第二纠错电路400可以对第一码字CW1执行ECC解码，并且将校正码字C_CW1提供给内部处理电路390。内部处理电路390可以对校正码字C_CW1的第一主数据执行内部处理，并且将处理结果数据MD2输出到第二纠错电路400。内部处理电路390可以执行以1为增量改变校正码字C_CW1的第一主数据的增量操作。第二纠错电路400可以对处理结果数据MD2执行ECC编码以生成第二奇偶校验数据，并且将包括处理结果数据MD2和第二奇偶校验数据的第二码字CW2提供给I/O选通电路290。开关电路291a～291d可以将第二码字CW2提供给纵横开关293。纵横开关293可以将第二码字CW2传送到第一组存储器阵列310中的目标页TPG。当纵横开关293将第二码字CW2传送到第一组存储器阵列310中的目标页TPG时，纵横开关293可以将第二码字CW2中的第二奇偶校验数据传送到目标页TPG的高位地址区(即，与高位地址相对应的位置)UAR或低位地址区(即，与低位地址相对应的位置)LAR。响应于第一控制信号CTL1，第二码字CW2的第二奇偶校验数据可以被传送到目标页TPG的高位地址区UAR或低位地址区LAR。
在图7B中的内部处理模式的读取操作中，I/O选通电路290将存储在目标页TPG中的第一码字CW1提供给第二纠错电路400。第二纠错电路400可以对第一码字CW1执行ECC解码，并且将校正码字C_CW1提供给内部处理电路390。内部处理电路390可以对校正码字C_CW1的第一主数据执行内部处理，并且将处理结果数据MD2输出到第二纠错电路400。第二纠错电路400可以对处理结果数据MD2执行ECC编码以生成第二奇偶校验数据，并且将包括处理结果数据MD2和第二奇偶校验数据的第二码字CW2提供给数据I/O缓冲器299。第二码字CW2可以通过I/O选通电路290被存储在目标页TPG中。
图8示出了根据示例性实施例的图3中所示的第二纠错电路。
参考图8，第二纠错电路400可以包括ECC引擎420、缓冲单元440和多个存储设备471～47k。缓冲单元440可以包括第一缓冲器441和第二缓冲器443。
第一缓冲器441可以响应于模式信号MS在内部处理模式的读取操作中被使能，并且将处理结果数据MD2提供给ECC引擎420。第二缓冲器443可以响应于模式信号MS在正常模式的读取操作中被使能，并且第二缓冲器443可以将第一码字CW1提供给ECC引擎420。
响应于来自控制逻辑电路210的控制信号CTL2，例如，选择信号(selectionsignal，SS)，ECC引擎420可以通过选择存储在存储设备471～47k中的多个ECC中与存储器控制器100中的第一ECC 120相同的ECC，来执行ECC编码和ECC解码。存储在存储设备471～47k中的多个ECC可以包括单一纠错(SEC)码、单一纠错和双重误差检测(SECDED)码、以及双重纠错(DEC)码中的至少一个。在内部处理模式的读取操作中，ECC引擎420使用相同的ECC对处理结果数据MD2执行ECC编码以生成第二奇偶校验数据，并且将包括处理结果数据MD2和第二奇偶校验数据的第二码字CW2提供给数据I/O缓冲器299。第二码字CW2可以通过I/O选通电路290被存储在第一组存储器阵列310的目标页TPG中。
在一个实施例中，当存储器控制器100中的第一ECC 120是单一纠错(SEC)码时，存储器控制器100向控制逻辑电路210发送包括第一ECC 120的信息的内部处理命令，并且控制逻辑电路210中的命令解码器211向第二纠错电路400提供包括选择信号SS的第二控制信号CTL2，所述选择信号SS包括第一ECC 120的信息。例如，ECC引擎420响应于选择信号SS来选择相同的ECC ECCa并执行ECC编码。
在一个实施例中，当存储器控制器100中的第一ECC 120是双重纠错(DEC)码时，存储器控制器100向控制逻辑电路210发送包括第一ECC 120的信息的内部处理命令，并且控制逻辑电路210中的命令解码器211向第二纠错电路400提供包括选择信号SS的第二控制信号CTL2，所述选择信号SS包括第一ECC 120的信息。例如，ECC引擎420响应于选择信号SS来选择相同的ECC ECCb并执行ECC编码。
在一个实施例中，当存储器控制器100中的第一ECC 120是单一纠错和双重误差检测(SECDED)码时，存储器控制器100向控制逻辑电路210发送包括第一ECC 120的信息的内部处理命令，并且控制逻辑电路210中的命令解码器211向第二纠错电路400提供包括选择信号SS的第二控制信号CTL2，所述选择信号SS包括第一ECC 120的信息。例如，ECC引擎420响应于选择信号SS来选择相同的ECC ECCk并执行ECC编码。
图9示出了根据示例性实施例的图8的第二纠错电路中的ECC引擎。
参考图9，ECC引擎420可以包括ECC解码器425和ECC编码器430。
ECC解码器425在正常模式的读取操作中对第一码字CW1执行ECC解码，并且将校正的第一码字C_CW1提供给数据I/O缓冲器299。在内部处理模式的读取操作中，ECC编码器430响应于选择信号SS选择存储在存储器设备471～47k中的ECC中与第一ECC 120相同的ECC，使用相同的ECC对处理结果数据MD2执行ECC编码以生成第二奇偶校验数据PRT2，并且将包括处理结果数据MD2和第二奇偶校验数据PRT2的第二码字CW2传送给数据I/O缓冲器299。
如上所述，半导体存储器设备200a支持存储器内处理，并且可以大大减少通过存储器-控制器接口的传输。因此，半导体存储器设备200a可以通过使用ECC中的与存储器控制器100中的第一ECC 120相同的ECC生成第二奇偶校验数据，来节省存储器带宽并提高可用性。
图10是示出根据示例性实施例的存储器系统的示图。
参考图10，存储器系统500可以包括存储器控制器30和半导体存储器设备40。半导体存储器设备40可以包括命令地址输入输出块AWORD 41、数据输入输出块DWORD0～DWORD342～45、和内部电路50。存储器控制器30可以包括命令地址输入输出块31、数据输入输出块32和内部电路35。例如，半导体存储器设备40可以是可与高带宽存储器(high bandwidthmemory，HBM)标准兼容的。
命令CMD、地址ADDR、系统时钟信号CLK、时钟使能信号CKE等可以从存储器控制器30的命令地址输入输出块31被传送到半导体存储器设备40的命令地址输入输出块41。数据DQ、数据总线反转信号DBI、数据掩码信号DM、写入数据闪控信号(strobe signal)WDQS、读取数据闪控信号RDQS等可以在存储器控制器30的数据输入输出块32和半导体存储器设备40的数据输入输出块42～45之间传送。
多输入移位寄存器(multiple-input shift register，MISR)和/或线性反馈移位寄存器(linear feedback shift register，LFSR)可以在半导体存储器设备40的输入输出块41～45中被实现。使用MISR/LFSR电路，存储器控制器30和半导体存储器设备40之间的链路可以被测试和训练。
例如，如图10所示，与包括在数据输入输出块42～45中的一个字节相对应的MISR/LFSR电路可以具有20位的尺寸。20位可以包括字节数据信号、数据总线反转信号DBI和数据掩码信号DM的上升位R和下降位F。命令地址输入输出块41的MISR/LFSR电路可以具有30位的尺寸。30位可以包括行命令位R0～R5、列命令位C0～C7和时钟使能信号CKE的上升位R和下降位F。
例如，一个通道包括与四个字相对应的四个数据输入输出块42～45，并且四个数据输入输出块42～45中的每一个可以包括与四个字节BYTE0～BYTE3相对应的四个MISR/LFSR电路。
半导体存储器设备40可以是图3的半导体存储器设备200a，并且内部电路50可以包括内部处理电路390和第二纠错电路400。内部电路35可以包括如图2中的第一纠错电路110。因此，在存储器系统500中，半导体存储器设备40可以支持存储器内处理，并且可以大大减少通过存储器-控制器接口的传输。因此，存储器系统500可以通过使用ECC中与存储器控制器100中的第一ECC 120相同的ECC生成第二奇偶校验数据，来节省存储器带宽并提高可用性。
图11是示出高带宽存储器(HBM)组织的示例的示图。
参考图11，HBM 600可以被配置为具有多个DRAM半导体裸片(die)620、630、640和650的堆叠。堆叠结构的HBM可以通过被称为通道的多个独立接口来优化。每个DRAM堆叠可以根据HBM标准支持多达8个通道。图11示出了包含4个DRAM半导体裸片620、630、640和650的示例堆叠，并且每个DRAM半导体裸片支持两个通道CHANNEL0和CHANNEL1。
每个通道提供对DRAM组的独立集合的访问。来自一个通道的请求可以不访问附接到不同通道的数据。通道被独立地时钟控制，而不需要是同步的。
HBM 600可以进一步包括接口裸片610或布置在堆叠结构的底部的逻辑裸片，以提供信号路由和其它功能。用于DRAM半导体裸片620、630、640和650的一些功能可以在接口裸片610中被实施。参考图3描述的内部处理电路和第二纠错电路可以在接口裸片610中被实施，并且内部处理电路和第二纠错电路可以执行内部处理操作并可以生成第二奇偶校验数据。
图12是示出根据示例性实施例的半导体存储器设备的结构图。
参考图12，半导体存储器设备700可以包括第一至第s半导体集成电路层LA1至LAs(s为等于或大于3的整数)，其中最低的第一半导体集成电路层LA1被假定为接口或控制芯片，并且其它半导体集成电路层LA2至LAs被假定为包括核心存储器芯片的从芯片(slavechip)。第一至第s半导体集成电路层LA1至LAs可以通过基板通孔(例如，硅通孔)TSV在它们之间发送和接收信号。作为接口或控制芯片的最低的第一半导体集成电路层LA1可以通过在外部表面上形成的导电结构与外部存储器控制器通信。将通过主要将第一半导体集成电路层LA1或710用作接口或控制芯片和将第s半导体集成电路层LAs或720用作从芯片，来关于半导体存储器设备700的结构和操作进行描述。
第一半导体集成电路层710可以包括用于驱动在第k半导体集成电路层720中提供的存储器区域721的各种外围电路。例如，第一半导体集成电路层710可以包括：用于驱动存储器的字线的行(X)驱动器7101、用于驱动存储器的位线的列(Y)驱动器7102、用于控制数据的输入/输出的数据输入/输出单元(Din/Dout)7103、用于从外部接收命令CMD并且缓存该命令CMD的命令(CMD)缓冲器7104、以及用于从外部接收地址并且缓存该地址的地址(ADDR)缓冲器(或地址寄存器)7105。存储器区域721可以包括其中多个存储器单元被排列在其中的多个组存储器阵列，并且所述多个组存储器阵列中的每一个可以包括如参考图3所述的多个组存储器阵列。
第一半导体集成电路层710可以进一步包括控制逻辑电路7107。控制逻辑电路7107可以访问存储器区域721，并且可以基于来自存储器控制器的命令来生成用于访问存储器区域721的控制信号。
第s半导体集成电路层720可以包括内部处理电路723和纠错电路722。当命令指定内部处理模式时，内部处理电路723对存储在存储器区域721中的第一码字执行内部处理，以生成处理结果数据。纠错电路722对处理结果数据执行ECC编码，以生成第二奇偶校验数据。纠错电路722可以与以上公开的纠错电路400相同。纠错电路722选择多个ECC中与用于生成第一奇偶校验数据的ECC相同的ECC，并且使用该相同的ECC执行ECC编码。因此，在ECC由于存储器控制器的改变而改变时，纠错电路722可以选择与用于生成第一奇偶校验数据的ECC相同的ECC，并且可以增加半导体存储器设备700的可用性。
另外，三维(3D)存储器阵列被提供在半导体存储器设备700中。3D存储器阵列被单片地(monolithically)形成在存储器单元的阵列的一个或多个物理等级中，所述存储器单元具有布置在硅基板上方的有源区和与这些存储器单元的操作相关联的电路，无论这样的相关联的电路是在这样的基板的上方还是里面。术语“单片”意味着阵列的每个等级的层被直接沉积在该阵列的每个下面的等级的层上。以下通过引用而合并于此的专利文献描述了对3D存储器阵列的适合的配置，其中三维存储器阵列被配置为具有多个等级，在等级之间共享的字线和/或位线：美国专利第7,679,133号、第8,553,466号、第8,654,587号、第8,559,235号，和美国专利公开第2011/0233648号。
图13是示出根据示例性实施例的操作半导体存储器设备的方法的流程图。
参考图2至图13，在操作半导体存储器设备200a(包括具有耦合到多个字线和多个位线的多个存储器单元的存储器单元阵列300、以及控制对存储器单元阵列300访问的控制逻辑电路210)的方法中，控制逻辑电路210接收来自存储器控制器100的命令、内部处理命令CMD，以对存储在存储器单元阵列中的位向量(例如，一个或多个数据集合)执行pop-count操作(S110)。半导体存储器设备200a还从存储器控制器100接收指定存储器单元阵列300的目标页的地址ADDR以及内部处理命令CMD。
半导体存储器设备200a的行解码器260和I/O选通电路290向内部处理电路390提供位向量，所述位向量包括存储在目标页中的主数据和第一奇偶校验数据。内部处理电路390对主数据执行对应于命令CMD的内部处理，并且向纠错电路400提供与内部处理的结果相对应的处理结果数据(S120)。
纠错电路400基于处理结果数据生成第二奇偶校验数据(S130)。纠错电路400选择多个ECC中与用于生成第一奇偶校验数据的第一ECC相同的ECC，并且使用所述相同的ECC执行ECC编码以生成第二奇偶校验数据。
纠错电路400向I/O选通电路290提供包括处理结果数据和第二奇偶校验数据的第二码字，以将处理结果数据和第二奇偶校验数据存储在存储器单元阵列300的目标页中(S140)。
纠错电路400可以通过数据I/O缓冲器299将处理结果数据和第二奇偶校验数据发送到存储器控制器100(S150)。
图14是示出根据示例性实施例的图13的方法中的pop-count操作的存储器内处理的流程图。
参考图14，为了执行pop-count操作(S120)，内部处理电路390发起pop-count操作(S121)。发起pop-count操作通过复位内部处理电路390中的寄存器来被执行。pop-count(或population-count)操作对位序列(或位向量)中的一(1)的数量进行计数。
内部处理电路390对预定义的小数据类型(对指定的位向量)，诸如例如，对从目标页的主数据的数据位的每个8位部分，执行pop-count(S123)。内部处理电路390可以使用约简树来累积中间结果，并且生成最终的pop-count(S125)。
当对跨越多个DRAM页的大向量执行pop-count时，半导体存储器设备200a可能需要知道存储所述向量的所有页地址。因此，在向量的第一DRAM页被处理之后，半导体存储器设备200a可能需要找出向量所在的后续页。在一个实施例中，当多个页需要被遍历(traverse)时，直接存储器访问(direct memory access，DMA)类机制可以被实现。在这样的实施方式中，例如，可以通过存储器控制器100将其中向量被占用的DRAM页的物理地址被发送到半导体存储器设备200a。然后这些页可以通过半导体存储器设备200a内部的控制器(诸如控制逻辑电路210)遍历。
图15是示出根据示例性实施例的操作半导体存储器设备的方法的流程图。
参考图2至图12和图15，在操作半导体存储器设备200a(包括具有耦合到多个字线和多个位线的多个存储器单元的存储器单元阵列300、以及用来控制对存储器单元阵列300访问的控制逻辑电路210)的方法中，控制逻辑电路210接收来自存储器控制器100的命令、内部处理命令CMD，以对存储在存储器单元阵列中的两个或更多个位向量执行逻辑按位操作(S210)。半导体存储器设备200a还从存储器控制器100接收指定存储器单元阵列300的两个或更多个目标页的地址ADDR以及内部处理命令CMD。
半导体存储器设备200a的行解码器260和I/O选通电路290向内部处理电路390提供两个或更多个位向量，每个位向量包括存储在两个或更多个目标页中的主数据和第一奇偶校验数据。内部处理电路390对主数据执行对应于命令CMD的内部处理，并且向纠错电路400提供与对应于内部处理的结果的处理结果数据(S220)。
逻辑按位操作可以是OR(或)操作、AND(与)操作、NOT(非)操作、NAND(与非)操作、NOR(或非)操作、以及XOR(异或)操作中的一个。
纠错电路400基于处理结果数据生成第二奇偶校验数据(S230)。纠错电路400选择多个ECC中与用于生成第一奇偶校验数据的第一ECC相同的ECC，并且使用所述相同的ECC执行ECC编码以生成第二奇偶校验数据。
纠错电路400向I/O选通电路290提供包括处理结果数据和第二奇偶校验数据的第二码字，以将处理结果数据和第二奇偶校验数据存储在存储器单元阵列300的目标页中(S240)。
纠错电路400可以通过数据I/O缓冲器299将处理结果数据和第二奇偶校验数据发送到存储器控制器100(S250)。在实施例中，第二奇偶校验数据可以与处理结果数据同时被发送到存储器控制器100。在实施例中，在处理结果数据被发送到存储器控制器100之后，第二奇偶校验数据可以被发送到存储器控制器100。
图16示出了根据示例性实施例的图3的半导体存储器设备中执行的逻辑按位操作。
参考图3、图7和图16，对于存储在第一组存储器阵列310中的两个8位操作数之间的逻辑按位操作，两个操作数中的一个的8位可以被相应的感测放大器285a从适当的存储器单元79中传送或读取，如箭头81所指示的。感测放大器285a可以将接收到的数据位传送到用于第一操作数的缓冲器391，如箭头82所指示的。用于逻辑按位操作的第二8位操作数(第二操作数)可以被感测放大器285a从相应的存储器单元中接收。如箭头84所指示的，读取的数据位被直接传送到计算块393。
计算块393可以包括必要的逻辑以执行由存储器控制器100所指示的适当的逻辑按位操作。例如，计算块393可以与半导体存储器设备200a的实施pop-count操作的部分共享一些逻辑单元或逻辑电路。逻辑按位操作可以包括诸如，例如，AND、OR、NOR、NAND、XOR的许多不同逻辑操作中的任何一个。在第一操作数和第二操作数之间的指定的逻辑按位操作结束之后，计算块393可以生成处理结果数据，并且可以将处理结果数据提供给图3中的纠错电路400。例如，第一操作数可以是位向量“11010010”，而第二操作数可以是位向量“10001111”。在这两个位向量之间的逻辑按位AND操作的情况下，在箭头85处，计算块393可以生成处理结果数据“10000010”到纠错电路。
图17是示出根据示例性实施例的操作存储器系统的方法的流程图。
参考图2至图12和图17，在操作存储器系统20(所述存储器系统20包括半导体存储器设备200a和控制半导体存储器设备200a的存储器控制器100)的方法中，半导体存储器设备200a从存储器控制器100接收写入命令CMD、地址ADDR、以及包括主数据和第一奇偶校验数据的第一码字CW1(S310)。响应于命令CMD，半导体存储器设备200a将第一码字CW1存储在存储器单元阵列300中由地址ADDR指定的目标页中(S320)。
半导体存储器设备200a确定来自存储器控制器100的第二命令CMD是否对应于内部处理命令(S330)。当第二命令CMD是读取命令而不是内部处理命令(S330中的“否”)时，半导体存储器设备200a从目标页读取第一码字CW1(S340)，并且将第一码字CW1发送到存储器控制器100(S345)。
当第二命令CMD是内部处理命令(S330中的“是”)时，半导体存储器设备200a从目标页读取第一码字CW1，并且将第一码字CW1提供给内部处理电路390(S350)。内部处理电路390对第一码字CW1的主数据执行内部处理，以生成处理结果数据MD2，并且将处理结果数据MD2提供给纠错电路400(S360)。
纠错电路400对处理结果数据MD2执行ECC编码，以生成第二奇偶校验数据，并且将包括处理结果数据MD2和第二奇偶校验数据的第二码字CW2存储在目标页中(S370)。纠错电路400选择多个ECC中与存储器控制器100用于生成第一奇偶校验数据的ECC相同的ECC，并且使用所述相同的ECC执行ECC编码。纠错电路400可以将第二码字CW2发送到存储器控制器(S380)。
图18是示出根据示例性实施例的包括半导体存储器设备的封装结构的剖视图。
图18示出了半导体封装800，其中应用处理器(application processor，AP)820和HBM 830是裸片对裸片互连的。
参考图18，应用处理器820和HBM 830，例如，使用基板通孔(例如，硅通孔)TSV技术，来直接彼此连接。在该示例中，封装体叠层(PoP)方法不被使用，其中应用处理器820和HBM 830被独立地封装，然后所述封装被再次重新封装并彼此连接。参考图18，应用处理器820在印刷电路板(printed circuit board，PCB)810上被形成，然后应用处理器820和HBM830通过TSV相互连接。
应用处理器820可以包括存储器控制器821，所述存储器控制器821包括使用第一ECC生成第一奇偶校验数据的第一纠错电路，并且HBM 830可以包括本文公开的内部处理电路和第二纠错电路。内部处理电路和第二纠错电路可以在内部处理模式下被使能，并且可以分别执行上述的内部处理操作和ECC编码。
图19是示出根据示例性实施例的包括半导体存储器设备的移动系统的框图。
参考图19，移动系统900可以包括应用处理器910、连接单元920、用户接口930、非易失性存储器(nonvolatile memory device，NVM)设备940、易失性存储器(volatilememory，VM)设备950和电源960。应用处理器910可以包括存储器控制器911。
应用处理器910可以执行应用，诸如web浏览器、游戏应用、视频播放器等。连接单元920可以与外部设备执行有线或无线通信。易失性存储器设备950可以存储由应用处理器910处理的数据或作为工作存储器来操作。易失性存储器设备950可以使用图3的半导体存储器设备200。
非易失性存储器设备940可以存储用于启动移动系统900的启动图像。用户接口930可以包括至少一个输入设备(诸如小键盘、触摸屏等)、以及至少一个输出设备(诸如扬声器、显示设备等)。电源960可以将电源电压供应给移动系统900。
在一些实施例中，移动系统900和/或移动设备900的组件可以以各种形式被封装。
存储器控制器911可以包括使用第一ECC生成第一奇偶校验数据的第一纠错电路，并且易失性存储器设备950可以包括本文公开的内部处理电路和第二纠错电路。内部处理电路和第二纠错电路可以在内部处理模式下被使能，并且可以分别执行上述内部处理操作和ECC编码。
因此，根据示例性实施例的易失性存储器设备950可以支持存储器内处理，并且可以大大减少通过存储器-控制器接口的传输。因此，示例性实施例可以通过使用ECC中与存储器控制器911中的第一ECC相同的ECC来生成第二奇偶校验数据，来节省存储器带宽并提高易失性存储器设备950的可用性。
本发明构思的各方面可以被应用于使用半导体存储器设备的系统。例如，本发明构思的各方面可以被应用于诸如移动电话、智能电话、个人数字助理(personal digitalassistant，PDA)、便携式多媒体播放器(portable multimedia player，PMP)、数字照相机、摄像机、个人计算机(personal computer，PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏机、导航系统、或其它这样的电子设备的系统。
以上示出了示例性实施例，并且不应被解释为对其的限制。虽然少数示例性实施例已经被描述，但是本领域技术人员将容易地理解，在不实质性地脱离本发明构思的新颖教导和优点的情况下，在示例性实施例中可以进行许多修改。因此，所有这些修改旨在被包括在如权利要求书中所限定的本公开中。

Claims (20)

1.一种半导体存储器设备，包括：
存储器单元阵列，其包括耦合到多个字线和多个位线的多个存储器单元；
控制逻辑电路，其被配置为响应于从存储器控制器接收的命令生成指定是否执行内部处理操作的内部处理模式信号；
内部处理电路，其被配置为响应于内部处理模式信号，通过选择性地对从所述存储器单元阵列读取的第一数据集合执行内部处理操作来输出处理结果数据，所述第一数据集合包括主数据和第一奇偶校验数据；以及
纠错电路，其被配置为通过对所述处理结果数据执行纠错码ECC编码来生成第二奇偶校验数据，并且被配置为将所述处理结果数据和所述第二奇偶校验数据存储在所述存储器单元阵列中；
其中，所述纠错电路被配置为通过选择多个ECC中与用于生成所述第一数据集合的第一奇偶校验数据的第一ECC相同的ECC来生成所述第二奇偶校验数据。
2.如权利要求1所述的半导体存储器设备，其中所述纠错电路包括：
多个存储设备，其被配置为分别存储所述多个ECC；以及
ECC引擎，其被连接到所述多个存储设备，并且被配置为响应于来自所述控制逻辑电路的控制信号，通过使用所述多个ECC中的所述相同的ECC对所述处理结果数据执行ECC编码来生成所述第二奇偶校验数据。
3.如权利要求1所述的半导体存储器设备，其中所述控制逻辑电路包括：
模式寄存器，其被配置为响应于所述命令来生成所述内部处理模式信号；
命令解码器，其被配置为通过解码所述命令来生成控制信号以控制所述纠错电路。
4.如权利要求1所述的半导体存储器设备，进一步包括：
输入/输出I/O选通电路，其被连接在所述存储器单元阵列和所述纠错电路之间，
其中，所述I/O选通电路被配置为响应于来自所述控制逻辑电路的控制信号，改变所述存储器单元阵列的目标页中的其中存储所述第二奇偶校验数据的位置。
5.如权利要求4所述的半导体存储器设备，其中所述I/O选通电路被配置为响应于所述控制信号，将所述第二奇偶校验数据存储在与所述目标页的低位地址相对应的位置中，以及将所述处理结果数据存储在与除了所述目标页的低位地址以外的地址相对应的剩余位置中，并且
其中，所述存储器单元阵列的目标页被配置为存储所述处理结果数据和所述第二奇偶校验数据。
6.如权利要求4所述的半导体存储器设备，其中所述I/O选通电路被配置为响应于所述控制信号，将所述第二奇偶校验数据存储在与所述目标页的高位地址相对应的位置中，以及将所述处理结果数据存储在与除了所述目标页的高位地址以外的地址相对应的剩余位置中，并且
其中，所述存储器单元阵列的目标页被配置为存储所述处理结果数据和所述第二奇偶校验数据。
7.如权利要求4所述的半导体存储器设备，其中所述I/O选通电路包括：
纵横开关，其被连接到所述存储器单元阵列；以及
多个开关，其被连接在所述纵横开关和所述纠错电路之间，所述多个开关被配置为将所述处理结果数据和所述第二奇偶校验数据传送到所述纵横开关。
8.如权利要求1所述的半导体存储器设备，其中，所述纠错电路被配置为通过数据输入/输出缓冲器将所述处理结果数据和所述第二奇偶校验数据发送到所述存储器控制器。
9.如权利要求1所述的半导体存储器设备，其中所述内部处理操作包括对存储在所述存储器单元阵列的目标页中的第一数据集合的pop-count操作。
10.如权利要求1所述的半导体存储器设备，其中所述内部处理操作包括对存储在所述存储器单元阵列的至少两个目标页中的两个数据集合的逻辑按位操作。
11.如权利要求10所述的半导体存储器设备，其中所述逻辑按位操作包括OR操作、AND操作、NOT操作、NAND操作、NOR操作和XOR操作之一。
12.如权利要求1所述的半导体存储器设备，进一步包括：
路径选择电路，其被配置为响应于所述内部处理模式信号来选择性地将所述第一数据集合提供给所述内部处理电路。
13.如权利要求1所述的半导体存储器设备，其中所述半导体存储器设备包括高带宽存储器HBM。
14.一种存储器系统，包括：
至少一个半导体存储器设备；以及
存储器控制器，其被配置为控制所述至少一个半导体存储器设备，其中所述存储器控制器被配置为通过使用第一ECC对写入数据执行纠错码ECC编码来生成第一奇偶校验数据，并且被配置为将所述写入数据和所述第一奇偶校验数据发送到所述至少一个半导体存储器设备，
其中所述至少一个半导体存储器设备包括：
存储器单元阵列，其包括被耦合到多个字线和多个位线的多个存储器单元，并且被配置为存储所述写入数据和所述第一奇偶校验数据；
控制逻辑电路，其被配置为响应于从所述存储器控制器接收的命令生成内部处理模式信号，所述内部处理模式信号指定是否来执行内部处理操作；
内部处理电路，其被配置为响应于所述内部处理模式信号，通过选择性地对包括所述写入数据和所述第一奇偶校验数据的第一数据集合执行所述内部处理操作来输出处理结果数据；以及
第一纠错电路，其被配置为通过对所述处理结果数据执行ECC编码来生成第二奇偶校验数据，并且被配置为将所述处理结果数据和所述第二奇偶校验数据存储在所述存储器单元阵列中；
其中所述第一纠错电路被配置为通过选择多个ECC中与被所述存储器控制器用于生成所述第一奇偶校验数据的第一ECC相同的ECC来生成所述第二奇偶校验数据。
15.如权利要求14所述的存储器系统，其中所述存储器控制器包括第二纠错电路，所述第二纠错电路被配置为通过执行对所述写入数据执行ECC编码来生成所述第一奇偶校验数据。
16.如权利要求14所述的存储器系统，其中所述存储器控制器被配置为将所述第一奇偶校验数据与所述写入数据同时发送到所述至少一个半导体存储器设备。
17.如权利要求14所述的存储器系统，其中所述存储器控制器被配置为在将所述写入数据发送到所述至少一个半导体存储器设备之后，将所述第一奇偶校验数据发送到所述至少一个半导体存储器设备。
18.一种半导体存储器设备，包括：
存储器单元阵列，其包括多个存储器单元；
纠错电路，其被配置为通过对来自存储器单元阵列的读取数据执行误差校正来生成校正数据，所述读取数据包括第一主数据和第一奇偶校验数据；以及
内部处理电路，其被配置为通过对包括第二主数据和第二奇偶校验数据的校正数据执行内部处理来生成第一经处理数据，
其中，所述纠错电路进一步被配置为通过对所述第一经处理数据执行误差校正来生成第三奇偶校验数据，并且将所述第三奇偶校验数据和所述第一经处理数据存储在所述存储器单元阵列中。
19.如权利要求18所述的半导体存储器设备，其中所述纠错电路被进一步配置为通过对从存储器控制器接收的写入数据执行误差校正来生成校正的写入数据，所述写入数据包括主数据和奇偶校验数据，
其中，所述内部处理电路被进一步配置为通过对所述校正的写入数据执行内部处理来生成第二经处理数据，并且
其中，所述纠错电路被进一步配置为通过对所述第二经处理数据执行误差校正来生成第四奇偶校验数据，并且将所述第四奇偶校验数据和所述第二经处理数据存储在所述存储器单元阵列中。
20.如权利要求18所述的半导体存储器设备，其所述纠错电路分别包括被配置为存储纠错码ECC的多个存储设备，并且被配置为使用所述多个存储设备中的一个执行误差校正，并且
其中，所述ECC包括单一纠错SEC码、单一纠错和双重误差检测SECDED码、以及双重纠错DEC码中的至少一个。
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