KR101425957B1

KR101425957B1 - 이씨씨 제어 회로 및 그것을 포함하는 멀티채널 메모리시스템

Info

Publication number: KR101425957B1
Application number: KR1020070084143A
Authority: KR
Inventors: 홍주형; 임광석
Original assignee: 삼성전자주식회사
Priority date: 2007-08-21
Filing date: 2007-08-21
Publication date: 2014-08-06
Also published as: US20090055713A1; TW200915336A; CN101373449B; US8375257B2; CN101373449A; TWI476778B; KR20090019593A

Abstract

여기에 개시된 ECC 제어 회로는 복수의 메모리 장치들과 연결되며, 복수의 ECC 블록들 및 복수의 선택기들을 포함한다. 복수의 ECC 블록들은 복수의 메모리 장치들에 각각 대응하며, 대응하는 메모리 장치로부터 읽혀진 데이터에 대한 에러 검출 및 정정을 수행하고, 에러 정정된 데이터 및 에러 검출 신호를 출력한다. 복수의 선택기들은 복수의 ECC 블록들에 각각 대응하며, 복수의 메모리 장치들로부터 읽혀진 데이터를 DMA 버퍼 및 ECC 블록으로 제공한다. 상기 선택기들 각각은 대응하는 에러 검출 신호가 활성 상태일 때 상기 메모리 장치로부터 읽혀진 데이터 대신에 상기 ECC 블록들로부터의 상기 에러 정정된 데이터를 상기 DMA 버퍼로 제공한다.

Description

이씨씨 제어 회로 및 그것을 포함하는 멀티채널 메모리 시스템{ECC CONTROL CIRCUIT AND MULTI CHANNEL MEMORY SYSTEM ICLUDING THE SAME}

본 발명은 데이터 저장 장치에 관한 것으로, 좀 더 구체적으로는 복수의 메모리 장치들에 저장된 데이터의 에러를 검출 및 정정하는 기술에 관한 것이다.

이전에는 데이터의 처리 속도 및 사용자가 요구하는 데이터의 크기(양)가 크지 않았으므로 하나의 저장 장치에 요구되는 데이터를 저장하여도 충분하였다. 최근에는 대용량의 멀티미디어 데이터 및 실시간 데이터 처리를 위해서 데이터의 읽기/쓰기 시간 단축 및 대용량의 저장 공간 확보가 중요한 이슈로 다뤄지고 있다.

특히, 저장 장치의 물리적 한계로 인하여 하나의 저장 장치에 대한 고속 동작 및 용량 증대에는 어려움이 따른다. 이러한 문제를 해결하기 위하여 동일한 메모리 장치를 복수 개 연결하거나 서로 다른 메모리 장치들을 복수 개 연결하는 멀티 채널 메모리 시스템이 도입되었다.

현재 저장 장치로서 널리 사용되는 메모리 장치로는 자성체를 입힌 원판형 알루미늄 기판을 회전시키면서 자료를 저장하고 읽어 내도록 만든 하드디스크 드라이브(hard disk drive)와, CD-ROM, DVD 등과 같이 광픽업장치를 이용해 음성, 영 상, 문자 등 정보를 저장하는 광학 디스크 드라이브(Optical Disk Drive), 그리고 플래시 메모리 장치와 같은 비휘발성 메모리 등이 있다.

이러한 메모리 장치들은 물리적 한계로 인하여 종종 저장된 데이터를 읽는 과정에서 오류가 생길 수 있다. 예컨대 엔지니어들은 하드디스크의 트랙과 섹터가 더욱 밀집시키며, 간섭을 피하기 위해 더 약한 신호를 사용하고, 또한 스핀들 모터가 더욱 빨리 돌도록 하는 방향으로 기술을 발전시키고 있다. 이렇게 기술이 발전할수록 점점 더 오류가 많아질 것이다. 또한, 하드디스크 0내부의 먼지나 정전기 방전(electostatic discharge, ESD), 온도, 습도 등과 같은 주변 환경에 의해서도 하드디스크에 저장된 데이터를 읽는 과정에서 오류가 발생할 수 있다.

한편, 플래시 메모리 장치는 메모리 칩 안에 정보를 유지하기 위해 전력이 필요없는 비휘발성 메모리 장치이다. 게다가, 비록 PC에서 메인 메모리로 사용되는 DRAM만큼 빠르지는 않지만, 플래시 메모리 장치는 읽기 속도가 빠르며 하드디스크 보다 충격에 강하다. 이러한 특징으로 인해 배터리로 동작하는 디바이스에서 저장 장치로서 많이 사용되고 있다. 플래시 메모리 장치의 또다른 매력은 강한 압력이나 끊는 물에 견딜 만큼, 물리적 수단으로 거의 파괴되지 않는다는 점이다.

플래시 메모리 장치는 전기적으로 데이터를 지우고 재기록이 가능한 비휘발성 컴퓨터 기억 장치를 말한다. EEPROM과 다르게, 플래시 메모리 장치는 블록 단위로 지우고 쓰기가 가능하다. 플래시 메모리 장치는 EEPROM보다 비용이 덜 들기 때문에 대용량의 비휘발성, 고체상태(solid-state) 스토리지가 필요한 경우 주로 사용된다. 대표적인 활용 예로 디지털 음악 재생기, 디지털 카메라, 핸드폰을 들 수 있다. 일반적인 데이터를 저장과 컴퓨터간에 데이터를 옮기는 용도로 USB 드라이브를 많이 사용하는데, 이때도 플래시 메모리 장치가 사용되고 있다.

플래시 메모리 장치는 전통적으로 비트 정보를 저장하는 셀이라 부르는 플로팅 게이트 트랜지스터들(floating gate transistors)로 구성된 어레이에 정보를 저장한다.

SLC(single level cell) 플래시 메모리 장치의 경우, 하나의 메모리 셀에 저장된 데이터는 데이터 '1'의 문턱 전압 분포와 데이터 '0'의 문턱 전압 분포 사이의 적절한 기준 전압을 사용함으로써 판별될 수 있다. 예를 들면, 기준 전압이 메모리 셀의 제어 게이트에 인가된 상태에서, 메모리 셀을 통해 전류가 흐르는 지의 여부에 따라 데이터 '1' 또는 '0'를 판별하는 것이 가능하다. 하지만, 잘 알려진 바와 같이, 메모리 셀의 문턱 전압은 정해진 전압 범위 밖까지 분포될 수 있으므로 데이터 독출 과정에서 에러 데이터가 독출될 수 있다. 이러한 현상은 전하 손실, 시간의 경과, 온도의 증가, 인접한 셀의 프로그래밍시 생기는 커플링, 인접한 셀의 읽기, 셀 결함 등과 같은 다양한 원인들로 인해 더욱 더 심각해질 것이다.

그러므로 동일한 메모리 장치이 복수 개 연결되거나 서로 다른 메모리 장치들을 복수 개 연결된 멀티 채널 메모리 시스템에서 각각의 메모리 장치로부터 독출된 데이터에 대한 에러 검출 및 정정을 수행하기 위한 스킴이 요구된다.

따라서 본 발명의 목적은 효율적으로 복수의 메모리 장치들에 저장된 데이터의 에러를 검출 및 정정하는 스킴을 제공하는데 있다.

이와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 복수의 메모리 장치들과 연결된 ECC 제어 회로는: DMA 버퍼와, 상기 복수의 메모리 장치들에 각각 대응하며, 대응하는 메모리 장치로부터 읽혀진 데이터에 대한 에러 검출 및 정정을 수행하고, 에러 정정된 데이터 및 에러 검출 신호를 출력하는 복수의 ECC 블록들, 그리고 상기 복수의 ECC 블록들에 각각 대응하며, 상기 복수의 메모리 장치들로부터 읽혀진 데이터를 상기 DMA 버퍼 및 ECC 블록으로 제공하는 복수의 선택기들을 포함한다. 상기 선택기들 각각은 대응하는 에러 검출 신호가 활성 상태일 때 상기 메모리 장치로부터 읽혀진 데이터 대신에 상기 ECC 블록들로부터의 상기 에러 정정된 데이터를 상기 DMA 버퍼로 제공한다.

이 실시예에 있어서, 상기 복수의 ECC 블록들 각각은, 상기 대응하는 메모리 장치로부터 읽혀진 데이터에서 에러가 검출될 때 상기 에러 검출 신호를 상기 활성 상태로 한다.

이 실시예에 있어서, 상기 복수의 선택기들 각각은, 상기 ECC 블록으로부터의 상기 에러 검출 신호가 활성 상태일 때 상기 대응하는 ECC 블록으로부터의 상기 에러 정정된 데이터를 상기 DMA 버퍼로 제공한다.

이 실시예에 있어서, 상기 복수의 선택기들 각각은, 상기 ECC 블록으로부터의 상기 에러 검출 신호가 비활성 상태일 때 상기 대응하는 메모리 장치로부터 읽혀진 데이터를 상기 DMA 버퍼로 제공한다.

이 실시예에 있어서, 상기 ECC 블록들 각각은, 상기 대응하는 메모리 장치로부터 읽혀진 데이터를 저장하기 위한 ECC 메모리를 포함한다.

이 실시예에 있어서, 상기 ECC 블록들 각각은, 상기 대응하는 메모리 장치로부터 읽혀진 데이터에서 에러가 검출될 때 상기 ECC 메모리에 저장된 데이터에 대한 에러 정정을 수행하고, 상기 에러 정정된 데이터를 출력한다.

이 실시예에 있어서, 상기 ECC 블록들 각각은, 상기 대응하는 메모리 장치로부터 읽혀진 데이터에서 에러가 검출될 때 에러 위치 정보 및 에러 상태 정보를 더 출력한다.

본 발명의 다른 특징에 의하면, 메모리 시스템은: 복수의 메모리 장치들, 그리고 상기 메모리 장치들을 제어하도록 구성된 메모리 제어기를 포함한다. 상기 메모리 제어기는, 버퍼 메모리와, 상기 저장된 데이터를 상기 버퍼 메모리로 전송하는 DMA 버퍼와, 상기 복수의 메모리 장치들에 각각 대응하며, 대응하는 메모리 장치로부터 읽혀진 데이터에 대한 에러 검출 및 정정을 수행하고, 에러 정정된 데이터 및 에러 검출 신호를 출력하는 복수의 ECC 블록들, 그리고 상기 복수의 ECC 블록들에 각각 대응하며, 상기 복수의 메모리 장치들로부터 읽혀진 데이터를 상기 DMA 버퍼 및 ECC 블록으로 제공하는 복수의 선택기들을 포함한다. 상기 선택기들 각각은 대응하는 에러 검출 신호가 활성 상태일 때 상기 메모리 장치로부터 읽혀진 데이터 대신에 상기 ECC 블록으로부터의 상기 에러 정정된 데이터를 상기 DMA 버퍼로 제공한다.

이 실시예에 있어서, 상기 복수의 ECC 블록들 각각은, 상기 대응하는 메모리 장치로부터 읽혀진 데이터에서 에러가 검출될 때 상기 에러 검출 신호를 활성 상태로 한다.

이 실시예에 있어서, 상기 복수의 ECC 블록들 각각은, 상기 대응하는 메모리 장치로부터 읽혀진 데이터에 포함된 ECC 데이터를 이용하여 상기 읽혀진 데이터의 에러를 정정하도록 구성된다.

이 실시예에 있어서, 상기 복수의 선택기들 각각은, 상기 ECC 블록으로부터의 상기 에러 검출 신호가 상기 활성 상태일 때 상기 대응하는 ECC 블록으로부터의 상기 에러 정정된 데이터를 출력 데이터로서 상기 DMA 버퍼로 전달한다.

이 실시예에 있어서, 상기 복수의 선택기들 각각은, 상기 ECC 블록으로부터의 상기 에러 검출 신호가 상기 활성 상태에서 비활성 상태로 복귀하더라도 상기 대응하는 ECC 블록으로부터의 상기 에러 정정된 데이터를 상기 출력 데이터로서 출력한다.

이 실시예에 있어서, 상기 DMA 버퍼는, 상기 복수의 선택기들로부터의 상기 독출 데이터 및 상기 ECC 블록들로부터의 상기 에러 검출 신호들을 입력받고, 상기 비활성 상태인 에러 검출 신호에 대응하는 상기 출력 데이터를 상기 버퍼 메모리로 전송한다.

이 실시예에 있어서, 상기 DMA 버퍼는, 상기 에러 검출 신호에 응답해서 상 기 복수의 선택기들로부터의 상기 출력 데이터를 상기 버퍼 메모리로 전송하기 위한 관리기를 포함한다.

이 실시예에 있어서, 상기 복수의 ECC 블록들과 연결되며, 상기 복수의 메모리 장치들과의 인터페이스를 위한 메모리 인터페이스를 더 포함한다.

이 실시예에 있어서, 상기 ECC 블록들 각각은, 상기 대응하는 메모리 장치로부터 읽혀진 데이터에서 에러가 검출될 때 에러 위치 정보 및 에러 상태 정보를 상기 DMA 버퍼로 더 출력한다.

이 실시예에 있어서, 상기 DMA 버퍼는, 상기 에러 검출 신호, 상기 위치 정보 및 상기 에러 상태 정보에 응답해서 상기 복수의 선택기들을 통해 입력되는 상기 에러 정정 데이터를 상기 버퍼 메모리로 전송하기 위한 관리기를 포함한다.

본 발명의 다른 특징에 의하면, 적어도 두 개의 메모리 장치들에 각각 연결된 ECC 블록들을 포함하는 ECC 제어 회로의 에러 정정 방법은: 메모리 장치들로부터 읽혀진 데이터를 상기 ECC 블록들과 DMA 버퍼로 동시에 전송하는 단계, 상기 ECC 블록들 각각에 의해서 상기 읽혀진 데이터의 에러를 검출하는 단계, 상기 에러가 검출된 ECC 블록과 연결된 메모리 장치로부터 상기 DMA로의 상기 읽혀진 데이터 전송을 중지하는 단계, 상기 읽혀진 데이터의 에러를 정정하는 단계, 그리고 에러 정정된 데이터를 상기 DMA 버퍼로 전송하는 단계를 포함한다.

이 실시예에 있어서, 상기 에러 검출 단계는, 대응하는 메모리 장치로부터 읽혀진 데이터에서 에러가 검출될 때 에러 검출 신호를 활성 상태로 한다.

이 실시예에 있어서, 상기 에러 정정 방법은 상기 에러가 검출된 ECC 블록에 대응하는 메모리 장치로부터 출력되는 다음 읽혀진 데이터를 상기 ECC 제어 블록으로만 제공한다.

본 발명의 또다른 특징에 의하면, 제1 및 제2 메모리 장치들과 연결된 ECC 제어 회로는: DMA 버퍼와, 상기 제1 메모리 장치로부터 읽혀진 제1 독출 데이터에 대한 에러 검출 및 정정을 수행하며, 제1 정정 데이터를 출력하는 제1 ECC 블록과, 상기 제2 메모리 장치로부터 읽혀진 제2 독출 데이터에 대한 에러 검출 및 정정을 수행하며, 제2 정정 데이터를 출력하는 제2 ECC 블록, 그리고 상기 복수의 메모리 장치들로부터 읽혀진 데이터를 상기 DMA 버퍼 및 ECC 블록으로 제공하는 선택기를 포함한다. 상기 선택기는 에러를 검출한 제1 및/또는 제2 ECC 블록으로부터 출력되는 제1 및/또는 제2 정정 데이터를 상기 제1 및/또는 제2 메모리 장치로부터 읽혀진 데이터 대신에 상기 DMA 버퍼로 제공한다.

이 실시예에 있어서, 상기 제1 ECC 블록은 상기 제1 메모리 장치로부터 읽혀진 데이터에서 에러가 검출될 때 제1 에러 검출 신호를 활성 상태로 하고, 그리고 상기 제2 ECC 블록은 상기 제2 메모리 장치로부터 읽혀진 데이터에서 에러가 검출될 때 제2 에러 검출 신호를 활성 상태로 한다.

이 실시예에 있어서, 상기 선택기는, 상기 제1 및/또는 제2 에러 검출 신호가 활성 상태일 때, 상기 제1 및/또는 제2 메모리 장치로부터 읽혀진 데이터 대신에 상기 제1 및/또는 제2 ECC 블록으로부터 출력되는 제1 및/또는 제2 정정 데이터를 상기 DMA 버퍼로 제공한다.

이 실시예에 있어서, 상기 제1 및 제2 ECC 블록들 각각은, 상기 대응하는 제1 및 제2 메모리 장치들 각각으로부터 읽혀진 데이터를 저장하기 위한 ECC 메모리를 포함한다.

이와 같은 본 발명에 의하면, ECC 제어기는 복수의 메모리 장치들로부터 읽혀진 데이터에 대한 에러를 검출함과 동시에 읽혀진 데이터를 DMA 버퍼로 제공함으로써 메모리 장치들로부터 읽혀진 데이터에 대한 에러 검출을 위한 레이턴시를 감소시킬 수 있다. 또한 ECC 제어기는 에러가 검출된 데이터에 대한 에러를 정정한 후 에러 정정된 데이터를 DMA 버퍼로 제공할 뿐 버퍼 메모리를 직접 액세스하지 않으므로 ECC 검출 및 정정에 의한 버스 대역폭 감소를 방지할 수 있다.

이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.

도 1은 본 발명에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.

도 1을 참조하면, 본 발명에 따른 메모리 시스템은 메모리 장치들(300, 310)과 메모리 제어기(200)를 포함한다. 메모리 장치들(300, 310)은 메모리 제어 기(200)의 제어에 따라 동작하며, 하드디스크, CD-ROM, DVD, 플래시 메모리 등과 같은 메모리 장치 중 동일한 종류의 메모리 장치들로 구성될 수 있으며, 서로 다른 종류의 메모리 장치들일 수도 있다. 예컨대, 메모리 장치들(300, 310)은 모두 낸드 플래시 메모리 장치일 수 있다. 다른 예로, 본 발명의 메모리 장치들(300, 310)은 노어 플래시 메모리 장치, PRAM, MRAM, 또는 그와 다른 불 휘발성 메모리 장치로 구현될 것이다.

메모리 제어기(200)는 호스트(100)의 요청에 따라 메모리 장치들(300, 310)을 제어할 것이다. 메모리 제어기(200)는 호스트 인터페이스(210), 버퍼 메모리(220), CPU(230), 레지스터 파일(240), DMA 버퍼(250), ECC 제어기(260), 그리고 메모리 인터페이스(270)를 포함한다. 본 명세서에서 DMA 버퍼(250) 및 ECC 제어기(260)는 ECC 제어 회로에 포함된다. 호스트 인터페이스(210)는 호스트(100)와의 인터페이스를 제공하고, 메모리 인터페이스(270)는 메모리 장치들(300, 310)과의 인터페이스를 제공할 것이다. 메모리 인터페이스(270)는 메모리 장치들(300, 310)에 병렬로 액세스할 수 있다. CPU(230)는 메모리 제어기(200)의 전반적인 동작을 제어하도록 구성될 것이다. 레지스터 파일(240)은 메모리 제어기(200)의 동작 중에 사용되는 상태 정보들을 저정하기 위한 레지스터들을 포함한다. 호스트(100)와 메모리 제어기(200)는 노어, 낸드, PCI, ISO, USB, 등과 같은 다양한 인터페이스들을 통해 통신하도록 구성될 수 있다. 메모리 장치들(300, 310)과 메모리 제어기(200)는 메모리 장치들(300, 310)의 타입에 적합한 인터페이스 방식을 통해 통신하도록 구성될 것이다. 예컨대, 메모리 장치들(300, 310)이 낸드/노어 플래시 메 모리이면 메모리 장치들(300, 310)과 메모리 제어기(200)는 잘 알려진 낸드/노어 인터페이스 방식을 통해 통신할 것이다.

메모리 장치들(300, 310)이 플래시 메모리인 경우, 메모리 장치들(300, 310)과 메모리 제어기(200)는 플래시 메모리 카드, 스마트 카드, 등과 같은 메모리 카드를 구성할 것이다. 또는, 본 발명에 따른 메모리 제어기(200)는 퍼스널 컴퓨터의 메인 보드 상에 직접 설치되도록 구성될 수도 있다. 또는, 본 발명에 따른 메모리 제어기(200)는 플래시 메모리 장치가 버퍼 메모리로서 사용되는 HDD의 버퍼 제어기로서 사용될 수도 있다.

메모리 장치들(300, 310)과 메모리 컨트롤러(200)는 MP3, 메모리 스틱, MMC(MultiMedia Card), DVD(digital versatile disc) 플레이어, PMP(portable multimedia player), 휴대폰 등과 같은 전자 장치들에 포함될 수 있다.

계속해서 도 1을 참조하면, 버퍼 메모리(220)는 호스트 인터페이스(210)를 통하여 호스트(100)로부터 수신된 데이터를 임시 저장하거나 메모리 장치들(300, 310)로부터 독출되어서 호스트(100)로 전송될 데이터를 임시 저장하기 위해서 사용된다. 버퍼 메모리(220)는 SDRAM과 같은 휘발성 메모리로 구성될 것이다. 버퍼 메모리(220)는 512 바이트 즉, 1섹터 단위로 데이터를 독출/기입할 수 있다. 이 실시예에서 1섹터의 크기는 512 바이트인 것으로 설명하나, 1 섹터의 크기는 다양하게 변경될 수 있다. DMA 버퍼(250)는 두 개의 메모리 장치들(300, 310)로부터 독출된 데이터가 파이프라인 방식으로 버퍼 메모리(220)에 저장될 수 있도록 제어한다.

ECC 제어기(260)는 메모리 장치들(300, 310)에 저장될 데이터에 대한 에러 제어 코드(Error Control Code) 데이터(이하, ECC 데이터라 칭함)를 생성하도록 구성될 것이다. 여기서, ECC 데이터는 에러 검출 그리고/또는 정정을 위해서 사용될 것이다. ECC 제어기(260)는 메모리 장치들(300, 310)로부터 읽혀진 데이터의 에러를 검출 및 정정하도록 구성될 것이다. 특히, 본 발명에 따른 ECC 제어기(260)는 메모리 인터페이스(270)를 통해 메모리 장치들(300, 310)로부터 읽혀진 데이터에 대한 에러를 검출함과 동시에 읽혀진 데이터를 DMA 버퍼(250)로 제공한다. 만일 메모리 장치들(300, 310) 중 어느 하나로부터 읽혀진 데이터의 에러가 검출되면, ECC 제어기(260)는 에러가 검출된 데이터를 DMA 버퍼(250)로 제공하는 것을 중지하고, 에러가 검출된 데이터에 대한 에러를 정정한 후 에러 정정된 데이터를 DMA 버퍼(250)로 제공한다.

이상의 설명으로부터 알 수 있듯이, 본 발명에 따른 ECC 제어기(260)는 메모리 장치들(300, 310)로부터 읽혀진 데이터에 대한 에러를 검출함과 동시에 읽혀진 데이터를 DMA 버퍼(250)로 제공함으로써 메모리 장치들(300, 310)로부터 읽혀진 데이터에 대한 에러 검출을 위한 레이턴시(latency)를 감소시킬 수 있다. 특히, 메모리 장치들(300, 3100)이 SLC 플래시 메모리 장치와 같이 에러 발생률이 낮은 메모리 장치로 구성될 때 데이터 독출 시간이 단축될 수 있다.

또한 ECC 제어기(260)는 에러가 검출된 데이터에 대한 에러를 정정한 후 에러 정정된 데이터를 DMA 버퍼(250)로 제공할 뿐 버퍼 메모리(220)를 직접 액세스하지 않으므로 ECC 검출 및 정정에 의한 버스 대역폭(bus bandwith) 감소를 방지할 수 있다.

도 1을 참조하면, ECC 제어기(260)는 두 개의 메모리 장치들(300, 310)에 각각 대응하는 두 개의 멀티플렉서들(261, 262) 그리고 두 개의 ECC 블록들(263, 264)을 포함한다.

ECC 블록들(263, 264) 각각은 대응하는 메모리 장치(300, 310)에 저장될 데이터에 대한 ECC 데이터를 생성하도록 구성된다. 또한 ECC 블록들(263, 264)은 대응하는 메모리 장치(300, 310)로부터 읽혀진 데이터에 대한 에러를 검출 및 정정하도록 구성된다. ECC 블록들(263, 264) 각각은 ECC 메모리(265, 266)를 포함한다.

도 2는 도 1에 도시된 ECC 제어기 및 DMA 버퍼의 본 발명의 바람직한 실시예에 따른 동작 수순을 보여주는 플로우차트이다.

호스트(100)가 메모리 장치들(300, 310)에 저장된 데이터에 대한 독출을 요청하면, CPU(230)는 메모리 장치들(300, 310)에 대한 액세스를 제어하고, 레지스터 파일(240)에 DMA 전송 시작 비트를 설정한다. 따라서 메모리 장치들(300, 310)로부터 읽혀진 데이터가 DMA 버퍼(250)를 통해 버퍼 메모리(220)에 저장되는 DMA 전송 모드가 수행된다.

도 1 및 도 2를 참조하면, 메모리 인터페이스(270)를 통해 메모리 장치(300)로부터 읽혀진 데이터는 멀티플렉서(261) 및 ECC 블록(263)으로 동시에 제공된다(410). 초기에 ECC 블록(263)으로부터 출력되는 에러 검출 신호(ERR0)가 비활성 상태이므로 멀티플렉서는(261) 메모리 인터페이스(270)를 통해 입력되는 데이터를 DMA 버퍼(250)로 제공한다. ECC 블록(263)은 메모리 장치(300)로부터 읽혀진 데이 터를 ECC 메모리(265)에 저장한 후 에러 검출을 수행하고(412), 에러가 검출될 때 에러 검출 신호(ERR0)를 활성 상태로 한다. 에러 검출 신호(ERR0)가 활성 상태일 때 멀티플렉서(261)는 메모리 인터페이스(270)를 통해 입력되는 데이터를 더이상 출력하지 않고, DMA 버퍼(250)는 멀티플렉서(261)로부터 입력되는 데이터에 대한 버퍼 메모리(220)로의 전송을 중지한다(414).

ECC 블록(263)은 읽혀진 데이터의 에러를 정정하고(416), 에러 정정이 수행된 데이터에 에러가 없는 것으로 판별되면(418) 에러 정정된 데이터를 멀티플렉서(261)로 제공한다. 에러 검출 신호(ERR0)가 활성 상태일 때 멀티플렉서(261)는 ECC 블록(263)으로부터의 에러 정정된 데이터를 DMA 버퍼(250)로 전달한다(220). 멀티플렉서(261)는 에러 검출 신호(ERR0)가 활성 상태에서 다시 비활성 상태로 천이하더라도 DMA 전송 모드 동안 ECC 블록(263)으로부터의 데이터를 DMA 버퍼(250)로 전송하는 상태를 유지한다. 그러므로 메모리 장치(300)로부터 읽혀진 데이터에서 에러가 검출된 이후 메모리 장치(300)로부터 읽혀진 데이터는 직접 DMA 버퍼(250)로 전송되지 않고, ECC 메모리(265)에 저장되고, ECC 블록(263)을 통해 DMA 버퍼(250)로 전송된다.

멀티플렉서(261) 및 ECC 블록(263)에 의해서 상기 제어 단계들(410~420)이 수행됨과 동시에 멀티플렉서(262) 및 ECC 블록(264)에 의해서 상기 제어 단계들(410~420)이 수행된다. 즉, 메모리 인터페이스(270)를 통해 메모리 장치(310)로부터 읽혀진 데이터는 멀티플렉서(262) 및 ECC 블록(264)으로 동시에 제공된다(410). 초기에 ECC 블록(264)으로부터 출력되는 에러 검출 신호(ERR1)가 비활성 상태이므로 멀티플렉서(262)는 메모리 장치(310)로부터 읽혀진 데이터를 DMA 버퍼(250)로 제공한다. ECC 블록(264)은 메모리 장치(310)로부터 읽혀진 데이터를 ECC 메모리(266)에 저장한 후 에러 검출을 수행하고, 에러가 검출될 때(412) 에러 검출 신호(ERR1)를 활성 상태로 한다. 에러 검출 신호(ERR1)가 활성 상태일 때 멀티플렉서(262)는 메모리 인터페이스(270)를 통해 입력되는 데이터를 더이상 출력하지 않고, DMA 버퍼(250)는 멀티플렉서(262)로부터 입력되는 데이터에 대한 버퍼 메모리(220)로의 전송을 중지한다(414).

ECC 블록(264)은 읽혀진 데이터의 에러를 정정하고(416), 에러 정정이 수행된 데이터에 에러가 없는 것으로 판별되면(418) 에러 정정된 데이터를 멀티플렉서(262)로 제공한다. 에러 검출 신호(ERR1)가 활성 상태일 때 멀티플렉서(262)는 ECC 블록(264)으로부터의 에러 정정된 데이터를 DMA 버퍼(250)로 전달한다(420). 멀티플렉서(262)는 에러 검출 신호(ERR1)가 활성 상태에서 다시 비활성 상태로 천이하더라도 DMA 전송 모드 동안 ECC 블록(264)으로부터의 데이터를 DMA 버퍼(250)로 전송하는 상태를 유지한다. 그러므로, 메모리 장치(310)로부터 읽혀진 데이터에서 에러가 검출된 이후 메모리 장치(310)로부터 읽혀진 데이터는 직접 DMA 버퍼(250)로 전송되지 않고, ECC 메모리(266)에 저장되고, ECC 블록(264)을 통해 에러 검출 및 정정된 후 DMA 버퍼(250)로 전송된다(424).

정정 데이터 관리기(252)는 멀티플렉서들(261, 262)을 통해 데이터가 입력된 후 에러 검출 신호들(ERR0, ERR1)이 모두 비활성 상태이면(412), 입력된 데이터를 버퍼 메모리(220)로 전송한다(430). 정정 데이터 관리기(252)는 멀티플렉서들(261, 262)을 통해 데이터가 입력된 후 에러 검출 신호들(ERR0, ERR1) 중 활성 상태인 신호에 대응하는 입력 데이터를 버퍼 메모리(220)로 전송하지 않는다. 정정 데이터 관리기(252)는 활성 상태인 에러 검출 신호가 다시 비활성 상태로 천이하고 에러 정정된 데이터가 입력되면 이를 버퍼 메모리(220)로 전송한다.

메모리 장치들(300, 310) 각각으로부터 1섹터 크기의 데이터가 모두 읽혀져서 DMA 버퍼(250)를 통해 버퍼 메모리(220)로 전송되면(422, 430), ECC 제어기(260)의 DMA 전송 모드에 따른 ECC 동작이 종료된다.

이와 같은 설명에서 알 수 있듯이, 만일 DMA 전송 모드동안 한 번도 활성 상태로 천이하지 않은 에러 검출 신호를 입력받는 멀티플렉서(261) 및/또는 멀티플렉서(262)는 메모리 인터페이스(270)를 통해 대응하는 메모리 장치(300, 310)로부터 읽혀진 데이터를 DMA 버퍼(250)로 전달한다. 그러므로 읽혀진 한 섹터의 데이터에서 에러가 검출되지 않을 때 에러 검출을 위해 낭비되는 레이턴시 없이 메모리 장치들(300, 310)로부터 읽혀진 데이터를 DMA 버퍼(250)로 전달할 수 있다. 또한 메모리 장치들(300, 310)로부터 읽혀진 데이터에서 에러가 검출되었더라도 에러 정정된 데이터를 버스(202)를 통해 버퍼 메모리(220)로 전송하지 않고, DMA 버퍼(250)를 통해 버퍼 메모리(220)로 전송함으로써 에러 검출 회로(260)가 버스(202)를 점유함에 따른 버스 대역폭 감소를 방지할 수 있다.

도 3은 멀티 채널 메모리 시스템의 다른 예를 보여주는 도면이다.

도 3을 참조하면, 4-채널 메모리 시스템은 메모리 제어기(600)에 연결된 4 개의 메모리 장치들(700-730)을 포함한다. 메모리 제어기(600)는 호스트(500)의 요청에 따라 메모리 장치들(700-730)을 제어할 것이다. 메모리 제어기(600)는 호스트 인터페이스(610), CPU(620), 레지스터 파일(630), 버퍼 메모리(640), DMA 버퍼부(650), ECC 제어기(660), 그리고 메모리 인터페이스(670)를 포함한다. 호스트 인터페이스(610)는 호스트(500)와의 인터페이스를 제공하고, 메모리 인터페이스(670)는 메모리 장치들(700-730)과의 인터페이스를 제공할 것이다. 메모리 인터페이스(670)는 메모리 장치들(700-730)에 병렬로 액세스할 수 있다.

이 실시예에서, DMA 버퍼부(650)는 메모리 장치들(700-730)에 각각 대응하는 DMA 버퍼들(651-654)을 포함한다. ECC 제어기(660)는 메모리 장치들(700-730)에 각각 대응하는 ECC 블록들(661-664)을 포함한다.

ECC 블록들(661-664) 각각은 대응하는 메모리 장치로부터 읽혀진 데이터를 대응하는 DMA 버퍼로 전송함과 동시에 읽혀진 데이터의 에러를 검출한다. DMA 버퍼부(650)는 ECC 제어기(660) 내 ECC 블록들(661-664)로부터 입력된 데이터를 파이프라인 방식으로 버퍼 메모리(640)로 전송한다. 만일 ECC 블록들(661-664) 중 어느 하나가 에러를 검출하면, 에러 검출된 데이터에 대응하는 DMA 버퍼는 데이터를 버퍼 메모리(640)로 전송하지 않고, ECC 블록으로부터 에러 정정된 데이터가 다시 입력되면 그 에러 정정된 데이터를 버퍼 메모리(640)로 전송한다.

도 4는 도 3에 도시된 4-채널 메모리 시스템에서 DMA 전송 모드 동안 에러가 검출되지 않은 경우 메모리 장치들로부터 읽혀진 데이터 및 DMA 버퍼부의 출력 데이터를 보여주는 타이밍도이다.

도 4를 참조하면, 호스트(500)가 메모리 장치들(700-730)에 저장된 데이터의 독출을 요청할 때 DMA 전송 모드가 시작된다. 메모리 장치들(700-730)로부터 읽혀진 데이터는 원시(original) 데이터와 ECC 데이터를 포함한다. 즉 1섹터 크기의 데이터는 원시 데이터와 ECC 데이터를 포함한다. 메모리 장치들(700-730)로부터 읽혀진 데이터는 ECC 블록들(661-664)을 통해 DMA 버퍼들(651-654)에 저장된다. ECC 블록들(661-664)에 의해서 에러가 검출되지 않으면 DMA 버퍼들(651-654)에 저장된 데이터는 버퍼 메모리(640)로 전송된다. DMA 버퍼부(650)는 DMA 버퍼들(651-654)로부터, 크기가 n(n은 양의 정수)-바이트인, 버스트 데이터를 순차적으로 번갈아 출력한다. 호스트(100)로부터 요청된 데이터가 메모리 장치들(700-730) 각각으로부터 모두 독출되었을 때 DMA 전송 모드는 종료된다.

도 5는 도 3에 도시된 4-채널 메모리 시스템에서 DMA 전송 모드 동안 에러가 검출되었을 때 메모리 장치들로부터 읽혀진 데이터 및 DMA 버퍼부의 출력 데이터를 보여주는 타이밍도이다.

도 5를 참조하면, 호스트(500)가 메모리 장치들(700-730)에 저장된 데이터의 독출을 요청할 때 DMA 전송 모드가 시작된다. 메모리 장치들(700-730)로부터 읽혀진 데이터는 ECC 블록들(661-664)을 통해 DMA 버퍼들(651-654)에 저장된다. ECC 블록(661)이 에러 검출을 확인하면 DMA 버퍼들(652-654)에 저장된 데이터는 버퍼 메모리(640)로 전송되고, ECC 블록(661)은 에러 정정을 수행한다.

이후 DMA 버퍼(651)는 ECC 블록(661)에 의해서 에러 정정된 데이터를 입력받고, 버퍼 메모리(640)로 전송한다. 이 때, DMA 버퍼(651)는 에러 정정된 데이터가 저장될 버퍼 메모리(640)의 어드레스를 따로 관리한다.

도 5에 도시된 바와 같이, 0번째 섹터의 0번째 채널 즉, ECC 블록(661)에서 에러가 검출되면, 1번째 섹터의 1번째부터 3번째 채널들의 데이터가 DMA 버퍼부(650)를 통해 버퍼 메모리(640)로 전송되고, ECC 블록(661)은 에러를 정정한다. ECC 블록(661)으로부터 출력된 0번째 섹터의 에러 정정된 데이터는 2번째 섹터의 1번째부터 3번째 채널들의 데이터와 함께 버퍼 메모리(640)로 전송된다. 호스트(100)로부터 요청된 데이터가 메모리 장치들(700-730) 각각으로부터 모두 독출되었을 때 DMA 전송 모드는 종료된다.

본 발명이 2-채널 또는 4-채널 메모리 시스템에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

이상, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

도 3은 멀티 채널 메모리 시스템의 다른 예를 보여주는 도면이다

Claims

복수의 메모리 장치들과 연결된 ECC 제어 회로에 있어서:

DMA 버퍼와;

상기 복수의 메모리 장치들에 각각 대응하며, 대응하는 메모리 장치로부터 읽혀진 데이터에 대한 에러 검출 및 정정을 수행하고, 에러 정정된 데이터 및 에러 검출 신호를 출력하는 복수의 ECC 블록들; 그리고

상기 복수의 ECC 블록들에 각각 대응하며, 상기 복수의 메모리 장치들로부터 읽혀진 데이터를 상기 DMA 버퍼 및 ECC 블록으로 제공하는 복수의 선택기들을 포함하되;

상기 선택기들 각각은 대응하는 에러 검출 신호가 활성 상태일 때 상기 메모리 장치로부터 읽혀진 데이터 대신에 상기 ECC 블록들로부터의 상기 에러 정정된 데이터를 상기 DMA 버퍼로 제공하는 것을 특징으로 하는 ECC 제어 회로.
제 1 항에 있어서,

상기 복수의 ECC 블록들 각각은,

상기 대응하는 메모리 장치로부터 읽혀진 데이터에서 에러가 검출될 때 상기 에러 검출 신호를 상기 활성 상태로 하는 것을 특징으로 하는 것을 특징으로 하는 ECC 제어 회로.
제 2 항에 있어서,

상기 복수의 선택기들 각각은,

상기 ECC 블록으로부터의 상기 에러 검출 신호가 활성 상태일 때 상기 대응하는 ECC 블록으로부터의 상기 에러 정정된 데이터를 상기 DMA 버퍼로 제공하고,

상기 ECC 블록으로부터의 상기 에러 검출 신호가 비활성 상태일 때 상기 대응하는 메모리 장치로부터 읽혀진 데이터를 상기 DMA 버퍼로 제공하는 것을 특징으로 하는 ECC 제어 회로.
삭제
제 1 항에 있어서,

상기 ECC 블록들 각각은,

상기 대응하는 메모리 장치로부터 읽혀진 데이터를 저장하기 위한 ECC 메모리를 포함하고,

상기 ECC 블록들 각각은 상기 대응하는 메모리 장치로부터 읽혀진 데이터에서 에러가 검출될 때 상기 ECC 메모리에 저장된 데이터에 대한 에러 정정을 수행하고, 상기 에러 정정된 데이터를 출력하는 것을 특징으로 하는 ECC 제어 회로.
삭제
제 1 항에 있어서,

상기 ECC 블록들 각각은,

상기 대응하는 메모리 장치로부터 읽혀진 데이터에서 에러가 검출될 때 에러 위치 정보 및 에러 상태 정보를 더 출력하는 것을 특징으로 하는 ECC 제어 회로.
메모리 시스템에 있어서:

복수의 메모리 장치들; 그리고

상기 메모리 장치들을 제어하도록 구성된 메모리 제어기를 포함하며,

상기 메모리 제어기는,

버퍼 메모리와;

DMA 버퍼와;

상기 복수의 메모리 장치들에 각각 대응하며, 대응하는 메모리 장치로부터 읽혀진 데이터에 대한 에러 검출 및 정정을 수행하고, 에러 정정된 데이터 및 에러 검출 신호를 출력하는 복수의 ECC 블록들; 그리고

상기 복수의 ECC 블록들에 각각 대응하며, 상기 복수의 메모리 장치들로부터 읽혀진 데이터를 상기 DMA 버퍼 및 ECC 블록으로 제공하는 복수의 선택기들을 포함하되;

상기 선택기들 각각은 대응하는 에러 검출 신호가 활성 상태일 때 상기 메모리 장치로부터 읽혀진 데이터 대신에 상기 ECC 블록으로부터의 상기 에러 정정된 데이터를 상기 DMA 버퍼로 제공하고,

상기 DMA 버퍼는 상기 선택기들로부터 수신된 데이터를 상기 버퍼 메모리로 전송하는 것을 특징으로 하는 메모리 시스템.
청구항 9은(는) 설정등록료 납부시 포기되었습니다.

제 8 항에 있어서,

상기 복수의 ECC 블록들 각각은,

상기 대응하는 메모리 장치로부터 읽혀진 데이터에서 에러가 검출될 때 상기 에러 검출 신호를 활성 상태로 하고, 상기 대응하는 메모리 장치로부터 읽혀진 데이터에 포함된 ECC 데이터를 이용하여 상기 읽혀진 데이터의 에러를 정정하는 것을 특징으로 하는 메모리 시스템.
삭제
청구항 11은(는) 설정등록료 납부시 포기되었습니다.

제 9 항에 있어서,

상기 복수의 선택기들 각각은,

상기 ECC 블록으로부터의 상기 에러 검출 신호가 상기 활성 상태일 때 상기 대응하는 ECC 블록으로부터의 상기 에러 정정된 데이터를 출력 데이터로서 상기 DMA 버퍼로 전달하고,

상기 ECC 블록으로부터의 상기 에러 검출 신호가 상기 활성 상태에서 비활성 상태로 천이한 경우, 소정의 시간동안 상기 대응하는 ECC 블록으로부터의 상기 에러 정정된 데이터를 상기 출력 데이터로서 출력하는 것을 특징으로 하는 메모리 시스템.
삭제
제 11 항에 있어서,

상기 DMA 버퍼는,

상기 복수의 선택기들로부터의 상기 읽혀진 데이터 및 상기 ECC 블록들로부터의 상기 에러 검출 신호들을 입력받고, 상기 비활성 상태인 에러 검출 신호에 대응하는 상기 출력 데이터를 상기 버퍼 메모리로 전송하는 것을 특징으로 하는 메모리 시스템.
제 11 항에 있어서,

상기 DMA 버퍼는,

상기 에러 검출 신호에 응답해서 상기 복수의 선택기들로부터의 상기 출력 데이터를 상기 버퍼 메모리로 전송하기 위한 관리기를 포함하는 것을 특징으로 하는 메모리 시스템.
청구항 15은(는) 설정등록료 납부시 포기되었습니다.

제 8 항에 있어서,

상기 복수의 ECC 블록들과 연결되며, 상기 복수의 메모리 장치들과의 인터페이스를 위한 메모리 인터페이스를 더 포함하는 것을 특징으로 하는 메모리 시스템.
청구항 16은(는) 설정등록료 납부시 포기되었습니다.

제 8 항에 있어서,

상기 ECC 블록들 각각은,

상기 대응하는 메모리 장치로부터 읽혀진 데이터를 저장하기 위한 ECC 메모리를 포함하고,

상기 ECC 블록들 각각은, 상기 대응하는 메모리 장치로부터 읽혀진 데이터에서 에러가 검출될 때 상기 ECC 메모리에 저장된 데이터에 대한 에러 정정을 수행하고, 상기 에러 정정된 데이터를 출력하는 것을 특징으로 하는 메모리 시스템.
삭제
청구항 18은(는) 설정등록료 납부시 포기되었습니다.

제 8 항에 있어서,

상기 ECC 블록들 각각은,

상기 대응하는 메모리 장치로부터 읽혀진 데이터에서 에러가 검출될 때 에러 위치 정보 및 에러 상태 정보를 상기 DMA 버퍼로 더 출력하는 것을 특징으로 하는 메모리 시스템.
제 18 항에 있어서,

상기 DMA 버퍼는,

상기 에러 검출 신호, 상기 위치 정보 및 상기 에러 상태 정보에 응답해서 상기 복수의 선택기들을 통해 입력되는 상기 에러 정정 데이터를 상기 버퍼 메모리로 전송하기 위한 관리기를 포함하는 것을 특징으로 하는 메모리 시스템.
적어도 두 개의 메모리 장치들에 각각 연결된 ECC 블록들을 포함하는 ECC 제어 회로의 에러 정정 방법에 있어서:

메모리 장치들로부터 읽혀진 데이터를 상기 ECC 블록들과 DMA 버퍼로 동시에 전송하는 단계와;

상기 ECC 블록들 각각에 의해서 상기 읽혀진 데이터의 에러를 검출하는 단계와;

상기 에러가 검출된 ECC 블록과 연결된 메모리 장치로부터 상기 DMA 버퍼로의 상기 읽혀진 데이터 전송을 중지하는 단계와;

상기 읽혀진 데이터의 에러를 정정하는 단계; 그리고

에러 정정된 데이터를 상기 DMA 버퍼로 전송하는 단계를 포함하는 것을 특징으로 하는 에러 정정 방법.
청구항 21은(는) 설정등록료 납부시 포기되었습니다.

상기 에러 검출 단계는,

대응하는 메모리 장치로부터 읽혀진 데이터에서 에러가 검출될 때 에러 검출 신호를 활성 상태로 하는 단계를 포함하는 것을 특징으로 하는 에러 정정 방법.
청구항 22은(는) 설정등록료 납부시 포기되었습니다.

제 21 항에 있어서,

상기 에러가 검출된 ECC 블록에 대응하는 메모리 장치로부터 출력되는 다음 읽혀진 데이터를 상기 ECC 블록 내의 ECC 메모리로만 제공하는 단계를 더 포함하는 것을 특징으로 하는 에러 정정 방법.
청구항 23은(는) 설정등록료 납부시 포기되었습니다.

제1 및 제2 메모리 장치들과 연결된 ECC 제어 회로에 있어서:

DMA 버퍼와;

상기 제1 메모리 장치로부터 읽혀진 제1 독출 데이터에 대한 에러 검출 및 정정을 수행하며, 제1 정정 데이터를 출력하는 제1 ECC 블록과;

상기 제2 메모리 장치로부터 읽혀진 제2 독출 데이터에 대한 에러 검출 및 정정을 수행하며, 제2 정정 데이터를 출력하는 제2 ECC 블록; 그리고

상기 복수의 메모리 장치들로부터 읽혀진 데이터를 상기 DMA 버퍼 및 ECC 블록으로 제공하는 선택기를 포함하되;

상기 선택기는 에러를 검출한 제1 또는 제2 ECC 블록으로부터 출력되는 제1 또는 제2 정정 데이터를 상기 제1 또는 제2 메모리 장치로부터 읽혀진 데이터 대신에 상기 DMA 버퍼로 제공하는 것을 특징으로 하는 ECC 제어 회로.
청구항 24은(는) 설정등록료 납부시 포기되었습니다.

제 23 항에 있어서,

상기 제1 ECC 블록은 상기 제1 메모리 장치로부터 읽혀진 데이터에서 에러가 검출될 때 제1 에러 검출 신호를 활성 상태로 하고; 그리고

상기 제2 ECC 블록은 상기 제2 메모리 장치로부터 읽혀진 데이터에서 에러가 검출될 때 제2 에러 검출 신호를 활성 상태로 하는 것을 특징으로 하는 것을 특징으로 하는 ECC 제어 회로.
청구항 25은(는) 설정등록료 납부시 포기되었습니다.

제 24 항에 있어서,

상기 선택기는,

상기 제1 또는 제2 에러 검출 신호가 활성 상태일 때, 상기 제1 또는 제2 메모리 장치로부터 읽혀진 데이터 대신에 상기 제1 또는 제2 ECC 블록으로부터 출력되는 제1 또는 제2 정정 데이터를 상기 DMA 버퍼로 제공하는 것을 특징으로 하고,

상기 제1 및 제2 ECC 블록들 각각은, 상기 대응하는 제1 및 제2 메모리 장치들 각각으로부터 읽혀진 데이터를 저장하기 위한 ECC 메모리를 포함하는 것을 특징으로 하는 ECC 제어 회로.
삭제