JPH05233526A - Ｄｍａ制御方式 - Google Patents
Ｄｍａ制御方式Info
- Publication number
- JPH05233526A JPH05233526A JP3533792A JP3533792A JPH05233526A JP H05233526 A JPH05233526 A JP H05233526A JP 3533792 A JP3533792 A JP 3533792A JP 3533792 A JP3533792 A JP 3533792A JP H05233526 A JPH05233526 A JP H05233526A
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- JP
- Japan
- Prior art keywords
- dma
- cpu
- transfer
- dma control
- memory
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- Pending
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Abstract
(57)【要約】
【目的】 ＤＭＡ転送時に異常が発生してもＣＰＵにバ
スの使用権を渡すことにより、エラー処理を迅速に実行
してエラー解析を容易にすることにある。 【構成】 メモリ１と、周辺装置３と、この周辺装置３
とメモリ１とのデータ転送を制御するＤＭＡ制御部９
と、このＤＭＡ制御部９から前記メモリと周辺装置部と
のデータ転送の許可を要求するＤＭＡ要求信号が入力さ
れると当該ＤＭＡ制御部に当該データ転送を許可するＤ
ＭＡ許可信号を出力するＣＰＵ１１と、このＣＰＵから
のＤＭＡ許可信号に応答して前記ＤＭＡ制御部により前
記メモリと周辺装置とのデータ転送が制御されて当該デ
ータ転送中の異常を検出する異常検出手段と、この異常
検出手段により異常を検出すると前記ＤＭＡ制御部から
ＣＰＵに出力されるＤＭＡ要求信号を停止する手段と、
を備えたことを特徴とすることにある。
スの使用権を渡すことにより、エラー処理を迅速に実行
してエラー解析を容易にすることにある。 【構成】 メモリ１と、周辺装置３と、この周辺装置３
とメモリ１とのデータ転送を制御するＤＭＡ制御部９
と、このＤＭＡ制御部９から前記メモリと周辺装置部と
のデータ転送の許可を要求するＤＭＡ要求信号が入力さ
れると当該ＤＭＡ制御部に当該データ転送を許可するＤ
ＭＡ許可信号を出力するＣＰＵ１１と、このＣＰＵから
のＤＭＡ許可信号に応答して前記ＤＭＡ制御部により前
記メモリと周辺装置とのデータ転送が制御されて当該デ
ータ転送中の異常を検出する異常検出手段と、この異常
検出手段により異常を検出すると前記ＤＭＡ制御部から
ＣＰＵに出力されるＤＭＡ要求信号を停止する手段と、
を備えたことを特徴とすることにある。
Description
【０００１】
【産業上の利用分野】本発明は、主記憶装置（メモリ）
と入出力装置等の周辺装置との間に入出力制御用のＤＭ
Ａ制御部を設けたＤＭＡ制御方式のうち、当該周辺装置
と主記憶装置とのデータ転送時の異常発生によるエラー
処理の遅延を防止するＤＭＡ制御方式に関する。
と入出力装置等の周辺装置との間に入出力制御用のＤＭ
Ａ制御部を設けたＤＭＡ制御方式のうち、当該周辺装置
と主記憶装置とのデータ転送時の異常発生によるエラー
処理の遅延を防止するＤＭＡ制御方式に関する。
【０００２】
【従来の技術】従来のＤＭＡ制御方式の動作を図４のタ
イムチャートを用いて説明する。
イムチャートを用いて説明する。
【０００３】まず、入出力装置等の周辺装置からＤＭＡ
要求であるアクセスするアドレス，転送バイト数等がＤ
ＭＡ制御部に伝送されるとＤＭＡ制御部は、ＣＰＵにＤ
ＭＡ要求信号を出力する（同図（イ））。上記ＤＭＡ要
求信号が入力されるとＣＰＵは、ＤＭＡ制御部にＤＭＡ
を許可するＤＭＡ許可信号を出力する（同図（ロ））。
上記ＤＭＡ許可信号が入力されるとＤＭＡ制御部は、主
記憶装置と周辺装置との間のデータ転送を高速に実行す
るＤＭＡ転送を行なうが、データ転送時にバスタイムア
ウト等の異常が発生すると（同図（ハ）ＣＰＵにバスの
使用権の移るのに時間を要する不具合があった。
要求であるアクセスするアドレス，転送バイト数等がＤ
ＭＡ制御部に伝送されるとＤＭＡ制御部は、ＣＰＵにＤ
ＭＡ要求信号を出力する（同図（イ））。上記ＤＭＡ要
求信号が入力されるとＣＰＵは、ＤＭＡ制御部にＤＭＡ
を許可するＤＭＡ許可信号を出力する（同図（ロ））。
上記ＤＭＡ許可信号が入力されるとＤＭＡ制御部は、主
記憶装置と周辺装置との間のデータ転送を高速に実行す
るＤＭＡ転送を行なうが、データ転送時にバスタイムア
ウト等の異常が発生すると（同図（ハ）ＣＰＵにバスの
使用権の移るのに時間を要する不具合があった。
【０００４】
【発明が解決しようとする課題】しかしながら、従来
は、ＤＭＡ転送時にバスタイムアウト等の異常が発生す
るとＤＭＡ制御部によるＤＭＡ要求が解除されるまで、
ＣＰＵがバスの使用権を獲得することができないため、
異常発生時のデータ収集等のエラー処理が不可能になり
エラー解析の遅延を招来する問題があった。
は、ＤＭＡ転送時にバスタイムアウト等の異常が発生す
るとＤＭＡ制御部によるＤＭＡ要求が解除されるまで、
ＣＰＵがバスの使用権を獲得することができないため、
異常発生時のデータ収集等のエラー処理が不可能になり
エラー解析の遅延を招来する問題があった。
【０００５】本発明は、このような従来の課題を解決す
るためになされたものてあり、その目的は、ＤＭＡ転送
時に異常が発生してもＣＰＵにバスの使用権を渡すこと
により、エラー処理を迅速に実行してエラー解析を容易
にするＤＭＡ制御方式を提供することにある。
るためになされたものてあり、その目的は、ＤＭＡ転送
時に異常が発生してもＣＰＵにバスの使用権を渡すこと
により、エラー処理を迅速に実行してエラー解析を容易
にするＤＭＡ制御方式を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、メモリと、周辺装置と、この周辺装置と
メモリとのデータ転送を制御するＤＭＡ制御部と、この
ＤＭＡ制御部から前記メモリと周辺装置部とのデータ転
送の許可を要求するＤＭＡ要求信号が入力されると当該
ＤＭＡ制御部に当該データ転送を許可するＤＭＡ許可信
号を出力するＣＰＵと、このＣＰＵからのＤＭＡ許可信
号に応答して前記ＤＭＡ制御部により前記メモリと周辺
装置とのデータ転送が制御されて当該データ転送中の異
常を検出する異常検出手段と、この異常検出手段により
異常を検出すると前記ＤＭＡ制御部からＣＰＵに出力さ
れるＤＭＡ要求信号を停止する手段と、を備えたことを
要旨とする。
め、本発明は、メモリと、周辺装置と、この周辺装置と
メモリとのデータ転送を制御するＤＭＡ制御部と、この
ＤＭＡ制御部から前記メモリと周辺装置部とのデータ転
送の許可を要求するＤＭＡ要求信号が入力されると当該
ＤＭＡ制御部に当該データ転送を許可するＤＭＡ許可信
号を出力するＣＰＵと、このＣＰＵからのＤＭＡ許可信
号に応答して前記ＤＭＡ制御部により前記メモリと周辺
装置とのデータ転送が制御されて当該データ転送中の異
常を検出する異常検出手段と、この異常検出手段により
異常を検出すると前記ＤＭＡ制御部からＣＰＵに出力さ
れるＤＭＡ要求信号を停止する手段と、を備えたことを
要旨とする。
【０００７】
【作用】上述の如く構成すれば、ＤＭＡ制御部から前記
メモリと周辺装置部とのデータ転送の許可を要求するＤ
ＭＡ要求信号が出力されるとＣＰＵは当該ＤＭＡ制御部
に当該データ転送を許可するＤＭＡ許可信号を出力す
る。前記ＣＰＵから出力されるＤＭＡ許可信号に応答し
てＤＭＡ制御部により前記メモリと周辺装置とのデータ
転送が制御されて当該データ転送中に異常検出手段によ
り異常を検出すると前記ＤＭＡ制御部からＣＰＵに出力
されるＤＭＡ要求信号を停止するので、ＣＰＵにバスの
使用権が移りエラー処理を迅速にできる。
メモリと周辺装置部とのデータ転送の許可を要求するＤ
ＭＡ要求信号が出力されるとＣＰＵは当該ＤＭＡ制御部
に当該データ転送を許可するＤＭＡ許可信号を出力す
る。前記ＣＰＵから出力されるＤＭＡ許可信号に応答し
てＤＭＡ制御部により前記メモリと周辺装置とのデータ
転送が制御されて当該データ転送中に異常検出手段によ
り異常を検出すると前記ＤＭＡ制御部からＣＰＵに出力
されるＤＭＡ要求信号を停止するので、ＣＰＵにバスの
使用権が移りエラー処理を迅速にできる。
【０００８】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【０００９】図１は本発明のＤＭＡ制御方式に係る一実
施例を示す概略構成図である。
施例を示す概略構成図である。
【００１０】同図において、主記憶装置１は、例えば、
ＳＲＡＭから構成され、所定アドレスに各種のデータを
記憶するものである。入出力装置等の周辺装置３は、後
述するＤＭＡ制御部により当該主記憶装置１との間で後
述するＣＰＵ１１を介さずにデータ転送であるＤＭＡ制
御が実行される。アドレスバス５は、主記憶装置１，周
辺装置３および後述するＤＭＡ制御部９等に接続されて
データ転送時にアクセスされるアドレスの伝送路であ
る。データバス７は、アドレスバス５と同様に主記憶装
置１等に接続されてデータ転送時のデータの伝送路であ
る。
ＳＲＡＭから構成され、所定アドレスに各種のデータを
記憶するものである。入出力装置等の周辺装置３は、後
述するＤＭＡ制御部により当該主記憶装置１との間で後
述するＣＰＵ１１を介さずにデータ転送であるＤＭＡ制
御が実行される。アドレスバス５は、主記憶装置１，周
辺装置３および後述するＤＭＡ制御部９等に接続されて
データ転送時にアクセスされるアドレスの伝送路であ
る。データバス７は、アドレスバス５と同様に主記憶装
置１等に接続されてデータ転送時のデータの伝送路であ
る。
【００１１】ＤＭＡ制御部９は、周辺装置３からＤＭＡ
要求であるアクセスするアドレス、転送バイト数等がア
ドレス５およびデータバス７を介して伝送されると後述
するＣＰＵ１１にＤＭＡ制御を要求するＤＭＡ要求信号
１５を出力して、当該ＣＰＵ１１からＤＭＡ許可信号１
７が入力されるとＤＭＡ制御を実行する。
要求であるアクセスするアドレス、転送バイト数等がア
ドレス５およびデータバス７を介して伝送されると後述
するＣＰＵ１１にＤＭＡ制御を要求するＤＭＡ要求信号
１５を出力して、当該ＣＰＵ１１からＤＭＡ許可信号１
７が入力されるとＤＭＡ制御を実行する。
【００１２】上記ＣＰＵ１１は、ＤＭＡ制御部９からＤ
ＭＡ要求信号１５が入力されるとアドレスバス５および
データバス７の使用をＤＭＡ制御部９に許可するＤＭＡ
許可信号１７を出力する。バスコントローラ１３は、Ｄ
ＭＡ制御部９およびＣＰＵ１１に制御信号により接続さ
れ、アドレスバス５およびデータバス７のパスの使用権
の付与を決定する。
ＭＡ要求信号１５が入力されるとアドレスバス５および
データバス７の使用をＤＭＡ制御部９に許可するＤＭＡ
許可信号１７を出力する。バスコントローラ１３は、Ｄ
ＭＡ制御部９およびＣＰＵ１１に制御信号により接続さ
れ、アドレスバス５およびデータバス７のパスの使用権
の付与を決定する。
【００１３】上記ＤＭＡ制御部９の回路構成を図２の回
路図および図３(a) のタイムチャートを用いて説明す
る。同図において、異常検出部１９はタイマー２１を備
えて、図３(a）のチップセレクト（ＣＳ）信号（同図
（イ））を出力してレディ（ＲＤＹ）信号（同図
（ロ））がタイマー２１に設定されている一定時間内に
返って来るとシステムが正常に動作していると判断す
る。一方、異常検出部１９は、ＣＳ信号が出力されてか
ら（同図（ハ））、ＲＤＹ信号がタイマー２１に設定さ
れている一定時間以上、ＲＤＹ信号が返って来なけれ
ば、バスタイムアウト等の異常が発生したと判断してエ
ラー信号を出力する。
路図および図３(a) のタイムチャートを用いて説明す
る。同図において、異常検出部１９はタイマー２１を備
えて、図３(a）のチップセレクト（ＣＳ）信号（同図
（イ））を出力してレディ（ＲＤＹ）信号（同図
（ロ））がタイマー２１に設定されている一定時間内に
返って来るとシステムが正常に動作していると判断す
る。一方、異常検出部１９は、ＣＳ信号が出力されてか
ら（同図（ハ））、ＲＤＹ信号がタイマー２１に設定さ
れている一定時間以上、ＲＤＹ信号が返って来なけれ
ば、バスタイムアウト等の異常が発生したと判断してエ
ラー信号を出力する。
【００１４】フリップフロップ（以下、ＦＦという。）
２３は、Ｄ型フリップフロップであり、クロック（Ｃ
Ｋ）端子が異常検出部１９に接続され、Ｄ入力端子が電
源（ＶDD）に接続されている。また、ＦＦ２３の反転出
力端子Ｑバーは、後述するアンド回路２５の反転入力端
子に接続され、また、ＦＦ２３はクリア端子を備えてい
る。上記ＦＦ２３は、通常、Ｄ入力端子がハイレベルの
状態で反転出力端子Ｑバーもハイレベルの状態である。
２３は、Ｄ型フリップフロップであり、クロック（Ｃ
Ｋ）端子が異常検出部１９に接続され、Ｄ入力端子が電
源（ＶDD）に接続されている。また、ＦＦ２３の反転出
力端子Ｑバーは、後述するアンド回路２５の反転入力端
子に接続され、また、ＦＦ２３はクリア端子を備えてい
る。上記ＦＦ２３は、通常、Ｄ入力端子がハイレベルの
状態で反転出力端子Ｑバーもハイレベルの状態である。
【００１５】アンド回路２５の入力端子は、内部ＤＭＡ
要求を示す信号が入力されるものでありＤＭＡ要求が有
のときハイレベルになる。上記アンド回路２５の反転入
力端子はＦＦ２３の反転出力端子Ｑバーに接続されてい
る。従って、内部ＤＭＡ要求が有るときに異常検出部１
９により異常が検出されるとＦＦ２３の反転出力端子Ｑ
バーは、ウレベルになるので、アンド回路２５の出力端
子がロウレベルになり、ＣＰＵ１１にＤＭＡ要求信号１
５の出力が停止される。
要求を示す信号が入力されるものでありＤＭＡ要求が有
のときハイレベルになる。上記アンド回路２５の反転入
力端子はＦＦ２３の反転出力端子Ｑバーに接続されてい
る。従って、内部ＤＭＡ要求が有るときに異常検出部１
９により異常が検出されるとＦＦ２３の反転出力端子Ｑ
バーは、ウレベルになるので、アンド回路２５の出力端
子がロウレベルになり、ＣＰＵ１１にＤＭＡ要求信号１
５の出力が停止される。
【００１６】次に本実施例の作用を図３(b) のタイムチ
ャートを用いて説明する。
ャートを用いて説明する。
【００１７】まず、システムが立上がるとＤＭＡ制御部
９は、主記憶装置１から周辺装置３に対して所定アドレ
スより何バイトを転送するという命令がレジスタにセッ
トされるとアンド回路２５がハイレベルになりＣＰＵ１
１にＤＭＡ要求信号１５を出力する（同図（ホ））。上
記ＤＭＡ要求信号１５がＣＰＵ１１に入力されるとＣＰ
Ｕ１１は、ＤＭＡ許可信号１７をＤＭＡ制御部９に出力
する（同図（ヘ））。
９は、主記憶装置１から周辺装置３に対して所定アドレ
スより何バイトを転送するという命令がレジスタにセッ
トされるとアンド回路２５がハイレベルになりＣＰＵ１
１にＤＭＡ要求信号１５を出力する（同図（ホ））。上
記ＤＭＡ要求信号１５がＣＰＵ１１に入力されるとＣＰ
Ｕ１１は、ＤＭＡ許可信号１７をＤＭＡ制御部９に出力
する（同図（ヘ））。
【００１８】上記ＤＭＡ許可信号１７によりＤＭＡ制御
部９は、ＤＭＡ制御を開始する。ＤＭＡ転送中、ＣＳ信
号を出力してからタイマー２１にセットされている一定
時間の経過するまでＲＤＹ信号が帰って来なければ異常
検出部１９は、バスタイムアウト等の異常を検出する
（同図（ト））。異常検出部１９により異常が検出され
るとＦＦ２３の反転出力端子Ｑバーは、ハイレベルから
ロウレベルになり、アンド回路２５の反転入力端子もロ
ウレベルになる。上記反転入力端子がロウレベルになる
ことによりアンド回路２５の出力端子は、ロウレベルに
なり、ＤＭＡ要求信号１５のＣＰＵ１１への出力が停止
する（同図（チ），（ホ））。
部９は、ＤＭＡ制御を開始する。ＤＭＡ転送中、ＣＳ信
号を出力してからタイマー２１にセットされている一定
時間の経過するまでＲＤＹ信号が帰って来なければ異常
検出部１９は、バスタイムアウト等の異常を検出する
（同図（ト））。異常検出部１９により異常が検出され
るとＦＦ２３の反転出力端子Ｑバーは、ハイレベルから
ロウレベルになり、アンド回路２５の反転入力端子もロ
ウレベルになる。上記反転入力端子がロウレベルになる
ことによりアンド回路２５の出力端子は、ロウレベルに
なり、ＤＭＡ要求信号１５のＣＰＵ１１への出力が停止
する（同図（チ），（ホ））。
【００１９】上記ＤＭＡ要求信号１５のＣＰＵ１１への
出力が停止するとアドレスバス５およびデータバス７の
バスの使用権はＣＰＵ１１に移る。バスの使用権が移る
とＣＰＵ１１は、異常原因の解析のためにデータを収集
してエラー処理を実行する。
出力が停止するとアドレスバス５およびデータバス７の
バスの使用権はＣＰＵ１１に移る。バスの使用権が移る
とＣＰＵ１１は、異常原因の解析のためにデータを収集
してエラー処理を実行する。
【００２０】これにより、異常が発生するとＣＰＵ１１
にバスの使用権が移るため、異常原因の解明を迅速にで
きる。
にバスの使用権が移るため、異常原因の解明を迅速にで
きる。
【００２１】本実施例は、ＤＭＡ制御方式を適用する情
報処理装置に適用可能である。
報処理装置に適用可能である。
【００２２】
【発明の効果】以上説明したように、本発明では、異常
を検出するとＤＭＡ制御部からＣＰＵへのＤＭＡ要求信
号の出力を停止するので、ＤＭＡ転送時に異常が発生し
てもＣＰＵにバスの使用権を渡すことにより、エラー処
理を迅速に実行してエラー解析を容易にできる。
を検出するとＤＭＡ制御部からＣＰＵへのＤＭＡ要求信
号の出力を停止するので、ＤＭＡ転送時に異常が発生し
てもＣＰＵにバスの使用権を渡すことにより、エラー処
理を迅速に実行してエラー解析を容易にできる。
【図１】本発明ののＤＭＡ制御方式に係る一実施例を示
す概略構成図である。
す概略構成図である。
【図２】ＤＭＡ制御部を示す回路図である。
【図３】本発明の動作を示すタイムチャートである。
【図４】従来の動作を示すタイムチャートである。
９ ＤＭＡ制御部 １１ ＣＰＵ １９ 異常検出部 ２１ タイマー ２３ フリップフロップ ２５ アンド回路
Claims (1)
- 【請求項１】 メモリと、周辺装置と、この周辺装置と
メモリとのデータ転送を制御するＤＭＡ制御部と、この
ＤＭＡ制御部から前記メモリと周辺装置部とのデータ転
送の許可を要求するＤＭＡ要求信号が入力されると当該
ＤＭＡ制御部に当該データ転送を許可するＤＭＡ許可信
号を出力するＣＰＵと、このＣＰＵからのＤＭＡ許可信
号に応答して前記ＤＭＡ制御部により前記メモリと周辺
装置とのデータ転送が制御されて当該データ転送中の異
常を検出する異常検出手段と、この異常検出手段により
異常を検出すると前記ＤＭＡ制御部からＣＰＵに出力さ
れるＤＭＡ要求信号を停止する手段と、を備えたことを
特徴とするＤＭＡ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3533792A JPH05233526A (ja) | 1992-02-21 | 1992-02-21 | Ｄｍａ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3533792A JPH05233526A (ja) | 1992-02-21 | 1992-02-21 | Ｄｍａ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233526A true JPH05233526A (ja) | 1993-09-10 |
Family
ID=12439033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3533792A Pending JPH05233526A (ja) | 1992-02-21 | 1992-02-21 | Ｄｍａ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05233526A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8375257B2 (en) | 2007-08-21 | 2013-02-12 | Samsung Electronics Co., Ltd. | ECC control circuits, multi-channel memory systems including the same, and related methods of operation |
-
1992
- 1992-02-21 JP JP3533792A patent/JPH05233526A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8375257B2 (en) | 2007-08-21 | 2013-02-12 | Samsung Electronics Co., Ltd. | ECC control circuits, multi-channel memory systems including the same, and related methods of operation |
| TWI476778B (zh) * | 2007-08-21 | 2015-03-11 | Samsung Electronics Co Ltd | Ｅｃｃ控制電路、包含該電路的多通道記憶體系統以及相關操作方法 |
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