JPH03154148A - ２ポートメモリのアクセス調停装置 - Google Patents
２ポートメモリのアクセス調停装置Info
- Publication number
- JPH03154148A JPH03154148A JP29297889A JP29297889A JPH03154148A JP H03154148 A JPH03154148 A JP H03154148A JP 29297889 A JP29297889 A JP 29297889A JP 29297889 A JP29297889 A JP 29297889A JP H03154148 A JPH03154148 A JP H03154148A
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- Japan
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- lock
- bus
- access request
- board
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- Pending
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- 238000001514 detection method Methods 0.000 claims description 22
- 230000004044 response Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、マルチプロセッサシステムの２ポートメモリ
に係り、特にアクセス調停装置に関する。
に係り、特にアクセス調停装置に関する。
Ｂ１発明の概要
本発明は、ロック付きアクセス要求で当該バス側に調停
ポートをロックする複数ボード構成の２ポートメモリに
おいて、 ロック側のバスを通したアクセス要求にその情報を一時
待避させ、自己ボードのロックでないときにロックを一
時的に解除して情報のリード／ライトを行うことにより
、 デッドロックを回避できるようにしたものである。
ポートをロックする複数ボード構成の２ポートメモリに
おいて、 ロック側のバスを通したアクセス要求にその情報を一時
待避させ、自己ボードのロックでないときにロックを一
時的に解除して情報のリード／ライトを行うことにより
、 デッドロックを回避できるようにしたものである。
Ｃ０従来の技術
マルチプロセッサシステムにおいては、メインのシステ
ムバスの他にサブシステムバスを使用し、ＣＰＵ間の情
報交換の効率（システム・スループット）を高めるよう
にしている。第２図はサブシステムバスを持つマルチプ
ロセッサシステムの構成図を示す。メインシステムバス
１とサブシステムバス２によってＣＰＵ３．４及び２ポ
ートメモリ５がバス結合され、メインシステムバスｌに
はメインメモリ６も結合される。２ポートメモリ５はＣ
ＰＵ３，４間の情報交換及びデータ格納用にされる。
ムバスの他にサブシステムバスを使用し、ＣＰＵ間の情
報交換の効率（システム・スループット）を高めるよう
にしている。第２図はサブシステムバスを持つマルチプ
ロセッサシステムの構成図を示す。メインシステムバス
１とサブシステムバス２によってＣＰＵ３．４及び２ポ
ートメモリ５がバス結合され、メインシステムバスｌに
はメインメモリ６も結合される。２ポートメモリ５はＣ
ＰＵ３，４間の情報交換及びデータ格納用にされる。
このようなシステムにおいて、２ポートメモリ５を使っ
たＣＰＵ３．４間の情報交換に際して排他的アクセスを
行う必要が生じる。例えば、一方のＣＰＵがあるバイト
数で１つの意味を持つ情報を２ポートメモリ５に格納し
ている間は、他方のＣＰＵから別のバスを使用した２ポ
ートメモリ５へのアクセスを禁止しなげればならない。
たＣＰＵ３．４間の情報交換に際して排他的アクセスを
行う必要が生じる。例えば、一方のＣＰＵがあるバイト
数で１つの意味を持つ情報を２ポートメモリ５に格納し
ている間は、他方のＣＰＵから別のバスを使用した２ポ
ートメモリ５へのアクセスを禁止しなげればならない。
このため、従来からアクセス許可を得たＣＰＵはメイン
システムバス１とサブシステムバス２に夫々メモリロッ
ク信号をアサインしたアクセスを行うようにしている。
システムバス１とサブシステムバス２に夫々メモリロッ
ク信号をアサインしたアクセスを行うようにしている。
第３図はＣＰＵ３がサブシステムバス２を使用して２ポ
ートメモリ５にロック付アクセスを行った場合のタイム
チャートを示し、ＣＰＵ４によるメインシステムバスｌ
を使用した２ポートメモリ５のアクセスに対して待ち状
態となる。
ートメモリ５にロック付アクセスを行った場合のタイム
チャートを示し、ＣＰＵ４によるメインシステムバスｌ
を使用した２ポートメモリ５のアクセスに対して待ち状
態となる。
Ｄ１発明が解決しようとする課題
従来のマルチプロセッサシステムにおいて、２ポートメ
モリ５はメイン及びサブシステムバスを通したアクセス
要求がない場合、優先権を持つバス側又は最後にアクセ
ス要求があったバス側に内部の調停ポートを向けたアク
セス受付態勢にしている。このようなアクセス処理方式
ではデッドロックを起してしまう場合がある。これを以
下に詳細に説明する。
モリ５はメイン及びサブシステムバスを通したアクセス
要求がない場合、優先権を持つバス側又は最後にアクセ
ス要求があったバス側に内部の調停ポートを向けたアク
セス受付態勢にしている。このようなアクセス処理方式
ではデッドロックを起してしまう場合がある。これを以
下に詳細に説明する。
（１）ＣＰＵ４がメインシステムバスｌを使用して２ポ
ートメモリ５をアクセスした場合、２ポートメモリ５の
調停ポートはメインシステムバスｌ側が優先権を持つ場
合も含めてメインシステムバス１側に調停ポートを向け
ている。
ートメモリ５をアクセスした場合、２ポートメモリ５の
調停ポートはメインシステムバスｌ側が優先権を持つ場
合も含めてメインシステムバス１側に調停ポートを向け
ている。
（２）上記の状態でＣＰＵ３が２ポートメモリ５をロー
カルメモリとして使用するために該ＣＰＵ３がメインメ
モリ６と２ポートメモリ５に対してロック付きのアクセ
スを行うとき、ＣＰＵ３はロック信号を両方のバス１．
２に出力する。
カルメモリとして使用するために該ＣＰＵ３がメインメ
モリ６と２ポートメモリ５に対してロック付きのアクセ
スを行うとき、ＣＰＵ３はロック信号を両方のバス１．
２に出力する。
（３）上述のロック信号によって２ポートメモリ５は調
停ポートをメインシステムバスｌ側に向けたままロック
され、ＣＰＵ３によるサブシステムバス２を通した２ポ
ートメモリ５のアクセスができなくなるというデッドロ
ック状態に陥る。このデッドロック状悪ではバスタイム
アウトを起してシステムダウンとなる。
停ポートをメインシステムバスｌ側に向けたままロック
され、ＣＰＵ３によるサブシステムバス２を通した２ポ
ートメモリ５のアクセスができなくなるというデッドロ
ック状態に陥る。このデッドロック状悪ではバスタイム
アウトを起してシステムダウンとなる。
上述までのデッドロック状態を回避するために、選択。
ツクという方法がある。これは、ロック付きのアクセス
があったということで２ポートメモリ５の内部でロック
信号を再生成して調停をとる。
があったということで２ポートメモリ５の内部でロック
信号を再生成して調停をとる。
この調停は無関係なロック付きアクセスを無視するもの
であるが、２ポートメモリ５がボード２枚以上で構成さ
れる場合に各ボードの境界をまたいだロック付アクセス
に対してロック機構が働かないことがある。
であるが、２ポートメモリ５がボード２枚以上で構成さ
れる場合に各ボードの境界をまたいだロック付アクセス
に対してロック機構が働かないことがある。
本発明の目的は、ロック付きアクセスにもデッドロック
を回避できるアクセス調停装置を提供することにある。
を回避できるアクセス調停装置を提供することにある。
８０課題を解決するための手段と作用
本発明は、上記目的を達成するため、複数のＣＰＵとメ
インシステムバス及びサブシステムバスで結合されロッ
ク付きアクセス要求で当該バス側に調停ポートをロック
する複数ボード構成の２ポートメモリにおいて、バスを
通したロック信号が自己ボードに対するロックか否かを
検出する選択ロック検出手段と、ロックされているバス
からのアクセス要求を検出したときに設定時間後に前記
検出手段により自己ボードがロックされてないときに一
時的にロック機構を解除するアクセス要求検出手段と、
この検出手段によるアクセス要求検出時にアクセス要求
を受けた情報を一時的に待避させる待避レジスタと、前
記アクセス要求検出手段がロック機構を解除したときに
当該バスに割込みをかけてプロセッサにアクセス要求受
付けたことを伝える割込発生部と、前記ロック機構解除
で前記待避レジスタの情報をリード／ライトする手段と
を備え、ロック側のバスを通したアクセス要求にアクセ
ス情報を一時的に待避レジスタに待避させておき、自己
ボードのロックでないと判断したときにロック機構を一
時的に解除し、待避レジスタの情報を自己メモリ側への
書込み又はアクセス要求したＣＰＵ側への読出しを行う
。
インシステムバス及びサブシステムバスで結合されロッ
ク付きアクセス要求で当該バス側に調停ポートをロック
する複数ボード構成の２ポートメモリにおいて、バスを
通したロック信号が自己ボードに対するロックか否かを
検出する選択ロック検出手段と、ロックされているバス
からのアクセス要求を検出したときに設定時間後に前記
検出手段により自己ボードがロックされてないときに一
時的にロック機構を解除するアクセス要求検出手段と、
この検出手段によるアクセス要求検出時にアクセス要求
を受けた情報を一時的に待避させる待避レジスタと、前
記アクセス要求検出手段がロック機構を解除したときに
当該バスに割込みをかけてプロセッサにアクセス要求受
付けたことを伝える割込発生部と、前記ロック機構解除
で前記待避レジスタの情報をリード／ライトする手段と
を備え、ロック側のバスを通したアクセス要求にアクセ
ス情報を一時的に待避レジスタに待避させておき、自己
ボードのロックでないと判断したときにロック機構を一
時的に解除し、待避レジスタの情報を自己メモリ側への
書込み又はアクセス要求したＣＰＵ側への読出しを行う
。
Ｆ、実施例
第１図は本発明の一実施例を示す２ポートメモリのアク
セス調停ブロック図であり、１ボ一ト分を示す。ボード
セレクタ７は複数枚のボードで構成される２ポートメモ
リの自己ボードの選択を検出し、選択ロック検出部８は
バス上のロック信号とボード選択検出信号から自己ボー
ドに対するロックか否かを検出（選択ロック検出）する
。調停部９は選択ロック検出で自己ボードを当該バス側
を調停ポートとしてロックする。
セス調停ブロック図であり、１ボ一ト分を示す。ボード
セレクタ７は複数枚のボードで構成される２ポートメモ
リの自己ボードの選択を検出し、選択ロック検出部８は
バス上のロック信号とボード選択検出信号から自己ボー
ドに対するロックか否かを検出（選択ロック検出）する
。調停部９は選択ロック検出で自己ボードを当該バス側
を調停ポートとしてロックする。
アクセス要求検出部１０はアクセス要求の検出によって
後述の待避レジスタに当該情報を一時保存させ、このア
クセス要求に調停部９からのロック信号から当該バスに
ロック信号が与えられていることを検出する。この検出
でタイマ１１を起動し、該タイマ１１の動作が設定時間
越えたことをタイムアウト検出部１２が検出する。この
検出により、アクセス要求検出部ＩＯはボードセレクタ
７からのボード選択信号で自己ボードがロックを受けて
いるか否か判断しく選択ロックの判断）、選択されてい
ないときにロック機構を一時的に解除し、アクセス要求
を受けたアドレスとデータとアクセス動作（リード／ラ
イト）及びデータのバイト数を待避レジスタ１３からリ
ード／ライトさせる。また、タイムアウト検出部１２に
よる時間遅れで割込発生部１４を起動させ、割込発生部
１４からアクセス要求を受は付けたことの割込みを当該
バスにかけ、ＣＰＵ３，４に対してその情報を伝える。
後述の待避レジスタに当該情報を一時保存させ、このア
クセス要求に調停部９からのロック信号から当該バスに
ロック信号が与えられていることを検出する。この検出
でタイマ１１を起動し、該タイマ１１の動作が設定時間
越えたことをタイムアウト検出部１２が検出する。この
検出により、アクセス要求検出部ＩＯはボードセレクタ
７からのボード選択信号で自己ボードがロックを受けて
いるか否か判断しく選択ロックの判断）、選択されてい
ないときにロック機構を一時的に解除し、アクセス要求
を受けたアドレスとデータとアクセス動作（リード／ラ
イト）及びデータのバイト数を待避レジスタ１３からリ
ード／ライトさせる。また、タイムアウト検出部１２に
よる時間遅れで割込発生部１４を起動させ、割込発生部
１４からアクセス要求を受は付けたことの割込みを当該
バスにかけ、ＣＰＵ３，４に対してその情報を伝える。
１５はメモリサイクルジェネレータであり、待避レジス
タ１３及び自己メモリ部１６のデータリード・ライトの
メモリタイミングを生成する。
タ１３及び自己メモリ部１６のデータリード・ライトの
メモリタイミングを生成する。
こうした構成により、バスのロック中にアクセス要求を
検出したときに待避レジスタ１３に情報を一時待避させ
、設定時間経過後に自己ボードがロックを受けているか
否か判断し、ロックを受けていないときにロック機構を
一時的に解除し、アクセス要求を受けたデータ等をメモ
リ１６に書込み又はバス側に読出し、当該バスからのア
クセスを受は付ける。そして、アクセス受付けで割込み
によってＣＰｔ！３．４にその情報を伝える。これによ
り、仮にＣＰＵが自分自身でバスロックをかけている場
合には時間遅れはあるがシステムダウンすることなく正
常に２ポートメモリ５のアクセスを行うことができる。
検出したときに待避レジスタ１３に情報を一時待避させ
、設定時間経過後に自己ボードがロックを受けているか
否か判断し、ロックを受けていないときにロック機構を
一時的に解除し、アクセス要求を受けたデータ等をメモ
リ１６に書込み又はバス側に読出し、当該バスからのア
クセスを受は付ける。そして、アクセス受付けで割込み
によってＣＰｔ！３．４にその情報を伝える。これによ
り、仮にＣＰＵが自分自身でバスロックをかけている場
合には時間遅れはあるがシステムダウンすることなく正
常に２ポートメモリ５のアクセスを行うことができる。
また、他のＣＰＵがバスロックをかけている場合には設
定時間経過後の処理のため、ロック動作を無視したかた
ちにはなるが、設定時間がシステムバスタイムアウト時
間に近ければ、バスタイムアウトすることなく、またデ
ータが書き変わったことを割込みで伝えることでシステ
ムダウンを避けることができる。なお、選択ロックの場
合はロック機構は解除しない。
定時間経過後の処理のため、ロック動作を無視したかた
ちにはなるが、設定時間がシステムバスタイムアウト時
間に近ければ、バスタイムアウトすることなく、またデ
ータが書き変わったことを割込みで伝えることでシステ
ムダウンを避けることができる。なお、選択ロックの場
合はロック機構は解除しない。
Ｇ０発明の効果
以上のとおり、本発明によれば、ロック側のバスを通し
たアクセス要求にその情報を一時的に待避保存し、自己
ボードのロックでないことを条件にロックを一時的に解
除して情報のリード／ライトを行うようにしたため、例
えばＣＰＵ３がメインメモリと２ポートメモリの両方に
ロック付きのアクセスを行う場合には２ポートメモリが
ロックの一時的解除によってサブシステムバスを通した
データのリード／ライトを行うことができ、デッドロッ
クを回避できる効果がある。
たアクセス要求にその情報を一時的に待避保存し、自己
ボードのロックでないことを条件にロックを一時的に解
除して情報のリード／ライトを行うようにしたため、例
えばＣＰＵ３がメインメモリと２ポートメモリの両方に
ロック付きのアクセスを行う場合には２ポートメモリが
ロックの一時的解除によってサブシステムバスを通した
データのリード／ライトを行うことができ、デッドロッ
クを回避できる効果がある。
第１図は本発明の一実施例を示す２ポートメモリのアク
セス調停ブロック図、第２図はマルチプロセッサシステ
ムのシステム構成図、第３図は２ポートメモリのアクセ
スタイムチャートである。 １・・・メインシステムバス、２・・・サブシステムバ
ス、３．４・・・ＣＰＵ、５・・・２ポートメモリ、６
・・・メインメモリ、７・・・ボードセレクタ、訃・・
選択ロック検出部、９・・・調停部、１０・・・アクセ
ス要求検出部、！ｌ・・・タイマ、１２・・・タイムア
ウト検出部、１３・・・待避レジスタ、１４・・・割込
発生部、１５・・・メモリサイクルジェネレータ、１６
・・・メモリ。
セス調停ブロック図、第２図はマルチプロセッサシステ
ムのシステム構成図、第３図は２ポートメモリのアクセ
スタイムチャートである。 １・・・メインシステムバス、２・・・サブシステムバ
ス、３．４・・・ＣＰＵ、５・・・２ポートメモリ、６
・・・メインメモリ、７・・・ボードセレクタ、訃・・
選択ロック検出部、９・・・調停部、１０・・・アクセ
ス要求検出部、！ｌ・・・タイマ、１２・・・タイムア
ウト検出部、１３・・・待避レジスタ、１４・・・割込
発生部、１５・・・メモリサイクルジェネレータ、１６
・・・メモリ。
Claims (1)
- （１）複数のＣＰＵとメインシステムバス及びサブシス
テムバスで結合されロック付きアクセス要求で当該バス
側に調停ポートをロックする複数ポート構成の２ポート
メモリにおいて、バスを通したロック信号が自己ボード
に対するロックか否かを検出する選択ロック検出手段と
、ロックされているバスからのアクセス要求を検出した
ときに設定時間後に前記検出手段により自己ボードがロ
ックされてないときに一時的にロック機構を解除するア
クセス要求検出手段と、この検出手段によるアクセス要
求検出時にアクセス要求を受けた情報を一時的に待避さ
せる待避レジスタと、前記アクセス要求検出手段がロッ
ク機構を解除したときに当該バスに割込みをかけてプロ
セッサにアクセス要求を受付けたことを伝える割込発生
部と、前記ロック機構解除で前記待避レジスタの情報を
リード／ライトする手段とを備えたことを特徴とする２
ポートメモリのアクセス調停装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29297889A JPH03154148A (ja) | 1989-11-10 | 1989-11-10 | ２ポートメモリのアクセス調停装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29297889A JPH03154148A (ja) | 1989-11-10 | 1989-11-10 | ２ポートメモリのアクセス調停装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03154148A true JPH03154148A (ja) | 1991-07-02 |
Family
ID=17788890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29297889A Pending JPH03154148A (ja) | 1989-11-10 | 1989-11-10 | ２ポートメモリのアクセス調停装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03154148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6128689A (en) * | 1997-04-14 | 2000-10-03 | Hms Fieldbus Systems Ab | System for exchanging data through data memory area of common memory in synchronous and asynchronous modes |
-
1989
- 1989-11-10 JP JP29297889A patent/JPH03154148A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6128689A (en) * | 1997-04-14 | 2000-10-03 | Hms Fieldbus Systems Ab | System for exchanging data through data memory area of common memory in synchronous and asynchronous modes |
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