JP3092566B2 - パイプライン方式のバスを用いたメモリ制御方式 - Google Patents

パイプライン方式のバスを用いたメモリ制御方式

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JP3092566B2 JP09314213A JP31421397A JP3092566B2 JP 3092566 B2 JP3092566 B2 JP 3092566B2 JP 09314213 A JP09314213 A JP 09314213A JP 31421397 A JP31421397 A JP 31421397A JP 3092566 B2 JP3092566 B2 JP 3092566B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、主記憶装置のバン
クビジー管理方式に関し、特にパイプライン方式のシス
テムバスを介して複数のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒ
ｏｃｅｓｓｉｎｇＵｎｉｔ），Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏ
ｕｔｐｕｔ）およびＭＭＵ（ＭａｉｎＭｅｍｏｒｙ Ｕ
ｎｉｔ）が接続されるコンピュータにおけるパイプライ
ン方式のバスを用いたメモリ制御方式に関する。
【０００２】
【従来の技術】
（ｌ） 従来、スプリット制御方式のバスでは、ライト
データとリードデータとの競合を防ぐために、メモリ装
置もリードデータをバスに出力するためにバスを獲得す
る必要があった。特開昭６４−８８６６８号公報に開示
されたバス制御方式では、メモリ装置がバス獲得を行わ
ない代わりに、リードデータをバスに送出する際にレス
ポンス信号をバス制御信号として送出している。この方
式では、データバスの獲得プライオリティをメモリ装置
からのレスポンス最優先とするしかなく、動的にプライ
オリティの付け替えを行うことが不可能であり、システ
ムとしての性能向上が望めない。また、バス制御が複雑
となり、ハードウェア量が増加しかねない。
【０００３】（２） また、特開平２−２３５２５４号
公報に示されるように、従来は、メモリ制御装置側にバ
ンクのビジーチェックの機能を有していた。この場合、
メモリ制御装置側にリクエストおよびライトデータを保
持しておくためのバッファと、そのバッファに空きがな
くなった場合にリクエスト発行装置に対してその旨を通
知する何らかの手段とが必要であり、かなりのハードウ
ェア量を必要とした。
【０００４】（３） さらに、特開平４−４４１３６号
公報に示されるパイプライン制御方式には、メモリ制御
装置内部をパイプラインによって制御する手段が記載さ
れているにすぎず、本願発明とは目的が異なるものであ
る。
【０００５】
【発明が解決しようとする課題】第１の問題点は、従来
の技術において、主記憶装置内のバンクビジー管理をメ
モリ制御装置内に有する制御方式（特に、スプリット制
御方式のバスを用いた装置）を用いると、バスに対して
無駄なリクエストの発行率が高くなり、システムとして
の性能向上が望めないことである。その理由は、リクエ
スト発行装置（ＣＰＵ，Ｉ／Ｏ）がメモリ装置内のバン
クの状態を意識することなくリクエストの発行を行うた
め、メモリ装置がそのリクエストを受け付けることが不
可能な状態にあった場合、そのリクエストは無効にさ
れ、再度同じリクエストがバスに発行されるからであ
る。
【０００６】第２の問題点は、従来の技術において、ス
プリット制御方式のバスを用いたメモリ装置は、パイプ
ライン方式のバスを用いたメモリ制御装置と比較して、
はるかに複雑な論理構成を必要とし、それに伴いはるか
に大きなハードウェア量を必要とすることである。その
理由は、スプリット制御方式のバスを使用した場合、リ
クエスト発行装置（ＣＰＵ，Ｉ／Ｏ）はメモリ装置内の
バンクの状態を意識することなくリクエストの発行を行
うため、メモリ装置内にアドレスおよびデータを一時的
に保持しておくためのバッファが必要となり、そのため
の制御論理も必要となるからである。バッファに空きが
なくなった場合には、受け付けたリクエストに対して受
付不可能であることをリクエスト発行装置に通知する必
要もあり、第１の問題点の要因ともなるからである。ま
た、リクエスト発行装置からのライトデータとメモリ制
御装置からのリードデータとのバス上での競合を防ぐた
めに何らかの手段も必要となってくるからである。
【０００７】第３の問題点は、従来の技術において、パ
イプライン方式のバスを用いたメモリ装置でかつリクエ
スト発行装置内にバンクのビジー管理を有する装置にお
いて、ライトリクエストが発行されたバンクに対してリ
ードリクエストを発行することが可能となるのはライト
リクエストが完了した後でなくてはならず、バンクを無
駄なく使用することができないために性能の向上が望め
ないことである。その理由は、パイプライン方式のバス
を用いると、アドレスとデータとの関係が固定化されて
しまい、ライトリクエストの場合、ライトアドレスに対
してライトデータが一定期間後に発行されるため、バン
クに対してのライト動作そのものが待たされる状態とな
っているからである。実際は、この待ち期間にリード動
作が可能である。
【０００８】第４の問題点は、従来の技術において、主
記憶装置で使用するＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）の種別またはサイクルタイムの異な
るＲＡＭを同一装置に使用することは困難であったこと
である。その理由は、バンクのビジー管理が主記憶装置
で使用するＲＡＭの種別またはＲＡＭのサイクルタイム
に併せて設計されているからである。
【０００９】本発明の第１の目的は、バスに無駄なリク
エストが発行されることがなくなり、バスの使用率が向
上し、システム性能の向上が見込めるパイプライン方式
のバスを用いたメモリ制御方式を提供することにある。
【００１０】本発明の第２の目的は、メモリ制御装置の
論理構成が簡単なものとなり、少量のハードウェアで構
成できるパイプライン方式のバスを用いたメモリ制御方
式を提供することにある。
【００１１】本発明の第３の目的は、１台の主記憶装置
で異なるサイクルタイムのＲＡＭが使用可能となるパイ
プライン方式のバスを用いたメモリ制御方式を提供する
ことにある。
【００１２】
【課題を解決するための手段】本発明のパイプライン方
式のバスを用いたメモリ制御方式は、ＣＰＵユニットあ
るいはＩ／Ｏユニットからなる複数のリクエスト発行装
置と、ＲＡＭで構成される複数のバンクからなる主記憶
装置とがパイプライン方式のシステムバスを介して接続
されるコンピュータにおいて、システムバスにはシステ
ムバス調停回路制御信号（図１の２０）を備え、リクエ
スト発行装置は、主記憶装置に対するリクエストを送出
する場合にバンクビジー管理手段から通知されるバンク
のビジー状態を参照し該当バンクがビジー状態でないこ
とを確認してからシステムバス調停回路制御信号を介し
てシステムバス獲得要求を行うリクエスト発行制御手段
（図１の３４）と、システムバス調停回路制御信号を介
してシステムバス獲得要求としてリクエストタイプおよ
びバンク番号を入力し、調停の結果システムバスを獲得
したシステムバス獲得要求のリクエストタイプおよびバ
ンク番号をバンクビジー管理手段に送出し、自リクエス
ト発行装置がシステムバスを獲得した場合には前記リク
エスト発行制御手段に対して自リクエスト発行装置がシ
ステムバスを獲得したことを通知するシステムバス調停
手段（図１の６０）と、このシステムバス調停手段から
入力したリクエストタイプおよびバンク番号を基に対象
バンクをビジーとするが、ライトリクエストが発行され
た後でも実際にライトが実行されるまでにリードリクエ
ストが発行可能なようにリードビジー状態を制御し、前
記リクエスト発行制御手段に対して主記憶装置内のバン
クのビジー状態を通知するバンクビジー管理手段（図１
の５０）とを有し、主記憶装置は、リクエスト発行装置
よりシステムバスを介して受け付けたリクエストタイプ
およびアドレスからバンクに対するアクセスを制御する
バンク制御手段（図１の４３）を有することを特徴とす
る。
【００１３】また、本発明のパイプライン方式のバスを
用いたメモリ制御方式は、ＣＰＵユニットあるいはＩ／
Ｏユニットからなる複数のリクエスト発行装置と、ＤＲ
ＡＭで構成される複数のバンクからなる主記憶装置とが
パイプライン方式のシステムバスを介して接続されるコ
ンピュータにおいて、システムバスにはシステムバス調
停回路制御信号（図１の２０）を備え、リクエスト発行
装置は、主記憶装置に対するリクエストを送出する場合
にバンクビジー管理手段から通知されるバンクのビジー
状態を参照し該当バンクがビジー状態でないことを確認
してからシステムバス調停回路制御信号を介してシステ
ムバス獲得要求を行うリクエスト発行制御手段（図１の
３４）と、システムバス調停回路制御信号を介してシス
テムバス獲得要求としてリクエストタイプおよびバンク
番号を入力し、調停の結果システムバスを獲得したシス
テムバス獲得要求のリクエストタイプおよびバンク番号
をバンクビジー管理手段に送出し、自リクエスト発行装
置がシステムバスを獲得した場合には前記リクエスト発
行制御手段に対して自リクエスト発行装置がシステムバ
スを獲得したことを通知するシステムバス調停手段（図
１の６０）と、このシステムバス調停手段から入力した
リクエストタイプおよびバンク番号を基に対象バンクを
ビジーとするが、ライトリクエストが発行された後でも
実際にライトが実行されるまでにリードリクエストが発
行可能なようにリードビジー状態を制御し、前記リクエ
スト発行制御手段に対して主記憶装置内のバンクのビジ
ー状態を通知するバンクビジー管理手段（図１の５０）
と、主記憶装置内のバンクのリフレッシュの間隔を監視
してリフレッシュの実行を必要とするバンクが発生した
場合にリフレッシュ要求を前記リクエスト発行制御手段
に対して発行するリフレッシュ制御手段（図３の３５）
とを有し、主記憶装置は、リクエスト発行装置よりシス
テムバスを介して受け付けたリクエストタイプおよびア
ドレスからバンクに対するアクセスを制御するバンク制
御手段（図１の４３）を有することを特徴とする。
【００１４】さらに、本発明のパイプライン方式のバス
を用いたメモリ制御方式は、ＣＰＵユニットあるいはＩ
／Ｏユニットからなる複数のリクエスト発行装置と、Ｄ
ＲＡＭで構成される複数のバンクからなる主記憶装置と
がパイプライン方式のシステムバスを介して接続される
コンピュータにおいて、システムバスにはシステムバス
調停回路制御信号（図７の２０）を備え、リクエスト発
行装置は、主記憶装置に対するリクエストを送出する場
合にバンクビジー管理手段から通知されるバンクのビジ
ー状態を参照し該当バンクがビジー状態でないことを確
認してからシステムバス調停回路制御信号を介してシス
テムバス獲得要求を行うリクエスト発行制御手段（図７
の３４）と、システムバス調停回路制御信号を介してシ
ステムバス獲得要求としてリクエストタイプおよびバン
ク番号を入力し、調停の結果システムバスを獲得したシ
ステムバス獲得要求のリクエストタイプおよびバンク番
号をバンクビジー管理手段に送出し、自リクエスト発行
装置がシステムバスを獲得した場合には前記リクエスト
発行制御手段に対して自リクエスト発行装置がシステム
バスを獲得したことを通知するシステムバス調停手段
（図７の６０）と、このシステムバス調停手段から入力
したリクエストタイプおよびバンク番号またはシステム
バスを介して入力したリフレッシュ要求およびバンク番
号を基に対象バンクをビジーとするが、ライトリクエス
トが発行された後でも実際にライトが実行されるまでに
リードリクエストが発行可能なようにリードビジー状態
を制御し、前記リクエスト発行制御手段に対して主記憶
装置内のバンクのビジー状態を通知するバンクビジー管
理手段（図７の５０）とを有し、主記憶装置は、リクエ
スト発行装置よりシステムバスを介して受け付けたリク
エストタイプおよびアドレスからバンクに対するアクセ
スを制御するバンク制御手段（図７の４３）と、前記バ
ンクのリフレッシュの間隔を監視してリフレッシュの実
行を必要とするバンクが発生した場合に主記憶装置内の
バンクビジー管理手段に対しては直接、リクエスト発行
装置に対してはシステムバスを介してリフレッシュ要求
およびバンク番号を発行し、主記憶装置内のバンクビジ
ー管理手段からリフレッシュ実行可能を示す指示を入力
した場合に前記バンク制御手段に対してリフレッシュ要
求を発行するリフレッシュ制御手段（図７の４１）と、
システムバスから入力したリクエストタイプおよびバン
ク番号または前記リフレッシュ制御手段から入力したリ
フレッシュ要求およびバンク番号を基に対象バンクをビ
ジーとし、前記リフレッシュ制御手段から入力したリフ
レッシュ要求が実行可能であるかどうかの判断を行い、
リフレッシュが実行可能であれば前記リフレッシュ制御
手段に対してリフレッシュ実行可能を通知するバンクビ
ジー管理手段（図７の５０）とを有することを特徴とす
る。
【００１５】さらにまた、本発明のパイプライン方式の
バスを用いたメモリ制御方式は、ＣＰＵユニットあるい
はＩ／Ｏユニットからなる複数のリクエスト発行装置
と、ＤＲＡＭで構成される複数のバンクからなる主記憶
装置とがパイプライン方式のシステムバスを介して接続
されるコンピュータにおいて、システムバスにはシステ
ムバス調停回路制御信号（図１１の２０）を備え、リク
エスト発行装置は、主記憶装置に対するリクエストを送
出する場合にバンクビジー管理手段から通知されるバン
クのビジー状態を参照し該当バンクがビジー状態でない
ことを確認してからシステムバス調停回路制御信号を介
してシステムバス獲得要求を行うリクエスト発行制御手
段（図１１の３４）と、システムバス調停回路制御信号
を介してシステムバス獲得要求としてリクエストタイプ
およびバンク番号を入力し、調停の結果システムバスを
獲得したシステムバス獲得要求のリクエストタイプおよ
びバンク番号をバンクビジー管理手段に送出し、自リク
エスト発行装置がシステムバスを獲得した場合には前記
リクエスト発行制御手段に対して自リクエスト発行装置
がシステムバスを獲得したことを通知するシステムバス
調停手段（図１１の６０）と、このシステムバス調停手
段から入力したリクエストタイプおよびバンク番号，シ
ステムバスを介して入力したリフレッシュ要求およびバ
ンク番号またはシステムバスを介して入力したリライト
要求を基に対象バンクをビジーとするが、ライトリクエ
ストが発行された後でも実際にライトが実行されるまで
にリードリクエストが発行可能なようにリードビジー状
態を制御し、前記リクエスト発行制御手段に対して主記
憶装置内のバンクのビジー状態を通知するバンクビジー
管理手段（図１１の５０）とを有し、主記憶装置は、リ
クエスト発行装置よりシステムバスを介して受け付けた
リクエストタイプおよびアドレスからバンクに対するア
クセスを制御するバンク制御手段（図１１の４３）と、
前記バンクのリフレッシュの間隔を監視してリフレッシ
ュの実行を必要とするバンクが発生した場合に主記憶装
置内のバンクビジー管理手段に対しては直接、リクエス
ト発行装置に対してはシステムバスを介してリフレッシ
ュ要求およびバンク番号を発行し、主記憶装置内のバン
クビジー管理手段からリフレッシュ実行可能を示す指示
を入力した場合に前記バンク制御手段に対してリフレッ
シュ要求を発行し、さらにバンクからの読み出しデータ
に訂正可能エラーを検出した場合に主記憶装置内のバン
クビジー管理手段に対しては直接、リクエスト発行装置
に対してはシステムバスを介してリライト要求を発行
し、主記憶装置内のバンクビジー管理手段からリライト
実行可能を示す指示を入力した場合に前記バンク制御手
段に対してリライト要求を発行するリフレッシュ／リラ
イト制御手段（図１１の４２）と、システムバスから入
力したリクエストタイプおよびバンク番号，前記リフレ
ッシュ／リライト制御手段から入力したリフレッシュ要
求およびバンク番号またはリライト要求を基に対象バン
クをビジーとし、前記リフレッシュ／リライト制御手段
から入力したリフレッシュ要求またはリライト要求が実
行可能であるかどうかの判断を行い、リフレッシュまた
はリライトが実行可能であれば前記リフレッシュ／リラ
イト制御手段に対してリフレッシュ実行可能またはリラ
イト実行可能を通知するバンクビジー管理手段（図１１
の５０）とを有することを特徴とする。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【００１７】図１は、本発明の第１の実施の形態に係る
パイプライン方式のバスを用いたメモリ制御方式の概略
構成図である。本実施の形態に係るパイプライン方式の
バスを用いたメモリ制御方式は、１つ以上のＣＰＵユニ
ット（以下、リクエスタ３０という）と、１つ以上のＩ
／Ｏユニット（以下、リクエスタ３１という）と、主記
憶装置４０とが、パイプライン方式のバスであるシステ
ムバス１０を介して接続されて、その主要部が構成され
ている。
【００１８】リクエスタ３０は、ＭＰＵ（Ｍｉｃｒｏ
Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）３２と、ＭＰＵ３２
からのリクエストを受け付けてシステムバス１０に発行
するための制御を行うリクエスト発行制御回路３４と、
主記憶装置４０内のバンク４４のビジー状態を示すバン
クビジー管理部５０と、分散アービトレーションにより
システムバス１０の調停を行うシステムバス調停回路６
０とから構成されている。
【００１９】リクエスタ３１は、Ｉ／Ｏ３３と、Ｉ／Ｏ
３３からのリクエストを受け付けてシステムバス１０に
発行するための制御を行うリクエスト発行制御回路３４
と、主記憶装置４０内のバンク４４のビジー状態を示す
バンクビジー管理部５０と、分散アービトレーションに
よりシステムバス１０の調停を行うシステムバス調停回
路６０とから構成されている。
【００２０】リクエスタ３０，３１内のシステムバス調
停回路６０は、システムバス調停回路制御信号２０で互
いに接続される。システムバス１０を使用したいリクエ
スタ３０，３１は、システムバス調停回路制御信号２０
を介して各リクエスタ３０，３１内にあるシステムバス
調停回路６０にリクエストを発行したいバンク４４のバ
ンク番号およびリクエストタイプ（リード，ライト，リ
ードモディファイライト）を通知することでシステムバ
ス獲得要求を行う。システムバス調停回路６０で調停し
た結果、ただ１つのリクエスタにシステムバス１０の使
用権が与えられる。
【００２１】図２は、図１中のリクエスタ３０，３１の
より詳細な構成を示す回路ブロック図である。バンクビ
ジー管理部５０内には、各バンク４４対応に対応バンク
用バンクビジー管理部５１が設けられている。
【００２２】図３は、図１中の主記憶装置４０のより詳
細な構成を示す回路ブロック図である。主記憶装置４０
は、バンク４４に対するアクセスを制御を行うバンク制
御回路４３と、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡ
Ｍ）で構成される複数のバンク４４とから構成され、シ
ステムバス１０から入力したリクエストおよびアドレス
から該当バンク４４に対してアクセスを行う。
【００２３】図４は、図２中のバンクビジー管理部５０
内に各バンク４４対応に設けられている対応バンク用バ
ンクビジー管理部５１の内部構成図である。対応するバ
ンク４４毎に同じ回路が複数存在する。どのバンク４４
に対応する対応バンク用バンクビジー管理部５１を使用
するのかは、システムバス調停回路６０から入力したバ
ンク番号により選択される。バンク４４のビジー管理は
シフトレジスタ５３により行われ、シフトレジスタ５３
には、システムバス調停回路６０から入力したリクエス
トタイプによりそれぞれに対応したビジーパターンがセ
ットされる。ビジーパターンを任意に設定可能としてお
くことで、バンク４４で使用するＲＡＭが制限されな
い。第１の実施の形態では、３システムバスクロックを
システムバス１０の１サイクルとしており、シフトレジ
スタ５３は毎サイクルシフトを行っている。そのバンク
４４のビジー状態算出は、シフトレジスタ５３とシフト
レジスタ５３にセットされるビジーパターンとの重なり
を検出することで行う。ビジーパターンは、”０”と”
ｌ”とで表記され、システムバス１０にリクエストが発
行されるタイミングを基準として実際にバンク４４が使
用される期間を”１”として定義される。したがって、
シフトレジスタ５３とビジーパターンとのＡＮＤを行
い、１ビットでも”ｌ”となる箇所が存在すれば、その
バンク４４に対してリクエストを発行することが不可能
であることを表す。バンク４４のビジー状態は、全ての
リクエストタイプに対して個別に算出されるため、例え
ばリードリクエストに対してビジー中でもライトリクエ
ストに対してはリクエスト発行可能となる場合も存在す
る。通常、このままの回路では、ライトリクエスト後の
リードリクエストに対してビジー状態となり、ライトリ
クエスト後、ライトリクエスト完了までリードリクエス
トが発行できない状態となってしまう。リードビジー制
御５２は、この状態を回避するように、ライトリクエス
トが発行されても、リードに対してはそのままビジー状
態を点灯するのではなく、主記憶装置４０でライトリク
エストの受け付け後、同一バンク４４に対するリードリ
クエストを受け付け可能な期間のみリードに対するビジ
ー状態をマスクする。すなわち、リードビジー制御５２
は、バンク４４を有効に使用するために、ライトリクエ
ストが発行された後でも、実際にライトが実行されるま
でにリードリクエストが発行可能なようにリードビジー
状態を制御する。
【００２４】次に、このように構成された第１の実施の
形態に係るパイプライン方式のバスを用いたメモリ制御
方式の動作について説明する。
【００２５】リクエスタ３０または３１では、ＭＰＵ３
２またはＩ／Ｏ３３からリクエストがあると、リクエス
ト発行制御回路３４が、バンクビジー管理部５０からバ
ンク４４のビジー状態を入力し、リクエストを発行した
いバンク４４がビジー中でなければ、システムバス調停
回路６０に対してシステムバス獲得要求を行う。
【００２６】システムバス調停回路６０は、リクエスト
発行制御回路３４からシステムバス獲得要求があると、
システムバス調停回路制御信号２０を介して他のリクエ
スタ３０，３１ヘシステムバス獲得要求を送出するとと
もに、他のリクエスタ３０，３１からのシステムバス獲
得要求を入力し、全てのシステムバス獲得要求から最適
なリクエスタ３０，３１からのシステムバス獲得要求に
対してシステムバス１０の使用権を与える。このとき、
自リクエスタ３０，３１がシステムバス１０を獲得する
と、システムバス調停回路６０は、システムバス１０を
獲得したことをリクエスト発行制御回路３４に通知し、
リクエスト発行制御回路３４は、リクエストをシステム
バス１０へ発行する。
【００２７】また、システムバス調停回路６０は、自リ
クエスタ３０，３１によるシステムバス１０の獲得の成
否にかかわらず、バンクビジー管理部５０に対して、シ
ステムバス１０を獲得したリクエストの使用するリクエ
ストタイプおよびバンク番号を通知する。
【００２８】バンクビジー管理部５０は、システムバス
調停回路６０からリクエストタイプおよびバンク番号を
入力すると、それに基づきバンク４４のビジー管理を行
う。すなわち、バンクビジー管理部５０では、バンク番
号に対応する対応バンク用バンクビジー管理部５１が、
シフトレジスタ５３にリクエストタイプ毎に選択された
ビジーパターンをセットし、シフトレジスタ５３とリク
エストタイプ毎のビジーパターンとの重なり検出を行っ
た結果、重なりが発生している期間をバンク４４のビジ
ー状態としてリクエスト発行制御回路３４へ通知する。
この際、リードビジー制御５２は、バンク４４を有効に
使用するために、ライトリクエストが発行された後で
も、実際にライトが実行されるまでにリードリクエスト
が発行可能なようにリードビジー状態を制御する。
【００２９】主記憶装置４０では、システムバス１０か
らリクエストタイプおよびアドレスを受け取ると、バン
ク制御回路４３が、受け取ったリクエストタイプおよび
アドレスに基づきバンク４４へのアクセスを行う。リク
エストタイプがリードであれば、バンク制御回路４３
は、システムバス１０で規定された一定期間後にリード
データをシステムバス１０へ送出し、リクエストタイプ
がライトであればシステムバス１０で規定された一定期
間後にライトデータを受け付け、バンク４４へデータの
ライトを行う。また、ライトリクエストを受け取っても
システムバス１０からライトデータを受け取るまではラ
イト動作を行わない。この間に同一バンク４４に対して
リードリクエストを受け取ると、バンク制御回路４３
は、リードリクエストを優先して実行する。このとき、
バンク４４のビジーが重なる場合には、ライトリクエス
トがリードリクエストの完了まで待たされるように制御
を行う。
【００３０】図５は、本発明の第２の実施の形態に係る
パイプライン方式のバスを用いたメモリ制御方式におけ
るリクエスタ３０，３１のより詳細な構成を示す回路ブ
ロック図である。第２の実施の形態におけるリクエスタ
３０，３１は、図２に示した第１の実施の形態における
リクエスタ３０，３１に対して、バンク４４のリフレッ
シュ実行間隔を制御するリフレッシュ制御回路３５を付
加するようにしたものである。
【００３１】図６は、図５中のバンクビジー管理部５０
内に各バンク４４対応に設けられている対応バンク用バ
ンクビジー管理部５１の内部構成図である。対応するバ
ンク４４毎に同じ回路が複数存在する。どのバンク４４
に対応する対応バンク用バンクビジー管理部５１を使用
するのかは、システムバス調停回路６０から入力したバ
ンク番号により選択される。バンク４４のビジー管理は
シフトレジスタ５３により行われ、シフトレジスタ５３
には、システムバス調停回路６０から入力したリクエス
トタイプによりそれぞれに対応したビジーパターンがセ
ットされる。ビジーパターンを任意に設定可能としてお
くことで、バンク４４で使用するＲＡＭが制限されな
い。第１の実施の形態では、３システムバスクロックを
システムバス１０の１サイクルとしており、シフトレジ
スタ５３は毎サイクルシフトを行っている。そのバンク
４４のビジー状態算出は、シフトレジスタ５３とシフト
レジスタ５３にセットされるビジーパターンとの重なり
を検出することで行う。ビジーパターンは、”０”と”
ｌ”とで表記され、システムバス１０にリクエストが発
行されるタイミングを基準として実際にバンク４４が使
用される期間を”１”として定義される。したがって、
シフトレジスタ５３とビジーパターンとのＡＮＤを行
い、１ビットでも”ｌ”となる箇所が存在すれば、その
バンク４４に対してリクエストを発行することが不可能
であることを表す。バンク４４のビジー状態は、全ての
リクエストタイプに対して個別に算出されるため、例え
ばリードリクエストに対してビジー中でもライトリクエ
ストに対してはリクエスト発行可能となる場合も存在す
る。通常、このままの回路では、ライトリクエスト後の
リードリクエストに対してビジー状態となり、ライトリ
クエスト後、ライトリクエスト完了までリードリクエス
トが発行できない状態となってしまう。リードビジー制
御５２は、この状態を回避するように、ライトリクエス
トが発行されても、リードに対してはそのままビジー状
態を点灯するのではなく、主記憶装置４０でライトリク
エストの受け付け後、同一バンク４４に対するリードリ
クエストを受け付け可能な期間のみリードに対するビジ
ー状態をマスクする。すなわち、リードビジー制御５２
は、バンク４４を有効に使用するために、ライトリクエ
ストが発行された後でも、実際にライトが実行されるま
でにリードリクエストが発行可能なようにリードビジー
状態を制御する。
【００３２】次に、このように構成された第２の実施の
形態に係るパイプライン方式のバスを用いたメモリ制御
方式の動作について、第１の実施の形態に係るパイプラ
イン方式のバスを用いたメモリ制御方式の動作と相違す
る点を中心に説明する。
【００３３】リフレッシュ制御回路３５は、全リクエス
タ３０，３１内で等しく動作し、リフレッシュの実行を
必要とするバンク４４が発生した場合、リフレッシュを
必要とするバンク４４のバンク番号を使用してリクエス
ト発行制御回路３４に対してリフレッシュ要求を行う。
【００３４】リクエスト発行制御回路３４は、リフレッ
シュ制御回路３５からリフレッシュ要求を受け付ける
と、バンクビジー管理部５０からのバンクビジー状態を
参照して該当バンク４４がバンクビジー状態でないこと
を確認し、システムバス調停回路６０に対してシステム
バス獲得要求を行う。
【００３５】システムバス調停回路６０は、リクエスト
発行制御回路３４からシステムバス獲得要求があると、
システムバス調停回路制御信号２０を介して他のリクエ
スタ３０，３１ヘシステムバス獲得要求を送出するとと
もに、他のリクエスタ３０，３１からのシステムバス獲
得要求を入力し、全てのシステムバス獲得要求から最適
なリクエスタ３０，３１からのシステムバス獲得要求に
対してシステムバス１０の使用権を与える。このとき、
自リクエスタ３０，３１がシステムバス１０を獲得する
と、システムバス調停回路６０は、システムバス１０を
獲得したことをリクエスト発行制御回路３４に通知し、
リクエスト発行制御回路３４は、リフレッシュ要求を通
常のリクエストとしてシステムバス１０へ発行する。
【００３６】また、システムバス調停回路６０は、自リ
クエスタ３０，３１によるシステムバス１０の獲得の成
否にかかわらず、バンクビジー管理部５０に対して、シ
ステムバス１０を獲得したリクエストの使用するリクエ
ストタイプおよびバンク番号を通知する。
【００３７】バンクビジー管理部５０は、システムバス
調停回路６０からリクエストタイプおよびバンク番号を
入力すると、それに基づきバンク４４のビジー管理を行
う。すなわち、バンクビジー管理部５０では、バンク番
号に対応する対応バンク用バンクビジー管理部５１が、
シフトレジスタ５３にリクエストタイプ毎に選択された
ビジーパターンをセットし、シフトレジスタ５３とリク
エストタイプ毎のビジーパターンとの重なり検出を行っ
た結果、重なりが発生している期間をバンク４４のビジ
ー状態としてリクエスト発行制御回路３４へ通知する。
【００３８】主記憶装置４０では、システムバス１０か
らリフレッシュ要求のリクエストタイプおよびアドレス
を受け取ると、バンク制御回路４３が、受け取ったリク
エストタイプおよびアドレスに基づきバンク４４へのア
クセスを行い、該当バンク４４をリフレッシュする。
【００３９】図７は、本発明の第３の実施の形態に係る
パイプライン方式のバスを用いたメモリ制御方式の概略
構成図である。本実施の形態に係るパイプライン方式の
バスを用いたメモリ制御方式は、図１に示した第１の実
施の形態に係るパイプライン方式のバスを用いたメモリ
制御方式に対して、主記憶装置４０にリフレッシュ制御
回路４１およびバンクビジー管理部５０を備えるように
したものである。すなわち、主記憶装置４０は、バンク
制御回路４３と、複数のバンク４４と、バンクビジー管
理部５０と、リフレッシュ制御回路４１とから構成され
ている。
【００４０】図８は、図７中のリクエスタ３０，３１の
より詳細な構成を示す回路ブロック図であり、図２に示
した第１の実施の形態におけるリクエスタ３０，３１に
対して、バンクビジー管理部５０にシステムバス１０を
介してリフレッシュ要求が入力されるようにしたもので
ある。
【００４１】図９は、図７中の主記憶装置４０のより詳
細な構成を示す回路ブロック図であり、図３に示した第
１の実施の形態における主記憶装置４０に対して、バン
クビジー管理部５０と、リフレッシュ制御回路４１とを
付加したことを示している。すなわち、主記憶装置４０
は、バンク４４に対するアクセス制御を行うバンク制御
回路４３と、リフレッシュの実行を指示するリフレッシ
ュ制御回路４１と、ＤＲＡＭで構成された複数のバンク
４４と、システムバス１０を介して受け付けたリクエス
トタイプおよびバンク番号から当該バンク４４のビジー
状態を示すバンクビジー管理部５０とから構成されてい
る。
【００４２】主記憶装置４０内のバンクビジー管理部５
０は、リクエスタ３０，３１内のバンクビジー管理部５
０と同じ回路構成を有しており、リクエスタ３０，３１
内のバンクビジー管理部５０に対して１サイクルずれで
動作する。主記憶装置４０内のバンクビジー管理部５０
は、システムバス１０から受け取ったリクエストを基に
動作し、リフレッシュの実行タイミングを検出するため
にのみ使用される。
【００４３】リフレッシュ制御回路４１は、主記憶装置
４０内のバンク４４がＤＲＡＭで構成されていた場合に
ＤＲＡＭのリフレッシュの実行を指示する。すなわち、
リフレッシュ制御回路４１は、バンク４４に対するリフ
レッシュのタイミングを算出し、主記憶装置４０内のバ
ンクビジー管理部５０に対して直接リフレッシュの指示
を行い、リクエスタ３０，３１内のバンクビジー管理部
５０に対してシステムバス１０を介してリフレッシュの
指示を行う。このとき、リフレッシュの指示はシステム
バス１０の空きビットを使用して行われるため、リクエ
スタ３０，３１からのリクエストを妨げることはない。
この後、主記憶装置４０内のバンクビジー管理部５０か
らリフレッシュ実行可を通知されると、リフレッシュ制
御回路４１は、バンク制御回路４３に対してリフレッシ
ュ要求を行う。
【００４４】図１０は、図８中および図９中のバンクビ
ジー管理部５０内に各バンク４４対応に設けられている
対応バンク用バンクビジー管理部５１の内部構成図であ
り、図６に示した対応バンク用バンクビジー管理部５１
に対して、リフレッシュ制御フリップフロップ（以下、
リフレッシュ制御ＦＦと略記する）５４が付加されたも
のである。対応バンク用バンクビジー管理部５１は、リ
フレッシュの指示を受け付けると、いったんリフレッシ
ュ制御ＦＦ５４を点灯し、全リクエストタイプに対して
ビジー状態とする。これは、リフレッシュを最優先で実
行するために他のリクエストを対象バンク４４に対して
発行させないためである。リフレッシュ制御ＦＦ５４
は、リフレッシュが実行可能な状態となるまで保持さ
れ、リフレッシュ実行可能となった時点でリフレッシュ
制御回路４１へリフレッシュ実行可を通知する。
【００４５】次に、このように構成された第３の実施の
形態に係るパイプライン方式のバスを用いたメモリ制御
方式の動作について、第１の実施の形態に係るパイプラ
イン方式のバスを用いたメモリ制御方式の動作と相違す
る点を中心に説明する。
【００４６】主記憶装置４０では、リフレッシュ制御回
路４１が、バンク４４に対するリフレッシュのタイミン
グを算出し、主記憶装置４０内のバンクビジー管理部５
０に対して直接リフレッシュの指示を行い、リクエスタ
３０，３１内のバンクビジー管理部５０に対してシステ
ムバス１０を介してリフレッシュの指示を行う。
【００４７】主記憶装置４０内のバンクビジー管理部５
０では、リフレッシュ制御回路４１からリフレッシュの
指示およびバンク番号を入力すると、バンク番号に対応
する対応バンク用バンクビジー管理部５１が、リフレッ
シュ制御ＦＦ５４を点灯し、全リクエストタイプに対し
てビジー状態にする。これは、リフレッシュの実行タイ
ミングを作るためである。リフレッシュ制御ＦＦ５４
は、リフレッシュが実行可能な状態となるまで保持さ
れ、リフレッシュが実行可能となった時点でリフレッシ
ュ制御回路４１へリフレッシュ実行可を通知する。
【００４８】リフレッシュ制御回路４１は、主記憶装置
４０内のバンクビジー管理部５０からリフレッシュ実行
可の通知を受けると、バンク制御回路４３に対してリフ
レッシュ要求を行う。
【００４９】バンク制御回路４３は、リフレッシュ要求
を受けると、バンク番号に該当するバンク４４をリフレ
ッシュする。
【００５０】一方、リクエスタ３０，３１内のバンクビ
ジー管理部５０では、システムバス１０を介してリフレ
ッシュの指示を受け付けると、バンク番号の対応バンク
用バンクビジー管理部５１が、リフレッシュ制御ＦＦ５
４を点灯し、バンク４４の全リクエストタイプに対する
ビジー状態をリクエスト発行制御回路３４へ通知する。
リフレッシュ制御ＦＦ５４は、リフレッシュが実行可能
な状態となるまで保持される。
【００５１】図１１は、本発明の第４の実施の形態に係
るパイプライン方式のバスを用いたメモリ制御方式の概
略構成図である。本実施の形態に係るパイプライン方式
のバスを用いたメモリ制御方式は、図７に示した第３の
実施の形態に係るパイプライン方式のバスを用いたメモ
リ制御方式におけるリフレッシュ制御回路４１に代え
て、主記憶装置４０にリフレッシュ／リライト制御回路
４２を備えるようにしたものである。すなわち、主記憶
装置４０は、バンク制御回路４３と、複数のバンク４４
と、バンクビジー管理部５０と、リフレッシュ／リライ
ト制御回路４２とから構成されている。
【００５２】図１２は、図１１中のリクエスタ３０，３
１のより詳細な構成を示す回路ブロック図であり、図８
に示した第３の実施の形態におけるリクエスタ３０，３
１に対して入力されていたリフレッシュの指示の代わり
に、リフレッシュ／リライトの指示が入力されるように
したものである。
【００５３】図１３は、図１１中の主記憶装置４０のよ
り詳細な構成を示す回路ブロック図であり、図９中のリ
フレッシュ制御回路４１がリフレッシュ／リライト制御
回路４２となっていることを示している。主記憶装置４
０内のバンクビジー管理部５０は、システムバス１０か
ら受け取ったリクエストタイプおよびバンク番号を基に
動作し、リフレッシュの実行タイミングと、バンク４４
からのリードデータに訂正可能エラーを検出した場合の
リライト（再書き込み）のタイミングとを検出するため
に使用される。リフレッシュ／リライト制御回路４２
は、図９中のリフレッシュ制御回路４１について説明し
たリフレッシュ動作に加えて、リライト動作の制御を行
う。
【００５４】図１４は、図１２中および図１３中のバン
クビジー管理部５０内に各バンク４４対応に設けられて
いる対応バンク用バンクビジー管理部５１の内部構成図
であり、図１０に示した第３の実施の形態における対応
バンク用バンクビジー管理部５１に対して、さらにリラ
イト制御フリップフロップ（以下、リライト制御ＦＦと
略記する）５５が付加されたものである。
【００５５】このように構成された第４の実施の形態に
係るパイプライン方式のバスを用いたメモリ制御方式の
動作について、第３の実施の形態に係るパイプライン方
式のバスを用いたメモリ制御方式の動作と相違する点を
中心に説明する。
【００５６】リフレッシュ／リライト制御回路４２は、
バンク４４からのリードデータに訂正可能エラーを検出
すると、主記憶装置４０内のバンクビジー管理部５０に
対して直接リライトの指示を行い、リクエスタ３０，３
１内のバンクビジー管理部５０に対してシステムバス１
０を介してリライトの指示を行う。このとき、リライト
の指示はシステムバス１０の制御線を使用して行われる
ため、リクエスタ３０，３１からのリクエストを妨げる
ことはない。
【００５７】主記憶装置４０内のバンクビジー管理部５
０では、リフレッシュ／リライト制御回路４２からリラ
イトの指示およびバンク番号を受け付けると、バンク番
号の対応バンク用バンクビジー管理部５１が、いったん
リライト制御ＦＦ５５を点灯し、全リクエストタイプに
対してビジー状態とする。これは、リライトの実行タイ
ミングを作るためである。リライト制御ＦＦ５５は、リ
ライトが実行可能な状態となるまで保持され、リライト
実行可能となった時点でリフレッシュ／リライト制御回
路４２へリライト実行可を通知する。
【００５８】主記憶装置４０内のバンクビジー管理部５
０からリライト実行可が通知されると、リフレッシュ／
リライト制御回路４２は、バンク制御回路４３に対して
リライト要求を行う。
【００５９】バンク制御回路４３は、リライト要求を受
けると、バンク番号に該当するバンク４４にリライトを
行う。
【００６０】一方、リクエスタ３０，３１内のバンクビ
ジー管理部５０では、システムバス１０を介してリライ
トの指示を受け付けると、バンク番号の対応バンク用バ
ンクビジー管理部５１が、リライト制御ＦＦ５５を点灯
し、バンク４４の全リクエストタイプに対するビジー状
態をリクエスト発行制御回路３４へ通知する。リライト
制御ＦＦ５５は、リライトが実行可能な状態となるまで
保持される。
【００６１】図１５は、第１，第２，第３および第４の
実施の形態に係るパイプライン方式のバスを用いたメモ
リ制御方式におけるリード時のタイミングを表してお
り、システムバス１０のＡがアドレス送出サイクル、Ｄ
０が前半のデータ、Ｄｌが後半のデータの送出サイクル
を表している。あるリクエスタ３０，３１からシステム
バス獲得要求をＡサイクルで送出した結果システムバス
１０を獲得すると、次のＡサイクルにリクエスト／アド
レスを送出する。このリクエスト／アドレスに対して主
記憶装置４０からＤ０／Ｄｌのタイミングでリードデー
タが送出される。この場合、リクエスタ３０，３１内の
バンクビジー管理部５０内のシフトレジスタ５３は、Ｄ
ｌサイクルのタイミングでセットされ、リクエスト／ア
ドレス送出と同時にビジーが点灯する。第１，第２，第
３および第４の実施の形態では、リードリクエストが発
行されたことに対して同一バンク４４へはリードとリー
ドモディファイライトとがビジー状態となる。主記憶装
置４０内のバンクビジー管理部５０は、システムバス１
０から受け付けたリクエストに対して、リクエスタ３
０，３１の１サイクル遅れのＤ０サイクルで、シフトレ
ジスタ５３がセットされ、同じくビジーを点灯する。
【００６２】図１６は、第１，第２，第３および第４の
実施の形態に係るパイプライン方式のバスを用いたメモ
リ制御方式におけるライト時のタイミングを表してい
る。システムバス１０の獲得までの流れは、図１５のリ
ード時のタイミングと同じである。ライトデータはリク
エスト／アドレスを送出したリクエスタ３０，３１がＤ
０／Ｄｌのタイミングでシステムバス１０で送出し、そ
れを受け取った主記憶装置４０が該当バンク４４へライ
トを実行する。第１，第２，第３および第４の実施の形
態では、ライトリクエストが発行されたことに対して同
一バンク４４へはリード，ライトおよびリードモディフ
ァイライトがタイムチャートで示されるようにビジー状
態となる。
【００６３】図１７は、第２，第３および第４の実施の
形態に係るパイプライン方式のバスを用いたメモリ制御
方式におけるリードモディファイライト時のタイミング
を表している。システムバス１０の獲得までの流れは、
図１５のリード時のタイミングと同じである。第２，第
３および第４の実施の形態では、リードモディファイラ
イトリクエストが発行されたことに対して同一バンク４
４へはリード，ライトおよびリードモディファイライト
がタイムチャートで示されるようにビジー状態となる。
【００６４】図１８は、第３および第４の実施の形態に
係るパイプライン方式のバスを用いたメモリ制御方式に
おけるリフレッシュ時のタイミングを表している。
は、リフレッシュ対象のバンク４４がビジー状態でない
場合を表しており、バンクビジー管理部５０のリフレッ
シュ制御ＦＦ５４が点灯することで、全てのリクエスト
タイプに対してビジー状態となることを表している。
は、リフレッシュ対象のバンク４４がビジー状態ですぐ
にリフレッシュが発行できない場合を表している。リフ
レッシュ制御ＦＦ５４は、リードのビジーが解除された
次のタイミングでリセットされ、リフレッシュが発行さ
れる。
【００６５】図１９は、第４の実施の形態に係るパイプ
ライン方式のバスを用いたメモリ制御方式におけるリラ
イト時のタイミングを表している。は、リライト対象
のバンク４４がビジー状態でない場合を表しており、バ
ンクビジー管理部５０のリライト制御ＦＦ５５が点灯す
ることで、全てのリクエストタイプに対してビジー状態
となることを表している。は、リライト対象のバンク
４４がビジー状態ですぐにリライトが発行できない場合
を表している。リライト制御ＦＦ５５は、リードモディ
ファイライトのビジーが解除された次のタイミングでリ
セットされ、リライトが発行される。
【００６６】図２０は、第１，第２，第３および第４の
実施の形態に係るパイプライン方式のバスを用いたメモ
リ制御方式におけるライトリクエスト後に同一バンク４
４に対してリードリクエストが発行された場合を表して
いる。先に発行されたライトリクエストは、データをシ
ステムバス１０から受け取るまで待たされており、その
間に受け付けたリードリクエストが優先的に実行され
る。
【００６７】
【発明の効果】第１の効果は、システムバスに対して無
駄なリクエストの発行がなくなり、システムバスを有効
に使用することで、性能の向上が望めるということであ
る。その理由は、リクエスト発行装置（ＣＰＵユニッ
ト，Ｉ／Ｏユニット）がメモリ装置内のバンクの状態を
意識し、システムバスに対してリクエストの発行を行う
ため、システムバスに対して一切無駄なリクエストが発
行されることがないからである。
【００６８】第２の効果は、メモリ制御装置が極端に簡
単な論理で構成可能であり、ハードウェア量も小さなも
のとなることである。その理由は、パイプライン制御方
式のバスを用いることで、メモリ制御装置がシステムバ
スの調停に参加する必要がないことと、バンクのビジー
管理をリクエスト発行装置が行うため、余分なバッファ
を持つ必要がないこととからである。
【００６９】第３の効果は、パイプライン方式のバスを
用いた場合にバンクの使用率が悪化するのを防ぐことが
できるということである。その理由は、バンクのビジー
管理およびメモリ制御装置がライトリクエスト後でも同
一バンクにリードリクエストが発行可能なように制御さ
れるからである。
【００７０】第４の効果は、使用するＲＡＭの種別また
はサイクルタイムに影響されないことである。その理由
は、バンクのビジー管理にシフトレジスタを用い、任意
にビジーパターンが設定可能であるからである。
【図面の簡単な説明】
【図１】本発明の第１および第２の実施の形態に係るパ
イプライン方式のバスを用いたメモリ制御方式を示す概
略構成図である。
【図２】図１中のリクエスタのより詳細な構成を示す回
路ブロック図である。
【図３】図１中の主記憶装置のより詳細な構成を示す回
路ブロック図である。
【図４】図２中のバンクビジー管理部内に各バッファ対
応に設けられている対応バンク用バンクビジー管理部の
内部構成図である。
【図５】第２の実施の形態に係るパイプライン方式のバ
スを用いたメモリ制御方式におけるリクエスタのより詳
細な構成を示す回路ブロック図である。
【図６】図５中のバンクビジー管理部内に各バッファ対
応に設けられている対応バンク用バンクビジー管理部の
内部構成図である。
【図７】本発明の第３の実施の形態に係るパイプライン
方式のバスを用いたメモリ制御方式を示す概略構成図で
ある。
【図８】図７中のリクエスタのより詳細な構成を示す回
路ブロック図である。
【図９】図７中の主記憶装置のより詳細な構成を示す回
路ブロック図である。
【図１０】図８中および図９中のバンクビジー管理部内
に各バッファ対応に設けられている対応バンク用バンク
ビジー管理部の内部構成図である。
【図１１】本発明の第４の実施の形態に係るパイプライ
ン方式のバスを用いたメモリ制御方式を示す概略構成図
である。
【図１２】図１１中のリクエスタのより詳細な構成を示
す回路ブロック図である。
【図１３】図１１中の主記憶装置のより詳細な構成を示
す回路ブロック図である。
【図１４】図１１中のバンクビジー管理部内に各バッフ
ァ対応に設けられている対応バンク用バンクビジー管理
部の内部構成図である。
【図１５】本発明の第１，第２，第３および第４の実施
の形態に係るパイプライン方式のバスを用いたメモリ制
御方式におけるリード時のタイムチャートである。
【図１６】本発明の第１，第２，第３および第４の実施
の形態に係るパイプライン方式のバスを用いたメモリ制
御方式におけるライト時のタイムチャートである。
【図１７】本発明の第２，第３および第４の実施の形態
に係るパイプライン方式のバスを用いたメモリ制御方式
におけるリードモディファイライト時のタイムチャート
である。
【図１８】本発明の第３および第４の実施の形態に係る
パイプライン方式のバスを用いたメモリ制御方式におけ
るリフレッシュ時のタイムチャートである。
【図１９】本発明の第４の実施の形態に係るパイプライ
ン方式のバスを用いたメモリ制御方式におけるリライト
時のタイムチャートである。
【図２０】本発明の第１，第２，第３および第４の実施
の形態に係るパイプライン方式のバスを用いたメモリ制
御方式におけるライト後の同一バンクに対するリード時
のタイムチャートである。
【符号の説明】
１０ システムバス ２０ システムバス調停回路信号 ３０ リクエスタ（ＣＰＵユニット） ３１ リクエスタ（Ｉ／Ｏユニット） ３２ ＭＰＵ ３３ Ｉ／Ｏ ３４ リクエスト発行制御回路 ４０ 主記憶装置 ４１ リフレッシュ制御回路 ４２ リフレッシュ／リライト制御回路 ４３ バンク制御回路 ４４ バンク ５０ バンクビジー管理部 ５１ 対応バンク用バンクビジー管理部 ５２ リードビジー制御 ５３ シフトレジスタ ５４ リフレッシュ制御ＦＦ ５５ リライト制御ＦＦ ６０ システムバス調停回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/368,12/06 G06F 13/18,15/16

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＣＰＵユニットあるいはＩ／Ｏユニット
    からなる複数のリクエスト発行装置と、ＲＡＭで構成さ
    れる複数のバンクからなる主記憶装置とがパイプライン
    方式のシステムバスを介して接続されるコンピュータに
    おいて、 システムバスにはシステムバス調停回路制御信号を備
    え、 リクエスト発行装置は、主記憶装置に対するリクエスト
    を送出する場合にバンクビジー管理手段から通知される
    バンクのビジー状態を参照し該当バンクがビジー状態で
    ないことを確認してからシステムバス調停回路制御信号
    を介してシステムバス獲得要求を行うリクエスト発行制
    御手段と、システムバス調停回路制御信号を介してシス
    テムバス獲得要求としてリクエストタイプおよびバンク
    番号を入力し、調停の結果システムバスを獲得したシス
    テムバス獲得要求のリクエストタイプおよびバンク番号
    をバンクビジー管理手段に送出し、自リクエスト発行装
    置がシステムバスを獲得した場合には前記リクエスト発
    行制御手段に対して自リクエスト発行装置がシステムバ
    スを獲得したことを通知するシステムバス調停手段と、
    このシステムバス調停手段から入力したリクエストタイ
    プおよびバンク番号を基に対象バンクをビジーとする
    が、ライトリクエストが発行された後でも実際にライト
    が実行されるまでにリードリクエストが発行可能なよう
    にリードビジー状態を制御し、前記リクエスト発行制御
    手段に対して主記憶装置内のバンクのビジー状態を通知
    するバンクビジー管理手段とを有し、 主記憶装置は、リクエスト発行装置よりシステムバスを
    介して受け付けたリクエストタイプおよびアドレスから
    バンクに対するアクセスを制御するバンク制御手段を有
    することを特徴とするパイプライン方式のバスを用いた
    メモリ制御方式。
  2. 【請求項２】 ＣＰＵユニットあるいはＩ／Ｏユニット
    からなる複数のリクエスト発行装置と、ＤＲＡＭで構成
    される複数のバンクからなる主記憶装置とがパイプライ
    ン方式のシステムバスを介して接続されるコンピュータ
    において、 システムバスにはシステムバス調停回路制御信号を備
    え、 リクエスト発行装置は、主記憶装置に対するリクエスト
    を送出する場合にバンクビジー管理手段から通知される
    バンクのビジー状態を参照し該当バンクがビジー状態で
    ないことを確認してからシステムバス調停回路制御信号
    を介してシステムバス獲得要求を行うリクエスト発行制
    御手段と、システムバス調停回路制御信号を介してシス
    テムバス獲得要求としてリクエストタイプおよびバンク
    番号を入力し、調停の結果システムバスを獲得したシス
    テムバス獲得要求のリクエストタイプおよびバンク番号
    をバンクビジー管理手段に送出し、自リクエスト発行装
    置がシステムバスを獲得した場合には前記リクエスト発
    行制御手段に対して自リクエスト発行装置がシステムバ
    スを獲得したことを通知するシステムバス調停手段と、
    このシステムバス調停手段から入力したリクエストタイ
    プおよびバンク番号を基に対象バンクをビジーとする
    が、ライトリクエストが発行された後でも実際にライト
    が実行されるまでにリードリクエストが発行可能なよう
    にリードビジー状態を制御し、前記リクエスト発行制御
    手段に対して主記憶装置内のバンクのビジー状態を通知
    するバンクビジー管理手段と、主記憶装置内のバンクの
    リフレッシュの間隔を監視してリフレッシュの実行を必
    要とするバンクが発生した場合にリフレッシュ要求を前
    記リクエスト発行制御手段に対して発行するリフレッシ
    ュ制御手段とを有し、 主記憶装置は、複数のリクエスト発行装置よりシステム
    バスを介して受け付けたリクエストタイプおよびアドレ
    スからバンクに対するアクセスを制御するバンク制御手
    段を有することを特徴とするパイプライン方式のバスを
    用いたメモリ制御方式。
  3. 【請求項３】 ＣＰＵユニットあるいはＩ／Ｏユニット
    からなる複数のリクエスト発行装置と、ＤＲＡＭで構成
    される複数のバンクからなる主記憶装置とがパイプライ
    ン方式のシステムバスを介して接続されるコンピュータ
    において、 システムバスにはシステムバス調停回路制御信号を備
    え、 リクエスト発行装置は、主記憶装置に対するリクエスト
    を送出する場合にバンクビジー管理手段から通知される
    バンクのビジー状態を参照し該当バンクがビジー状態で
    ないことを確認してからシステムバス調停回路制御信号
    を介してシステムバス獲得要求を行うリクエスト発行制
    御手段と、システムバス調停回路制御信号を介してシス
    テムバス獲得要求としてリクエストタイプおよびバンク
    番号を入力し、調停の結果システムバスを獲得したシス
    テムバス獲得要求のリクエストタイプおよびバンク番号
    をバンクビジー管理手段に送出し、自リクエスト発行装
    置がシステムバスを獲得した場合には前記リクエスト発
    行制御手段に対して自リクエスト発行装置がシステムバ
    スを獲得したことを通知するシステムバス調停手段と、
    このシステムバス調停手段から入力したリクエストタイ
    プおよびバンク番号またはシステムバスを介して入力し
    たリフレッシュ要求およびバンク番号を基に対象バンク
    をビジーとするが、ライトリクエストが発行された後で
    も実際にライトが実行されるまでにリードリクエストが
    発行可能なようにリードビジー状態を制御し、前記リク
    エスト発行制御手段に対して主記憶装置内のバンクのビ
    ジー状態を通知するバンクビジー管理手段とを有し、 主記憶装置は、リクエスト発行装置よりシステムバスを
    介して受け付けたリクエストタイプおよびアドレスから
    バンクに対するアクセスを制御するバンク制御手段と、
    前記バンクのリフレッシュの間隔を監視してリフレッシ
    ュの実行を必要とするバンクが発生した場合に主記憶装
    置内のバンクビジー管理手段に対しては直接、リクエス
    ト発行装置に対してはシステムバスを介してリフレッシ
    ュ要求およびバンク番号を発行し、主記憶装置内のバン
    クビジー管理手段からリフレッシュ実行可能を示す指示
    を入力した場合に前記バンク制御手段に対してリフレッ
    シュ要求を発行するリフレッシュ制御手段と、システム
    バスから入力したリクエストタイプおよびバンク番号ま
    たは前記リフレッシュ制御手段から入力したリフレッシ
    ュ要求およびバンク番号を基に対象バンクをビジーと
    し、前記リフレッシュ制御手段から入力したリフレッシ
    ュ要求が実行可能であるかどうかの判断を行い、リフレ
    ッシュが実行可能であれば前記リフレッシュ制御手段に
    対してリフレッシュ実行可能を通知するバンクビジー管
    理手段とを有することを特徴とするパイプライン方式の
    バスを用いたメモリ制御方式。
  4. 【請求項４】 ＣＰＵユニットあるいはＩ／Ｏユニット
    からなる複数のリクエスト発行装置と、ＤＲＡＭで構成
    される複数のバンクからなる主記憶装置とがパイプライ
    ン方式のシステムバスを介して接続されるコンピュータ
    において、 システムバスにはシステムバス調停回路制御信号を備
    え、 リクエスト発行装置は、主記憶装置に対するリクエスト
    を送出する場合にバンクビジー管理手段から通知される
    バンクのビジー状態を参照し該当バンクがビジー状態で
    ないことを確認してからシステムバス調停回路制御信号
    を介してシステムバス獲得要求を行うリクエスト発行制
    御手段と、システムバス調停回路制御信号を介してシス
    テムバス獲得要求としてリクエストタイプおよびバンク
    番号を入力し、調停の結果システムバスを獲得したシス
    テムバス獲得要求のリクエストタイプおよびバンク番号
    をバンクビジー管理手段に送出し、自リクエスト発行装
    置がシステムバスを獲得した場合には前記リクエスト発
    行制御手段に対して自リクエスト発行装置がシステムバ
    スを獲得したことを通知するシステムバス調停手段と、
    このシステムバス調停手段から入力したリクエストタイ
    プおよびバンク番号，システムバスを介して入力したリ
    フレッシュ要求およびバンク番号またはシステムバスを
    介して入力したリライト要求を基に対象バンクをビジー
    とするが、ライトリクエストが発行された後でも実際に
    ライトが実行されるまでにリードリクエストが発行可能
    なようにリードビジー状態を制御し、前記リクエスト発
    行制御手段に対して主記憶装置内のバンクのビジー状態
    を通知するバンクビジー管理手段とを有し、 主記憶装置は、リクエスト発行装置よりシステムバスを
    介して受け付けたリクエストタイプおよびアドレスから
    バンクに対するアクセスを制御するバンク制御手段と、
    前記バンクのリフレッシュの間隔を監視してリフレッシ
    ュの実行を必要とするバンクが発生した場合に主記憶装
    置内のバンクビジー管理手段に対しては直接、リクエス
    ト発行装置に対してはシステムバスを介してリフレッシ
    ュ要求およびバンク番号を発行し、主記憶装置内のバン
    クビジー管理手段からリフレッシュ実行可能を示す指示
    を入力した場合に前記バンク制御手段に対してリフレッ
    シュ要求を発行し、さらにバンクからの読み出しデータ
    に訂正可能エラーを検出した場合に主記憶装置内のバン
    クビジー管理手段に対しては直接、リクエスト発行装置
    に対してはシステムバスを介してリライト要求を発行
    し、主記憶装置内のバンクビジー管理手段からリライト
    実行可能を示す指示を入力した場合に前記バンク制御手
    段に対してリライト要求を発行するリフレッシュ／リラ
    イト制御手段と、システムバスから入力したリクエスト
    タイプおよびバンク番号，前記リフレッシュ／リライト
    制御手段から入力したリフレッシュ要求およびバンク番
    号またはリライト要求を基に対象バンクをビジーとし、
    前記リフレッシュ／リライト制御手段から入力したリフ
    レッシュ要求またはリライト要求が実行可能であるかど
    うかの判断を行い、リフレッシュまたはリライトが実行
    可能であれば前記リフレッシュ／リライト制御手段に対
    してリフレッシュ実行可能またはリライト実行可能を通
    知するバンクビジー管理手段とを有することを特徴とす
    るパイプライン方式のバスを用いたメモリ制御方式。
  5. 【請求項５】 前記バンクビジー管理部が、リクエスト
    タイプ毎に選択されたビジーパターンとの重なり検出を
    行った結果、重なりが発生している期間をバンクのビジ
    ー状態として前記リクエスト発行制御手段へ通知するシ
    フトレジスタと、ライトリクエストが発行されたときに
    リードに対しては主記憶装置でライトリクエストの受け
    付け後に同一バンクに対するリードリクエストを受け付
    け可能な期間のみリードに対するビジー状態をマスクす
    るリードビジー制御とを含んで構成される請求項１ない
    し４記載のパイプライン方式のバスを用いたメモリ制御
    方式。
  6. 【請求項６】 前記バンクビジー管理部が、リクエスト
    タイプ毎に選択されたビジーパターンとの重なり検出を
    行った結果、重なりが発生している期間をバンクのビジ
    ー状態として前記リクエスト発行制御手段へ通知するシ
    フトレジスタと、ライトリクエストが発行されたときに
    リードに対しては主記憶装置でライトリクエストの受け
    付け後に同一バンクに対するリードリクエストを受け付
    け可能な期間のみリードに対するビジー状態をマスクす
    るリードビジー制御と、リフレッシュが実行可能な状態
    となるまで保持されリフレッシュ実行可能となった時点
    で前記リフレッシュ制御手段へリフレッシュ実行可を通
    知するリフレッシュ制御フリップフロップとを含んで構
    成される請求項２ないし４記載のパイプライン方式のバ
    スを用いたメモリ制御方式。
  7. 【請求項７】 前記バンクビジー管理部が、リクエスト
    タイプ毎に選択されたビジーパターンとの重なり検出を
    行った結果、重なりが発生している期間をバンクのビジ
    ー状態として前記リクエスト発行制御手段へ通知するシ
    フトレジスタと、ライトリクエストが発行されたときに
    リードに対しては主記憶装置でライトリクエストの受け
    付け後に同一バンクに対するリードリクエストを受け付
    け可能な期間のみリードに対するビジー状態をマスクす
    るリードビジー制御と、リフレッシュが実行可能な状態
    となるまで保持されリフレッシュ実行可能となった時点
    で前記リフレッシュ／リライト制御手段へリフレッシュ
    実行可を通知するリフレッシュ制御フリップフロップ
    と、リライトが実行可能な状態となるまで保持されリラ
    イト実行可能となった時点で前記リフレッシュ／リライ
    ト制御手段へリライト実行可を通知するリライト制御フ
    リップフロップとを含んで構成される請求項４記載のパ
    イプライン方式のバスを用いたメモリ制御方式。
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