JPH04305746A - キャッシュメモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチプロセッサシス
テムにおけるストア・イン・キャッシュメモリの制御を
行うキャッシュメモリ制御装置に関する。

【０００２】

【従来の技術】一般に、システムバスに接続された主記
憶装置を複数のプロセッサが共有するマルチプロセッサ
システムにおいては、性能向上とバスアクセス頻度の低
減を目的として、ストア・イン方式のキャッシュメモリ
が採用されている。このストア・イン方式のキャッシュ
メモリとは、プロセッサから主記憶装置に書き込み要求
が発生した場合、この該当するデータがキャッシュメモ
リに存在する時は、当面このキャッシュメモリのデータ
だけを書換え、キャッシュのブロックの割当の際に主記
憶装置に戻す方式である。

【０００３】図２に、このようなストア・イン方式のキ
ャッシュメモリを採用したマルチプロセッサシステムの
構成を示す。図のシステムは、複数のプロセッサ１、２
、…、Ｎと、主記憶装置１００　と、これらが接続され
るシステムバス２００　とからなる。プロセッサ１、２
、…Ｎは、それぞれＣＰＵ（中央処理装置）１ａ、２ａ
、…、Ｎａとキャッシュメモリ１ｂ、２ｂ、…、Ｎｂと
を有している。主記憶装置１００　は、ランダム・アク
セス・メモリからなり、種々のデータを格納している。 また、システムバス２００　では、要求から応答までの
間、バスを占有せずに通信が行われるスプリット方式が
採用され、各プロセッサ１、２、…、Ｎのキャッシュメ
モリ１ｂ、２ｂ、…、Ｎｂ間でのキャッシュ・コヒーレ
ンシが維持されるように管理されている。

【０００４】このようなマルチプロセッサシステムにお
いて、あるプロセッサでキャッシュ・ミスが発生した場
合、このプロセッサからシステムバス２００　にアドレ
スと共にリード要求が送出され、そのアドレスに対する
データの所有権を持つ他のプロセッサ又は主記憶装置が
データ応答を行う。

【０００５】また、あるプロセッサから主記憶装置１０
０　へのコピーバック条件が成立した場合、即ち、キャ
ッシュメモリのデータを所定のアルゴリズムにより主記
憶装置１００　に戻す条件が成立した場合、そのプロセ
ッサは自プロセッサ内のキャッシュメモリを読出し、主
記憶装置１００　に対してデータと共にライト要求を送
出する。その結果、コピーバックされたデータは主記憶
装置１００　に所有権が戻る。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来のキャッシュメモリ制御装置では、一旦、自プロセッ
サでのコピーバックが開始された後では、そのプロセッ
サのキャッシュメモリの読出し、およびデータの主記憶
装置１００　へのライトという一連の処理を行ってしま
う。 従って、例えば、このコピーバック処理中、バス２００
　上に他プロセッサからの同アドレスのデータのリード
要求が発生しても、それにビジーとして応答し、主記憶
装置１００　にコピーバックがなされていた。

【０００７】図３にこのような場合の説明図を示す。即
ち、今、仮にコピーバックを行うプロセッサをプロセッ
サ１とする。先ず、プロセッサ１はコピーバック処理を
開始する（図中、■）。そして、ここでプロセッサ２か
ら同一アドレスのデータリード要求が出されたとする（
図中、■）。しかしながら、上記プロセッサ１はコピー
バック処理を開始しているため、この時点での同一アド
レスのリード要求はビジーとして応答され、プロセッサ
１からの主記憶装置１００　へのコピーバック処理が行
われる（図中、■）。その後、再びプロセッサ２からそ
の同一アドレスのデータリード要求が出され、リード要
求の目的のデータは、主記憶装置１００　にコピーバッ
ク（ライト）された後に、主記憶装置１００　から、リ
ード応答として、リード要求元のプロセッサ２に返され
る（図中、■）。

【０００８】このように、上記従来のキャッシュメモリ
制御装置は、あるプロセッサが一旦コピーバック処理を
始めた場合、他プロセッサから同一アドレスのリード要
求が途中で入っても、目的のデータは主記憶装置１００
　にコピーバックされた後に、リード要求元の他プロセ
ッサに返却されるため、キャッシュミス時の応答時間が
大きいという問題点があった。

【０００９】本発明は、上記従来の問題点を解決するた
めになされたもので、キャッシュミス時の応答時間を短
縮することのできるキャッシュメモリ制御装置を提供す
ることを目的とする。

【００１０】

【課題を解決するための手段】本発明のキャッシュメモ
リ制御装置はストア・イン方式のキャッシュメモリを備
えた複数のプロセッサが、スプリット方式のシステムバ
スによって、主記憶装置を共有するマルチプロセッサシ
ステムにおけるキャッシュメモリ制御装置において、バ
ス上の他プロセッサからのリード要求の有無およびリー
ド要求アドレスを監視する監視手段と、自プロセッサの
前記主記憶装置へのコピーバック対象アドレスと前記リ
ード要求アドレスとが一致するか否かを検出する一致検
出手段と、前記自プロセッサがコピーバック処理を開始
してから、バス上に該コピーバックデータを送出するま
での間に、前記他プロセッサからのリード要求があり、
かつ、そのアドレスが一致した場合には、前記主記憶装
置にコピーバックすることなく、該他プロセッサに応答
データとして返却する制御手段とを備えたことを特徴と
するものである。

【００１１】

【作用】本発明のキャッシュメモリ制御装置は、監視手
段で、他プロセッサからのリード要求の有無およびその
リード要求アドレスを監視し、一致検出手段で自プロセ
ッサのコピーバック対象アドレスと他プロセッサのリー
ド要求アドレスが一致するかを検出する。自プロセッサ
がコピーバック処理を開始してから、バス上に該コピー
バックデータを送出するまでの間に、他プロセッサから
同一アドレスのリード要求があった場合、制御手段は、
コピーバックデータを他プロセッサへの応答データとし
て返却する。従って、あるプロセッサがキャッシュミス
した時のデータの応答時間が短縮される。

【００１２】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１はマルチプロセッサシステムにおける本
発明のキャッシュメモリ制御装置の実施例を示すブロッ
ク図である。図に示すプロセッサ１０は、各種命令の処
理を実行するＣＰＵ１１と、キャッシュメモリ制御装置
１２とからなる。キャッシュメモリ制御装置１２は、キ
ャッシュメモリ１３と、制御部１４と、バスインタフェ
ース部１５とからなる。キャッシュメモリ１３は、ラン
ダム・アクセス・メモリからなり、制御部１４は、監視
手段１６、一致検出手段１７、制御手段１８とを備えて
いる。

【００１３】監視手段１６は、バス２００　上の他のプ
ロセッサからのリード要求の有無およびリード要求アド
レスを監視する機能を有し、一致検出手段１７は、自プ
ロセッサ１０のコピーバック対象アドレスと他プロセッ
サからのリード要求アドレスとが一致するか否かを検出
する機能を有している。また、制御手段１８は、自プロ
セッサ１０がコピーバック処理を開始してから、バス２
００上にコピーバックデータを送出するまでの間に、他
プロセッサからのリード要求があり、かつ、そのアドレ
スが一致した場合は、主記憶装置１００　にコピーバッ
クせずに、リード要求を送出したプロセッサに対して応
答データを送出するよう制御する機能を有している。ま
た、バスインタフェース部１５は、既知のプロセッサと
バスとのインタフェース部である。尚、図面中には示し
ていないが、上述したプロセッサは、従来の図１に示し
た場合と同様に、プロセッサ１０、２０、…、Ｎとして
複数個設けられている。

【００１４】図４に、上記制御部１２の具体的な回路図
を示す。即ち、自プロセッサ１０がコピーバックしよう
としている対象アドレスデータを格納するコピーバック
アドレスレジスタ１９と、バスインタフェース部１５を
介して、バス１００　上のリード要求アドレスデータを
格納するリード要求アドレスレジスタ２０との出力がＥ
ｘ−ＮＯＲ（エクスクルーシブ・ノア）回路２１に入力
され、これらの構成により上述した一致検出手段１７を
構成している。尚、コピーバックアドレスレジスタ１９
およびリード要求アドレスレジスタ２０は、３２ビット
のレジスタである。また、Ｅｘ−ＮＯＲ回路２１の出力
はＡＮＤ回路２２の一方の入力端に接続され、ＡＮＤ回
路２２の他方の入力端には、バスインタフェース部１５
を介して、他のプロセッサからのリード要求があるか否
かを示すリード要求有無信号Ｃが入力されるよう構成さ
れている。更に、ＡＮＤ回路２２の出力はリード要求元
へのデータ応答動作の起動信号となる応答動作起動信号
を構成すると共に、ＮＯＴ回路２３を介して主記憶装置
１００　へのライト起動信号となるコピーバック起動信
号を構成している。

【００１５】次に、上記構成のキャッシュメモリ制御装
置の動作について説明する。図５は、その動作を示すフ
ローチャートである。先ず、コピーバック条件が発生す
ると、コピーバックアドレスレジスタ１９にコピーバッ
ク対象アドレスが入力される。これと共に制御部１４は
、コピーバック処理を開始し、コピーバックデータがキ
ャッシュメモリ１３から読み出される（ステップＳ１）
。そして、この時点から、データをバス２００　に送出
するまでの間、同アドレスに対するリード要求の有無を
常に監視する（ステップＳ２）。即ち、リード要求有無
信号Ｃが「１」であり、かつ、コピーバックアドレスレ
ジスタ１９の出力である対象アドレスＡと、リード要求
アドレスレジスタ２０の出力であるリード要求アドレス
Ｂとが一致し、Ｅｘ−ＮＯＲ回路２１の出力が「１」と
なる条件が成立するか否かを監視する。この条件が成立
した場合、制御部１４は、リード要求に対して応答する
（ステップＳ３）。即ち、応答動作起動信号Ｄが「１」
となり、リード要求元へのデータ応答動作を行う。また
、上記の条件が成立しない場合、制御部１４は通常のよ
うに主記憶装置１００　に対してコピーバック処理を行
う（ステップＳ４）。

【００１６】図６は、コピーバック動作の説明図である
。先ず、プロセッサ１０はコピーバック処理を開始する
（図中、■）。そして、ここでプロセッサ２０から同一
アドレスのデータリード要求が出されたとする（図中、
■）。ここで、従来は、この時点での同一アドレスのリ
ード要求は無視されるが、本実施例では、このリード要
求により、プロセッサ１０はプロセッサ２０にデータ応
答する（図中、■）。

【００１７】尚、上記実施例では、監視手段１６、一致
検出手段１７、制御手段１８を、図４に示した回路で構
成したが、この構成に限定されるものではなく、自プロ
セッサがコピーバック処理を開始してから、バス２００
　上にコピーバックデータが送出されるまでの間に、他
プロセッサから同一アドレスのリード要求があった場合
に、自プロセッサのコピーバックデータを他プロセッサ
に応答データとして返却できる機能を有するものであれ
ば、他の構成であっても良いことは勿論である。

【００１８】

【発明の効果】以上説明したように、本発明のキャッシ
ュメモリ制御装置によれば、自プロセッサがコピーバッ
ク処理を開始してから、バス上にコピーバックデータを
送出し始めるまでの間に、他プロセッサから同一アドレ
スのリード要求があった場合は、主記憶装置にコピーバ
ックせず、リード要求を出したプロセッサに直接応答デ
ータとして返すようにしたので、キャッシュミス時の応
答時間を短縮することができ、従って、各プロセッサの
性能向上を図ることができる。

【図面の簡単な説明】

【図１】本発明のキャッシュメモリ制御装置を備えたプ
ロセッサのブロック図である。

【図２】従来のキャッシュメモリ制御装置を備えたマル
チプロセッサシステムのブロック図である。

【図３】従来のキャッシュメモリ制御装置の動作を説明
するブロック図である。

【図４】本発明のキャッシュメモリ制御装置の具体的な
回路図である。

【図５】本発明のキャッシュメモリ制御装置の動作を示
すフローチャートである。

【図６】本発明のキャッシュメモリ制御装置の動作を説
明するブロック図である。

【符号の説明】

１０　　プロセッサ １１　　ＣＰＵ １２　　キャッシュメモリ制御装置 １３　　キャッシュメモリ １６　　監視手段 １７　　一致検出手段 １８　　制御手段

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ストア・イン方式のキャッシュメモリ
   を備えた複数のプロセッサが、スプリット方式のシステ
   ムバスによって、主記憶装置を共有するマルチプロセッ
   サシステムにおけるキャッシュメモリ制御装置において
   、バス上の他プロセッサからのリード要求の有無および
   リード要求アドレスを監視する監視手段と、自プロセッ
   サの前記主記憶装置へのコピーバック対象アドレスと前
   記リード要求アドレスとが一致するか否かを検出する一
   致検出手段と、前記自プロセッサがコピーバック処理を
   開始してから、バス上に該コピーバックデータを送出す
   るまでの間に、前記他プロセッサからのリード要求があ
   り、かつ、そのアドレスが一致した場合には、前記主記
   憶装置にコピーバックすることなく、該他プロセッサに
   応答データとして返却する制御手段とを備えたキャッシ
   ュメモリ制御装置。