JPH0644261B2 - マルチプロセッサシステムにおけるキャッシュ制御方式 - Google Patents
マルチプロセッサシステムにおけるキャッシュ制御方式Info
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- JPH0644261B2 JPH0644261B2 JP62285521A JP28552187A JPH0644261B2 JP H0644261 B2 JPH0644261 B2 JP H0644261B2 JP 62285521 A JP62285521 A JP 62285521A JP 28552187 A JP28552187 A JP 28552187A JP H0644261 B2 JPH0644261 B2 JP H0644261B2
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Description
【発明の詳細な説明】 〔概 要〕 それぞれがキャッシュメモリを有する複数のプロセッサ
によってアクセスされる主記憶装置を有するマルチプロ
セッサシステムにおける主記憶装置とキャッシュメモリ
間のデータの一致を保つためのキャッシュ制御方式に関
し、 ＣＰＵを停止させることなく、またデータの書換えによ
る誤処理が生じないようにしたマルチプロセッサシステ
ムにおけるキャッシュ制御方式を得ることを目的とし、 それぞれのプロセッサは、自己のキャッシュメモリに格
納されているデータについて他のプロセッサから主記憶
装置への書込みが行われたことを監視手段が検出したと
きには、メモリアクセス制御回路から処理装置へのメモ
リアクセス許可信号の送出を抑止するとともに、キャッ
シュメモリに格納されているデータの更新あるいは無効
化を上記処理装置のキャッシュアクセスサイクル期間が
経過した後に行うように構成する。
によってアクセスされる主記憶装置を有するマルチプロ
セッサシステムにおける主記憶装置とキャッシュメモリ
間のデータの一致を保つためのキャッシュ制御方式に関
し、 ＣＰＵを停止させることなく、またデータの書換えによ
る誤処理が生じないようにしたマルチプロセッサシステ
ムにおけるキャッシュ制御方式を得ることを目的とし、 それぞれのプロセッサは、自己のキャッシュメモリに格
納されているデータについて他のプロセッサから主記憶
装置への書込みが行われたことを監視手段が検出したと
きには、メモリアクセス制御回路から処理装置へのメモ
リアクセス許可信号の送出を抑止するとともに、キャッ
シュメモリに格納されているデータの更新あるいは無効
化を上記処理装置のキャッシュアクセスサイクル期間が
経過した後に行うように構成する。
それぞれがキャッシュメモリを有する複数のプロセッサ
によってアクセスされる主記憶装置を有するマルチプロ
セッサシステムにおける、主記憶装置とキャッシュメモ
リ間のデータの一致を保つためのキャッシュ制御方式に
関する。
によってアクセスされる主記憶装置を有するマルチプロ
セッサシステムにおける、主記憶装置とキャッシュメモ
リ間のデータの一致を保つためのキャッシュ制御方式に
関する。
それぞれのプロセッサがキャッシュメモリを有するマル
チプロセッサシステムにおいては、あるプロセッサのキ
ャッシュメモリが保持している主記憶装置のデータを他
のプロセッサが書替えるとキャッシュメモリがストアし
ているデータと主記憶装置がストアしているデータとが
相違してしまい、誤った処理結果を得ることになる。
チプロセッサシステムにおいては、あるプロセッサのキ
ャッシュメモリが保持している主記憶装置のデータを他
のプロセッサが書替えるとキャッシュメモリがストアし
ているデータと主記憶装置がストアしているデータとが
相違してしまい、誤った処理結果を得ることになる。
第３図は従来のキャッシュ制御方式の例を示すもので、
キャッシュメモリのアドレス制御に関係する部分のみを
図示してある。なお説明を簡単にするために、この従来
例では主記憶装置の格納アドレスに対応してキャッシュ
メモリ上の格納アドレスが定められるダイレクトマッピ
ング方式を採用しているものとして説明する。
キャッシュメモリのアドレス制御に関係する部分のみを
図示してある。なお説明を簡単にするために、この従来
例では主記憶装置の格納アドレスに対応してキャッシュ
メモリ上の格納アドレスが定められるダイレクトマッピ
ング方式を採用しているものとして説明する。
主記憶装置１が接続されているアドレスバス２にはそれ
ぞれが図示しないキャッシュメモリを備える処理装置
（以下、ＣＰＵ、という）５を含むプロセッサ３1,３2,
……３ｎが接続されており、これらプロセッサ３1,３2,
……３ｎは処理に必要なデータをブロック単位で主記憶
装置１から取込み、ＣＰＵ５での処理に使用すると同時
にキャッシュメモリにこの取込んだデータを格納してお
いて、次にこのデータが処理に必要な場合には主記憶装
置１にアクセスすることなく、このキャッシュメモリに
格納されているデータを使用して処理を行う。
ぞれが図示しないキャッシュメモリを備える処理装置
（以下、ＣＰＵ、という）５を含むプロセッサ３1,３2,
……３ｎが接続されており、これらプロセッサ３1,３2,
……３ｎは処理に必要なデータをブロック単位で主記憶
装置１から取込み、ＣＰＵ５での処理に使用すると同時
にキャッシュメモリにこの取込んだデータを格納してお
いて、次にこのデータが処理に必要な場合には主記憶装
置１にアクセスすることなく、このキャッシュメモリに
格納されているデータを使用して処理を行う。
このようなキャッシュ制御を行うためにこれらプロセッ
サ３1,３2,……３ｎにはメモリアクセス制御回路６が設
けられており、図示を省略したが、ＣＰＵ５から処理に
必要なデータが要求されたときにはそのデータが格納さ
れている主記憶装置１のアドレスをＣＰＵ用タグメモリ
７に供給し、アクセスすべきデータを格納している主記
憶装置１のアドレスのデータが自己のプロセッサ３１の
キャッシュメモリに有効な状態で格納されているか否か
をチェックする。
サ３1,３2,……３ｎにはメモリアクセス制御回路６が設
けられており、図示を省略したが、ＣＰＵ５から処理に
必要なデータが要求されたときにはそのデータが格納さ
れている主記憶装置１のアドレスをＣＰＵ用タグメモリ
７に供給し、アクセスすべきデータを格納している主記
憶装置１のアドレスのデータが自己のプロセッサ３１の
キャッシュメモリに有効な状態で格納されているか否か
をチェックする。
なお、ＣＰＵ用タグメモリ７の有効ビット７１は、キャ
ッシュメモリに格納されているデータが有効であるか否
かを示すために、キャッシュメモリが格納しているデー
タに対応する主記憶装置のアドレスと対応して設けられ
るビットである。
ッシュメモリに格納されているデータが有効であるか否
かを示すために、キャッシュメモリが格納しているデー
タに対応する主記憶装置のアドレスと対応して設けられ
るビットである。
これによって必要なデータがキャッシュメモリに格納さ
れていることが認識されれば、このプロセッサ３１は主
記憶装置１にアクセスすることなくこのキャッシュメモ
リに格納されているデータを用いて処理を実行する。
れていることが認識されれば、このプロセッサ３１は主
記憶装置１にアクセスすることなくこのキャッシュメモ
リに格納されているデータを用いて処理を実行する。
しかしながら、必要なデータが上記のようにキャッシュ
メモリに格納されていない場合あるいは格納されていて
も有効でない場合には、アドレス送出用のトライステー
トバッファ８から主記憶装置１に対して必要なデータを
読出すためのアドレスを送出し、これによって主記憶装
置１から読出されたデータをキャッシュメモリに書込
み、また、このアドレスをセレクタ１０を介してＣＰＵ
用タグメモリ７に書込む。なお、上記のトライステート
バッファ８は、アドレス送出時以外の状態では出力側が
高いインピーダンスを呈するのでアドレスバスからのデ
ータの取込みには支障を生じない。
メモリに格納されていない場合あるいは格納されていて
も有効でない場合には、アドレス送出用のトライステー
トバッファ８から主記憶装置１に対して必要なデータを
読出すためのアドレスを送出し、これによって主記憶装
置１から読出されたデータをキャッシュメモリに書込
み、また、このアドレスをセレクタ１０を介してＣＰＵ
用タグメモリ７に書込む。なお、上記のトライステート
バッファ８は、アドレス送出時以外の状態では出力側が
高いインピーダンスを呈するのでアドレスバスからのデ
ータの取込みには支障を生じない。
監視用タグメモリ１１は、他のプロセッサ３2,……３ｎ
が主記憶装置１に書込みを行ったとき、この書込まれた
主記憶装置のアドレスに格納されているデータが自己の
キャッシュメモリに格納されているか否かを監視するた
めのものであり、他のプロセッサ例えば３２が主記憶装
置１のあるアドレスに書込みを行うためにアドレスバス
上に第４図(a)で示すアドレスデータを送出すると、自
己のプロセッサ３１のキャッシュメモリが保持している
データのアドレスであるか否かをこの監視手段Ｗの監視
用タグメモリ１１に格納されているアドレスと上記デー
タバス上のアドレスとを比較器１３によって比較する。
が主記憶装置１に書込みを行ったとき、この書込まれた
主記憶装置のアドレスに格納されているデータが自己の
キャッシュメモリに格納されているか否かを監視するた
めのものであり、他のプロセッサ例えば３２が主記憶装
置１のあるアドレスに書込みを行うためにアドレスバス
上に第４図(a)で示すアドレスデータを送出すると、自
己のプロセッサ３１のキャッシュメモリが保持している
データのアドレスであるか否かをこの監視手段Ｗの監視
用タグメモリ１１に格納されているアドレスと上記デー
タバス上のアドレスとを比較器１３によって比較する。
この書込みが行われる主記憶装置１のアドレスと自己の
キャッシュメモリが格納しているデータの主記憶装置に
おける格納アドレスとが一致しているときには、キャッ
シュメモリが記憶しているデータが書換えられたことを
示すために比較器１３の出力を“１”とする。
キャッシュメモリが格納しているデータの主記憶装置に
おける格納アドレスとが一致しているときには、キャッ
シュメモリが記憶しているデータが書換えられたことを
示すために比較器１３の出力を“１”とする。
さらにキャッシュメモリに格納されているデータが有効
である場合には、上記監視用タグメモリ１１の対応する
アドレスの有効ビット１１１は“１”となっており、ま
た主記憶装置へのアクセスモードが書込みであるか読出
しであるかを検出するデコーダ１２の出力も書込みであ
れば“１”が出力される。
である場合には、上記監視用タグメモリ１１の対応する
アドレスの有効ビット１１１は“１”となっており、ま
た主記憶装置へのアクセスモードが書込みであるか読出
しであるかを検出するデコーダ１２の出力も書込みであ
れば“１”が出力される。
この状態でＣＰＵ５から第４図(b)の期間＃３に示すよ
うにアクセス要求信号がアクセス制御回路１６に送られ
ると、このアクセス制御回路１６からは第４図(c)に示
す“１”レベルのタイミング信号ＴＧが出力され、ＮＡ
ＮＤ回路１５からは第４図(d)に示すような“０”レベ
ルのヒット信号が出力される。
うにアクセス要求信号がアクセス制御回路１６に送られ
ると、このアクセス制御回路１６からは第４図(c)に示
す“１”レベルのタイミング信号ＴＧが出力され、ＮＡ
ＮＤ回路１５からは第４図(d)に示すような“０”レベ
ルのヒット信号が出力される。
このＮＡＮＤ回路１５からの“０”レベルのヒット信号
によってＣＰＵ５のシステムクロックを供給するアンド
回路１７は遮断されて、第４図(e)の期間＃３に示すよ
うに、このＣＰＵ５にはクロックが供給されなくなって
動作を停止し、これによって次の期間＃４にクロックが
到来してこのＣＰＵ期間＃５に処理を再開するまでメモ
リアクセス要求信号を送出することができなくなり、キ
ャッシュメモリに格納されている他のプロセッサによっ
て書換えられる以前のデータを使用して処理が行われる
のを阻止する。
によってＣＰＵ５のシステムクロックを供給するアンド
回路１７は遮断されて、第４図(e)の期間＃３に示すよ
うに、このＣＰＵ５にはクロックが供給されなくなって
動作を停止し、これによって次の期間＃４にクロックが
到来してこのＣＰＵ期間＃５に処理を再開するまでメモ
リアクセス要求信号を送出することができなくなり、キ
ャッシュメモリに格納されている他のプロセッサによっ
て書換えられる以前のデータを使用して処理が行われる
のを阻止する。
なお、メモリアクセス制御回路１６からのメモリアクセ
ス許可信号は第４図(f)に示すように図示の期間＃１〜
＃７中出力されているものであり、したがってＣＰＵ５
からメモリアクセス要求信号が出力されれば第４図(h)
にＩ，IIで示すようにメモリアクセスを行うキャッシュ
サイクルに入ることができる。また、この第４図(b)に
Ｉで示したアクセス要求信号およびこのアクセス要求信
号による同図(h)にＩで示したキャッシュサイクルは、
ヒット信号が出力される以前のメモリアクセス要求によ
るものである。
ス許可信号は第４図(f)に示すように図示の期間＃１〜
＃７中出力されているものであり、したがってＣＰＵ５
からメモリアクセス要求信号が出力されれば第４図(h)
にＩ，IIで示すようにメモリアクセスを行うキャッシュ
サイクルに入ることができる。また、この第４図(b)に
Ｉで示したアクセス要求信号およびこのアクセス要求信
号による同図(h)にＩで示したキャッシュサイクルは、
ヒット信号が出力される以前のメモリアクセス要求によ
るものである。
同時にこのＮＡＮＤ回路１４からの“０”レベルにある
ヒット信号は、前記セレクタ１０を“０”側に切替え、
アドレスレジスタ９からの書込みが行われたアドレスを
ＣＰＵ用タグメモリ７のアドレスとして供給して監視用
タグメモリ１１とともに、この書込みが行われたアドレ
スのデータが無効であることを示すために、第４図(i)
に示すように、このアドレスに対応するＣＰＵ用タグメ
モリ７および監視用タグメモリ１１の有効ビット７1,１
１１を“０”にリセットする。
ヒット信号は、前記セレクタ１０を“０”側に切替え、
アドレスレジスタ９からの書込みが行われたアドレスを
ＣＰＵ用タグメモリ７のアドレスとして供給して監視用
タグメモリ１１とともに、この書込みが行われたアドレ
スのデータが無効であることを示すために、第４図(i)
に示すように、このアドレスに対応するＣＰＵ用タグメ
モリ７および監視用タグメモリ１１の有効ビット７1,１
１１を“０”にリセットする。
上記したような従来技術においては、当該プロセッサ、
例えば３１のキャッシュメモリに格納されているデータ
を他のプロセッサ、例えば３２が主記憶装置にアクセス
して書換えたときにこのプロセッサ３１のＣＰＵ５がこ
のデータを読込むためにアクセスすると、このＣＰＵへ
のクロックの供給が停止されてこのＣＰＵの処理が中断
してしまう。
例えば３１のキャッシュメモリに格納されているデータ
を他のプロセッサ、例えば３２が主記憶装置にアクセス
して書換えたときにこのプロセッサ３１のＣＰＵ５がこ
のデータを読込むためにアクセスすると、このＣＰＵへ
のクロックの供給が停止されてこのＣＰＵの処理が中断
してしまう。
したがって、マルチプロセッサシステムを構成するプロ
セッサの数が増加して主記憶装置の各プロセッサの共通
記憶領域に書込みを行う頻度が高くなると、システムの
性能が大幅に低下するという問題点がある。
セッサの数が増加して主記憶装置の各プロセッサの共通
記憶領域に書込みを行う頻度が高くなると、システムの
性能が大幅に低下するという問題点がある。
さらに、上記のように他のプロセッサ、例えば３２が主
記憶装置に格納されているデータの書換えを行ったとき
に、書換え前のデータをキャッシュメモリに格納してい
るプロセッサ、例えば３１のＣＰＵがこのキャッシュメ
モリにアクセスして当該データを既に読出そうとしてい
る場合もあり、その制御が複雑・困難になるという点も
問題であった。
記憶装置に格納されているデータの書換えを行ったとき
に、書換え前のデータをキャッシュメモリに格納してい
るプロセッサ、例えば３１のＣＰＵがこのキャッシュメ
モリにアクセスして当該データを既に読出そうとしてい
る場合もあり、その制御が複雑・困難になるという点も
問題であった。
本発明は、ＣＰＵを停止させることなく、またデータの
書換えによる誤処理が生じないようにしたマルチプロセ
ッサシステムにおけるキャッシュ制御方式を得ることを
目的とするものである。
書換えによる誤処理が生じないようにしたマルチプロセ
ッサシステムにおけるキャッシュ制御方式を得ることを
目的とするものである。
〔問題点を解決するための手段〕 第１図の原理的実施例に示すように、主記憶装置１とそ
れぞれがキャッシュメモリを有する複数のプロセッサ３
1,３2,……３ｎとが共通のバス２によって接続されてい
るマルチプロセッサシステムにおいて、 上記それぞれのプロセッサには、他のプロセッサが上記
主記憶装置に対する書込みを監視する監視手段Ｗと、キ
ャッシュメモリへのアクセスを制御するアクセス制御回
路６と、キャッシュメモリへのアクセスに先立ってアク
セス要求信号をこのメモリアクセス制御回路に送出しま
たこのメモリアクセス制御回路からのアクセス許可信号
が受信されたときにキャッシュメモリにアクセスするよ
うにした処理装置５とを設け、 自己のキャッシュメモリに格納されているデータについ
て他のプロセッサから上記主記憶装置への書込みが行わ
れたことを上記監視手段が検出したときには、上記メモ
リアクセス制御回路から処理装置へのアクセス許可信号
の送出を抑止するとともに、キャッシュメモリに格納さ
れているデータの更新あるいは無効化を上記処理装置の
キャッシュアクセスサイクル期間が経過した後に行うよ
うにした。
れぞれがキャッシュメモリを有する複数のプロセッサ３
1,３2,……３ｎとが共通のバス２によって接続されてい
るマルチプロセッサシステムにおいて、 上記それぞれのプロセッサには、他のプロセッサが上記
主記憶装置に対する書込みを監視する監視手段Ｗと、キ
ャッシュメモリへのアクセスを制御するアクセス制御回
路６と、キャッシュメモリへのアクセスに先立ってアク
セス要求信号をこのメモリアクセス制御回路に送出しま
たこのメモリアクセス制御回路からのアクセス許可信号
が受信されたときにキャッシュメモリにアクセスするよ
うにした処理装置５とを設け、 自己のキャッシュメモリに格納されているデータについ
て他のプロセッサから上記主記憶装置への書込みが行わ
れたことを上記監視手段が検出したときには、上記メモ
リアクセス制御回路から処理装置へのアクセス許可信号
の送出を抑止するとともに、キャッシュメモリに格納さ
れているデータの更新あるいは無効化を上記処理装置の
キャッシュアクセスサイクル期間が経過した後に行うよ
うにした。
本発明によれば、自己のキャッシュメモリに格納されて
いるデータについて他のプロセッサから上記主記憶装置
への書込みが行われたことを上記監視手段が検出したと
きには上記メモリアクセス制御回路から処理装置へのア
クセス許可信号の送出を抑止するようにしたので、上記
の書込みが行われた新しいデータに更新されていないキ
ャッシュメモリのデータを使用する結果となるメモリア
クセスを防止することができる。
いるデータについて他のプロセッサから上記主記憶装置
への書込みが行われたことを上記監視手段が検出したと
きには上記メモリアクセス制御回路から処理装置へのア
クセス許可信号の送出を抑止するようにしたので、上記
の書込みが行われた新しいデータに更新されていないキ
ャッシュメモリのデータを使用する結果となるメモリア
クセスを防止することができる。
また、キャッシュメモリに格納されているデータの更新
あるいは無効化を上記処理装置のキャッシュアクセスサ
イクル期間が経過した後に行うようにしたことによっ
て、既にメモリアクセスを開始している場合にはキャッ
シュメモリの更新あるいは無効化を行うことなくそのメ
モリアクセスを終了させ、このメモリアクセスが終了し
た後にこの更新あるいは無効化を行うことによってメモ
リアクセスの制御を簡易化することができる。
あるいは無効化を上記処理装置のキャッシュアクセスサ
イクル期間が経過した後に行うようにしたことによっ
て、既にメモリアクセスを開始している場合にはキャッ
シュメモリの更新あるいは無効化を行うことなくそのメ
モリアクセスを終了させ、このメモリアクセスが終了し
た後にこの更新あるいは無効化を行うことによってメモ
リアクセスの制御を簡易化することができる。
第１図の原理的実施例においては、先に説明した第３図
の従来例の構成要素に対応する構成要素には同一の符号
を付してある。なお、メモリアクセス制御回路６は後に
第２図の波形図によって説明するような波形の信号を出
力するように構成してある点で第３図のメモリアクセス
制御回路１６と相違しており、また監視手段Ｗのアンド
回路１４は上記従来例のアンド回路１５に相当するもの
であるが、メモリアクセス制御回路からの信号が入力さ
れていない点で第３図の構成要素と相違している。
の従来例の構成要素に対応する構成要素には同一の符号
を付してある。なお、メモリアクセス制御回路６は後に
第２図の波形図によって説明するような波形の信号を出
力するように構成してある点で第３図のメモリアクセス
制御回路１６と相違しており、また監視手段Ｗのアンド
回路１４は上記従来例のアンド回路１５に相当するもの
であるが、メモリアクセス制御回路からの信号が入力さ
れていない点で第３図の構成要素と相違している。
監視手段Ｗは、他のプロセッサ３2,……３ｎが主記憶装
置１に書込みを行ったとき、この書込まれた主記憶装置
のアドレスに格納されているデータが自己のキャッシュ
メモリに格納されているか否かを監視するものであり、
他のプロセッサ例えば３２が主記憶装置１のあるアドレ
スに書込みを行うためにアドレスバス上に第２図(a)で
示すアドレスデータを送出すると、自己のプロセッサ３
１のキャッシュメモリが保持しているデータのアドレス
であるか否かを確認するため、この監視手段Ｗの監視用
タグメモリ１１に格納されているアドレス、すなわち自
己のキャッシュメモリに格納されているデータの主記憶
装置における格納アドレスと上記データバス上のアドレ
スとを比較器１３によって比較する。
置１に書込みを行ったとき、この書込まれた主記憶装置
のアドレスに格納されているデータが自己のキャッシュ
メモリに格納されているか否かを監視するものであり、
他のプロセッサ例えば３２が主記憶装置１のあるアドレ
スに書込みを行うためにアドレスバス上に第２図(a)で
示すアドレスデータを送出すると、自己のプロセッサ３
１のキャッシュメモリが保持しているデータのアドレス
であるか否かを確認するため、この監視手段Ｗの監視用
タグメモリ１１に格納されているアドレス、すなわち自
己のキャッシュメモリに格納されているデータの主記憶
装置における格納アドレスと上記データバス上のアドレ
スとを比較器１３によって比較する。
この書込みが行われる主記憶装置１のアドレスと自己の
キャッシュメモリが格納しているデータの主記憶装置に
おける格納アドレスとが一致しているときには、キャッ
シュメモリが記憶しているデータが書換えられたことを
示すために比較器１３の出力を“１”とする。
キャッシュメモリが格納しているデータの主記憶装置に
おける格納アドレスとが一致しているときには、キャッ
シュメモリが記憶しているデータが書換えられたことを
示すために比較器１３の出力を“１”とする。
さらにキャッシュメモリに格納されているデータが有効
である場合には、上記監視用タグメモリ１１の対応する
アドレスの有効ビット１１１は“１”となっており、ま
た主記憶装置へのアクセスモードが書込みであるか読出
しであるかを検出するデコーダ１２の出力も書込みであ
れば“１”が出力されるから、この監視手段Ｗの出力で
あるアンド回路１４からの第２図(b)に示すヒット出力
も“１”になる。
である場合には、上記監視用タグメモリ１１の対応する
アドレスの有効ビット１１１は“１”となっており、ま
た主記憶装置へのアクセスモードが書込みであるか読出
しであるかを検出するデコーダ１２の出力も書込みであ
れば“１”が出力されるから、この監視手段Ｗの出力で
あるアンド回路１４からの第２図(b)に示すヒット出力
も“１”になる。
ここで、ＣＰＵ５からメモリアクセス要求信号がメモリ
アクセス制御回路６に供給されれば、このメモリアクセ
ス制御回路からは第２図(c)に示す第１のタイミング信
号ＴＧ１が＃１〜＃２の期間出力され、上記ヒット出力
とこの第１のタイミング信号とによってＮＡＮＤ回路２
１から“０”レベルの出力が送出されてアンド回路２３
を遮断状態とし、ＣＰＵ５からのメモリアクセス要求信
号に応答してメモリアクセス制御回路６から送出される
第２図(h)に示す要求許可信号がメモリアクセス許可信
号としてＣＰＵ５に供給されるのをこのアンド回路２２
によって阻止する。
アクセス制御回路６に供給されれば、このメモリアクセ
ス制御回路からは第２図(c)に示す第１のタイミング信
号ＴＧ１が＃１〜＃２の期間出力され、上記ヒット出力
とこの第１のタイミング信号とによってＮＡＮＤ回路２
１から“０”レベルの出力が送出されてアンド回路２３
を遮断状態とし、ＣＰＵ５からのメモリアクセス要求信
号に応答してメモリアクセス制御回路６から送出される
第２図(h)に示す要求許可信号がメモリアクセス許可信
号としてＣＰＵ５に供給されるのをこのアンド回路２２
によって阻止する。
したがって、この＃１〜＃２の期間にＣＰＵ５から送出
されたメモリアクセス要求信号によってはメモリアクセ
ス許可信号が返送されず、もし上記ヒット信号が監視手
段Ｗから送出される以前にメモリアクセスが許可されて
いれば、第２図(i)にＩで示すキャッシュサイクルにお
いて既に許可されている上記メモリアクセスのみが行わ
れる。
されたメモリアクセス要求信号によってはメモリアクセ
ス許可信号が返送されず、もし上記ヒット信号が監視手
段Ｗから送出される以前にメモリアクセスが許可されて
いれば、第２図(i)にＩで示すキャッシュサイクルにお
いて既に許可されている上記メモリアクセスのみが行わ
れる。
上記の＃１〜＃２の期間が経過した＃３の期間において
は、メモリアクセス制御回路６からは第２図(e)に示す
第２のタイミング信号ＴＧ２が送出され、この＃３の期
間中も“１”レベルを維持している監視手段Ｗからの
“１”信号とによってＮＡＮＤ回路２３から第２図(f)
に示すような“０”レベルの無効化信号を発生し、主記
憶装置１の書換えが行われたアドレスに対応するＣＰＵ
用タグメモリ７および監視用タグメモリ１１が格納して
いる主記憶装置のアドレスの有効ビットを第２図(g)に
示すように“０”にして、このアドレスのデータが書込
まれているキャッシュメモリのデータが無効であること
を表示させる。
は、メモリアクセス制御回路６からは第２図(e)に示す
第２のタイミング信号ＴＧ２が送出され、この＃３の期
間中も“１”レベルを維持している監視手段Ｗからの
“１”信号とによってＮＡＮＤ回路２３から第２図(f)
に示すような“０”レベルの無効化信号を発生し、主記
憶装置１の書換えが行われたアドレスに対応するＣＰＵ
用タグメモリ７および監視用タグメモリ１１が格納して
いる主記憶装置のアドレスの有効ビットを第２図(g)に
示すように“０”にして、このアドレスのデータが書込
まれているキャッシュメモリのデータが無効であること
を表示させる。
同時にこの無効化信号はセレクタ９を“０”側に切換
え、主記憶装置１の書換えを行った他のプロセッサ３２
がアドレスバス上に送出した主記憶装置１の書換え部分
のアドレスをＣＰＵ用タグメモリ７に書込み、同時に図
示しないデータバス上の他のプロセッサ３２が送出した
データによってキャッシュメモリの内容を書換える。
え、主記憶装置１の書換えを行った他のプロセッサ３２
がアドレスバス上に送出した主記憶装置１の書換え部分
のアドレスをＣＰＵ用タグメモリ７に書込み、同時に図
示しないデータバス上の他のプロセッサ３２が送出した
データによってキャッシュメモリの内容を書換える。
この＃３の期間においては、第１のタイミング信号ＴＧ
１は第２図(c)に示すように“０”レベルになってお
り、監視手段Ｗからのヒット信号が依然として“１”レ
ベルにあることからＮＡＮＤ回路２１の出力を“１”レ
ベルとしてアンド回路２２を導通状態にするため、ＣＰ
Ｕ５からのメモリアクセス要求信号に応答したメモリア
クセス制御回路６からの第２図(h)に示す要求許可信号
をこのアンド回路２２からメモリアクセス許可信号とし
てＣＰＵ５に供給し、これによってこのＣＰＵはメモリ
へのアクセスが可能となり、第２図(i)にIIで示すキャ
ッシュサイクルが実行される。
１は第２図(c)に示すように“０”レベルになってお
り、監視手段Ｗからのヒット信号が依然として“１”レ
ベルにあることからＮＡＮＤ回路２１の出力を“１”レ
ベルとしてアンド回路２２を導通状態にするため、ＣＰ
Ｕ５からのメモリアクセス要求信号に応答したメモリア
クセス制御回路６からの第２図(h)に示す要求許可信号
をこのアンド回路２２からメモリアクセス許可信号とし
てＣＰＵ５に供給し、これによってこのＣＰＵはメモリ
へのアクセスが可能となり、第２図(i)にIIで示すキャ
ッシュサイクルが実行される。
なお、第２図(i)にＩで示したキャッシュサイクルは、
同図(b)に示すヒット信号が出力される以前のメモリア
クセス要求信号によって行われたキャッシュサイクルで
ある。
同図(b)に示すヒット信号が出力される以前のメモリア
クセス要求信号によって行われたキャッシュサイクルで
ある。
本発明によれば、キャッシュメモリに格納されているデ
ータを他のプロセッサが書換えたときにもＣＰＵが停止
することがないのでメモリアクセス以外の処理は連続し
て実行することができ、マルチプロセッサシステムの効
率を著しく高めることができるという格別の効果が達成
される。
ータを他のプロセッサが書換えたときにもＣＰＵが停止
することがないのでメモリアクセス以外の処理は連続し
て実行することができ、マルチプロセッサシステムの効
率を著しく高めることができるという格別の効果が達成
される。
第１図は本発明の原理的実施例を示す図、 第２図はその動作を説明するためのタイムチャート、 第３図は従来のディジタル信号処理プロセッサを示す
図、 第４図はその動作を説明するためのタイムチャートであ
る。 １は主記憶装置、２は共通バス、３1,３2,……３ｎはそ
れぞれキャッシュメモリを有するプロセッサ、５は処理
装置（ＣＰＵ）、６はメモリアクセス制御回路、Ｗは監
視手段である。
図、 第４図はその動作を説明するためのタイムチャートであ
る。 １は主記憶装置、２は共通バス、３1,３2,……３ｎはそ
れぞれキャッシュメモリを有するプロセッサ、５は処理
装置（ＣＰＵ）、６はメモリアクセス制御回路、Ｗは監
視手段である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 阿保 憲一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 桜井 康智 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 村田 雄志 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 武居 正善 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (1)
- 【請求項１】主記憶装置（１）とそれぞれがキャッシュ
メモリを有する複数のプロセッサ（３1,３2,……３ｎ）
とが共通のバス（２）によって接続されているマルチプ
ロセッサシステムにおいて、 上記それぞれのプロセッサは、他のプロセッサが上記主
記憶装置に対する書込みを監視する監視手段（Ｗ）と、
キャッシュメモリへのアクセスを制御するメモリアクセ
ス制御回路（６）と、キャッシュメモリへのアクセスに
先立ってメモリアクセス要求信号をこのメモリアクセス
制御回路に送出するとともにこのメモリアクセス制御回
路からのメモリアクセス許可信号が受信されたときにキ
ャッシュメモリにアクセスするようにした処理装置
（５）とを備え、 自己のキャッシュメモリに格納されているデータについ
て他のプロセッサから上記主記憶装置への書込みが行わ
れたことを上記監視手段が検出したときには、上記メモ
リアクセス制御回路から処理装置へのメモリアクセス許
可信号の送出を抑止するとともに、キャッシュメモリに
格納されているデータの更新あるいは無効化を上記処理
装置のキャッシュアクセスサイクル期間が経過した後に
行うようにしたことを特徴とするマルチプロセッサシス
テムにおけるキャッシュ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285521A JPH0644261B2 (ja) | 1987-11-13 | 1987-11-13 | マルチプロセッサシステムにおけるキャッシュ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285521A JPH0644261B2 (ja) | 1987-11-13 | 1987-11-13 | マルチプロセッサシステムにおけるキャッシュ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01128156A JPH01128156A (ja) | 1989-05-19 |
| JPH0644261B2 true JPH0644261B2 (ja) | 1994-06-08 |
Family
ID=17692606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62285521A Expired - Fee Related JPH0644261B2 (ja) | 1987-11-13 | 1987-11-13 | マルチプロセッサシステムにおけるキャッシュ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644261B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2511146B2 (ja) * | 1989-07-07 | 1996-06-26 | 富士通株式会社 | デ―タ処理装置 |
| JP2641819B2 (ja) * | 1990-11-05 | 1997-08-20 | 三菱電機株式会社 | キャッシュ・コントローラ並びにフォールト・トレラント・コンピュータ及びそのデータ転送方式 |
| US6247143B1 (en) * | 1998-06-30 | 2001-06-12 | Sun Microsystems, Inc. | I/O handling for a multiprocessor computer system |
-
1987
- 1987-11-13 JP JP62285521A patent/JPH0644261B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01128156A (ja) | 1989-05-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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