JPH06187230A - メモリ監視制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 キャッシュメモリのスヌーピング動作による
結果発生する制御信号により、キャッシュメモリからの
共有メモリへの書き戻し動作を高速におこなうと共に、
キャッシュメモリから共有メモリへの書き戻し動作のた
めに共有メモリへのデータアクセスを一時中断されてい
たＣＰＵからのアクセスを高速に再実行する。 【構成】 共有メモリバスアービタに一時中断されたＣ
ＰＵを記憶する手段と書き戻し動作の終了後、記憶して
いたＣＰＵにバスを明け渡す手段を持つ。これよりＣＰ
Ｕが書き戻し動作のために一時中断されてから再実行が
終了するまでを動的メモリの一連のメモリアクセスサイ
クルとして動作する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、密結合型マルチプロセ
ッサシステム等において用いられる共有メモリへのメモ
リアクセス装置に関するものである。

【０００２】

【従来の技術】従来の密結合型マルチプロセッサシステ
ム等には、各ＣＰＵは独立にデータ領域（プログラムも
特有のデータとして含む）として各ＣＰＵ毎にローカル
メモリを装備し、各ＣＰＵ間の共有のデータ領域として
一つの共有メモリを装備するものがある。更にＣＰＵの
もつパフォーマンスを十分に引き出せるように各ＣＰＵ
にはＣＰＵとローカルメモリの間にキャッシュメモリを
装備するシステムが一般的である。

【０００３】まず図１に示す従来の密結合型マルチプロ
セッサシステムを示す。

【０００４】図１に示すように各ＣＰＵ１１，１２は独
立にキャッシュメモリコントローラ（図示せず）を備え
たキャッシュメモリ２１，２２を持つ。このキャッシュ
メモリ２１，２２はＣＰＵ１１，１２へデータを高速に
転送するためのものであり、ローカルメモリ３１，３２
あるいは共有メモリ４に格納されているデータのコピー
をデータとして持っている。またＣＰＵ１１，１２はキ
ャッシュメモリ２１，２２を通し共有メモリバスを介し
て共有メモリ４と接続されている。また各ＣＰＵ１１，
１２はキャッシュメモリ２１，２２を介しそれぞれ各ロ
ーカルメモリコントローラ（図示せず）を備えたローカ
ルメモリ３１，３３を持つ。このローカルメモリ３１，
３２は各ＣＰＵ１１，１２の独立した主記憶メモリであ
り、ローカルメモリ３１のデータはキャッシュメモリ２
１を介しＣＰＵ１１にアクセスされ、ＣＰＵ１２からは
アクセスできない。同様にローカルメモリ３２のデータ
はキャッシュメモリ２２を介しＣＰＵ２１にアクセスさ
れ、ＣＰＵ１１からはアクセスできない。また共有メモ
リ４は各ＣＰＵ１１，１２の共有のデータを有し、各Ｃ
ＰＵ１１，１２から共にキャッシュメモリ２１，２２お
よび共有メモリバスを介しデータを参照することができ
る。この共有メモリ４をコントロールする回路が共有メ
モリコントローラ５である。また共有メモリバスアービ
ター６はＣＰＵ１１ないしＣＰＵ２１が共有メモリバス
を介し共有メモリ４をアクセスする際に共有メモリバス
のバス調停をおこなう機能を含んだ共有メモリバス監視
回路である。

【０００５】このような密結合型マルチプロセッサシス
テムにおいては、各ＣＰＵが持つキャッシュメモリには
各ローカルメモリ内の一部のデータブロックのコピーが
存在しているだけでなく、共有メモリ内のデータブロッ
クのコピーも存在している。

【０００６】このようなシステムでは共有メモリ内のデ
ータブロックは各ＣＰＵに共通にアクセスされるべきも
のであるので、システム内に存在する各キャッシュメモ
リ上に持っている共有メモリ内のデータブロックのコピ
ーは全て常に同一の値でなければならない。従ってある
ＣＰＵが共有メモリ内のデータを書換えたとすると、そ
の共有メモリ内のデータブロックのコピーを持っている
各キャッシュメモリの該当するデータブロックをも常に
最新の値に更新するキャッシュメモリの更新制御が必要
である。

【０００７】密結合型マルチプロセッサシステムにおい
て、上述のようにキャッシュメモリと共有メモリの対応
するデータの同一性を保つためのキャッシュメモリの更
新制御は、各キャッシュメモリ内のデータブロックの中
で共有メモリ内のデータが存在し、かつそのデータを書
換える必要性が発生した場合である。キャッシュメモリ
内のデータの内容の更新と共有メモリ内のデータの更新
の方式には２つあり、一方がライトスルー(Write Throu
gh)という方式、もう一方がコピーバック(CopyBack)と
いう方式である。

【０００８】ライトスルー方式は、ある共有メモリ内の
データに対してＣＰＵが書き込み動作をおこなうとする
と、その書き込みデータは共有メモリに対して書き込み
実行される。すなわちキャッシュのヒット・ミスヒット
に関係なく共有メモリが書き換えられる。そして他のＣ
ＰＵが持つキャッシュメモリを調べ、もし書き込みがな
された共有メモリのブロックのコピーが存在すれば、そ
のブロックを無効にすれば良い。このようにライトスル
ー方式では常に共有メモリ内のデータは最新のデータで
あることが保証される。これに対しコピーバック方式
は、ある共有メモリ内のデータに対してＣＰＵが書き込
み動作をおこなうとすると、その書き込みデータはその
ＣＰＵが持つキャッシュメモリ内の共有メモリからコピ
ーされたデータブロックに対してのみ書き込み実行され
る。つまり共有メモリ内のデータが常に最新のデータで
ある保証はない。そのため共有メモリ内のデータと各キ
ャッシュメモリが持つ共有メモリ内の該当データブロッ
クとのデータの同一性を保つ方法としてスヌーピング(s
nooping)というバス監視方法を用いる。

【０００９】スヌーピングによるバス監視方法では、各
ＣＰＵがキャッシュメモリを介し共有メモリバスに出力
するアドレスを他のキャッシュメモリに備えられている
キャッシュコントローラが監視をし、その共有メモリに
対するデータが自分のキャッシュメモリに存在し、かつ
そのデータが共有メモリと異なるデータに変更されてい
れば、共有メモリがアクセスされる前に自分のキャッシ
ュメモリ内の該当データを共有メモリに書き戻し(write
back)をおこなってから、共有メモリにアクセスをおこ
なわせることによりデータの同一性を保つ。 コピーバ
ック方式での共有メモリ内のデータと各キャッシュメモ
リ内のデータとのコヒーレンシを保つための具体的な方
法として、各ＣＰＵがデータの読み出し時と書き込み時
に大別し図２，図３を使い説明する。なお図２，図３に
記載された番号で図１で記載されたものと同じものは同
じ番号を使用している。

【００１０】各ＣＰＵが共有メモリ内のデータを読み出
し時にキャッシュメモリ内に該当するデータのブロック
が存在しない場合（キャッシュミス）は２つある。第１
の場合は、一方のＣＰＵが読み出しをおこないたい共有
メモリ内のデータが他のＣＰＵのキャッシュメモリには
存在しないか存在しても同一のデータである場合であ
る。第２の場合は、もう一方のＣＰＵが読み出しをおこ
ないたい共有メモリ内のデータが他のＣＰＵのキャッシ
ュメモリに存在し、かつ他のＣＰＵのキャッシュメモリ
に存在するデータは既に変更されている場合である。

【００１１】（１）図２で第１の場合を説明する。ＣＰ
Ｕ１１がキャッシュミスにより共有メモリ４内のデータ
８ａを読み出す時、他のキャッシュメモリ２２に共有メ
モリ４内のデータと同じデータ８ａが存在する。この場
合はＣＰＵ１１は共有メモリ４内のデータ８ａを自分の
キャッシュメモリ２１のデータ８ｂにコピー１０すると
同時にＣＰＵ１１はデータ８ａを取り込む。ここで、他
のキャッシュメモリ２２内にデータ８ａが存在しない場
合も同様でＣＰＵ１１は共有メモリ４内のデータ８ａを
自分のキャッシュメモリ２１のデータ８ｂにコピー１０
すると同時にＣＰＵ１１はデータ８ａを取り込む。

【００１２】（２）図３で第２の場合を説明する。ＣＰ
Ｕ１１がキャッシュミスにより共有メモリ４内のデータ
８ａを読み出す時、他のキャッシュメモリ２２に共有メ
モリ４内のデータと同じで、かつ既にＣＰＵ１２により
データ８ａからデータ８ｃに変更されているとする。そ
の場合ＣＰＵ１１から共有メモリ４内のデータ８ａへの
アクセス９を一時中断し、キャッシュメモリ内のデータ
８ｃを共有メモリ４内のデータ８ａに書き戻し１３を
し、再度ＣＰＵ１１からのアクセス９を再開し、書き戻
しにより更新された共有メモリ４内のデータ８ａを自分
のキャッシュメモリ２１内のデータ８ｂにコピー１０す
ると同時にＣＰＵ１１はデータ８ａを取り込む。

【００１３】（３）各ＣＰＵが共有メモリ内のデータを
読み出し時、自分のキャッシュがヒットした場合は、他
のキャッシュメモリ内にはそのデータを既に更新し、共
有メモリ内のデータにまだ反映していないたデータ(す
なわち自分のキャッシュメモリ内のデータと異なるデー
タ)が存在することはない（後述）ので、自分のキャッ
シュがヒットした場合はそのデータを各ＣＰＵは読み出
す。

【００１４】次に各ＣＰＵが共有メモリ内のデータを書
き込む場合を説明する。書き込み時の場合の動作は複雑
で、自分のキャッシュメモリのヒット、ミスヒットによ
りそれぞれ２つの場合がある。ミスヒットした場合、読
み出し時の場合と同様である。第１の場合は、ＣＰＵが
書き込みをおこないたい共有メモリ内のデータが他のキ
ャッシュメモリには存在しないか存在しても同一のデー
タである場合である。第２の場合は、ＣＰＵが書き込み
をおこないたい共有メモリ内のデータが他のキャッシュ
メモリに存在し、かつ他のキャッシュメモリに存在する
データは既に変更されている場合である。

【００１５】（４）図２で第１の場合を説明する。ＣＰ
Ｕ１１がキャッシュミスにより共有メモリ４内のデータ
８ａを書き込む時、他のキャッシュメモリ２２に共有メ
モリ４内のデータと同じデータ８ａが存在する。この場
合はＣＰＵ１１は共有メモリ４内のデータ８ａを自分の
キャッシュメモリ２１にデータ８ｂをコピー１０し、そ
の後、ＣＰＵ１１は自分のキャッシュメモリ内のデータ
８ｂに書き込みをおこなうと同時に共有メモリ内のデー
タ８ａにも書き込みをおこない、他のキャッシュメモリ
内のデータ８ａは無効化され、古いデータのままでキャ
ッシュヒットがなされることを防止する。ここで、他の
キャッシュメモリ２２内にデータ８ａが存在しない場合
も同様である。

【００１６】（５）図３で第２の場合を説明する。ＣＰ
Ｕ１１がキャッシュミスにより共有メモリ４内のデータ
８ａを書き込む時、他のキャッシュメモリ２２に共有メ
モリ４内のデータと同じで、かつ既にＣＰＵ１２により
データ８ａからデータ８ｃに変更されているとする。そ
の場合ＣＰＵ１１から共有メモリ４内のデータ８ａへの
アクセス９を一時中断し、キャッシュメモリ内のデータ
８ｃを共有メモリ４内のデータ８ａに書き戻し１３を
し、再度ＣＰＵ１１からのアクセス９を再開し、書き戻
しにより更新された共有メモリ４内のデータ８ａを自分
のキャッシュメモリ２１内のデータ８ｂにコピー１０
し、その後、ＣＰＵ１１は自分のキャッシュメモリ内の
データ８ｂに書き込みをおこなうと同時に共有メモリ内
のデータ８ａにも書き込みをおこない、他のキャッシュ
メモリ内のデータ８ａｃは無効化され、古いデータのま
までキャッシュヒットがなされることを防止する。

【００１７】次に共有メモリ内への書き込み時において
自分のキャッシュがヒットした場合である。第１の場合
は、ＣＰＵの書き込みが自分のキャッシュメモリ内のデ
ータに対して該当するデータが初めて書き込みをおこな
う場合である。第２の場合は、ＣＰＵが既に書き込みを
なされた自分のキャッシュメモリ内のデータに対し他の
キャッシュメモリ内には該当データが存在せず、再度自
分のキャッシュメモリ内のデータに対し書き込みがなさ
れる場合とがある。

【００１８】（６）前者の場合、書き込みはキャッシュ
ヒットした自分のキャッシュメモリ内のデータに対して
なされると同時に共有メモリ内の該当データに対しても
なされる。この時他のキャッシュメモリ内に該当データ
が存在する場合は、他のキャッシュメモリ内の該当デー
タは無効化される。

【００１９】（７）後者の場合、書き込みはキャッシュ
ヒットした自分のキャッシュメモリ内のデータに対して
のみなされる。

【００２０】コピーバック方式でのスヌーピングによる
バス監視方法では前記に記すように（１）ないし（７）
の方法をとるシステムが一般的である。

【００２１】ここで前記（２）および（５）について着
目すると、あるＣＰＵからのアクセスを一時中断し、他
のキャッシュメモリ内のデータを共有メモリ内の該当す
るデータに書き戻しをおこなってから再度前記ＣＰＵか
らのアクセスを再開するというリトライ動作が必要にな
る。次に図１，図４，図５，図６，図７でリトライ動作
について詳細に説明する。

【００２２】前記（２）および（５）における前記リト
ライ動作は図１でＣＰＵ１１が共有メモリ４内のデータ
をアクセスする際、キャッシュメモリ２１がミスヒット
をしキャッシュメモリ２１を介し共有メモリ４内のデー
タををアクセスするアクセス信号を共有メモリバスに出
力する。他のキャッシュメモリ２２が前記共有メモリの
アクセスをスヌーピングにより共有メモリバスをバス監
視をし、他のキャッシュメモリ２２には既に変更された
該当データをもっている時に他のキャッシュメモリ２２
からリトライ信号７を使って共有メモリバスを通して共
有メモリバスアービタ６に入力され、共有メモリコント
ローラ５により共有メモリ４をリトライ動作する。ここ
で共有メモリバスアービタ６は図４に記すようにバスア
ービトレーションを制御するための基本クロックである
ｃｌｏｃｋ信号と前記リトライ動作であることを示すキ
ャッシュメモリから出力されるｒｅｔｒｙ信号７とＣＰ
Ｕ１１が共有メモリバスをバス要求するためのｂｒｑ１
信号とＣＰＵ２１が共有メモリバスをバス要求するため
のｂｒｑ２信号と前記共有メモリバス要求信号ｂｒｑ
１，ｂｒｑ２信号を共有メモリバスアービタ６が受け、
共有メモリバスのバスマスタがＣＰＵ１１であることを
認可するためのｂｇ１信号あるいはバスマスタがＣＰＵ
２１であることを認可するためのｂｇ２信号と前記バス
認可信号ｂｇ１，ｂｇ２信号を各ＣＰＵが受け、ＣＰＵ
１１がｂｇ１信号によりバス認可確認し、バスマスタで
あることを応答するためのｂａｃｋ１信号あるいはＣＰ
Ｕ２１がｂｇ２信号によりバス認可確認し、バスマスタ
であることを応答するためのｂａｃｋ２信号と共有メモ
リバスがバス使用中であることを示すためのｂｂｕｓｙ
信号を入出力信号として持っている。一方共有メモリコ
ントローラ５は図５に記すように動的メモリ（ＤＲＡ
Ｍ）をアクセスするためのｒａｓ信号とｃａｓ信号とｗ
ｅ信号を出力するブロックである。各ＣＰＵから出力さ
れるアドレスａｄｄｒ信号をアドレスストローブａｓ信
号でデコーダ１４によりデコードしｍｏｍｏｒｙ信号を
出力する。ｍｏｍｏｒｙ信号はｒａｓジェネレータ１５
とｃａｓジェネレータ１６とｗｅジェネレータ１７に入
力され、ｒａｓジェネレータ１５では基本クロックであ
るｃｌｏｃｋ信号とリトライ動作を示すｒｅｔｒｙ信号
７とｍｅｍｏｒｙ信号からｒａｓ信号を出力し、ｃａｓ
ジェネレータ１６ではｃｌｏｃｋ信号とｒｅｔｒｙ信号
７とｍｅｍｏｒｙ信号とｒａｓ信号からｃａｓ信号を出
力し、ｗｅジェネレータ１７ではｃｌｏｃｋ信号とｍｅ
ｍｏｒｙ信号と共有メモリへのデータ書き込みを記すｗ
ｒｉｔｅ信号からｗｅ信号を出力する。

【００２３】図６は従来のマルチプロセッサシステム等
における共有メモリバスアービタ６のリトライ動作を動
作フローとして記したものである。図７は従来のマルチ
プロセッサシステム等における共有メモリへのリトライ
動作時のアクセスタイミングを記したものである。なお
図７に記される各タイミング信号は前記図４および図５
で記された信号と同一の信号として同一信号名を用いて
いる。共有メモリバスアービタ６はｒｅｔｒｙ信号が発
生するまで（ｒｅｔｒｙ信号発生１９のＮｏ）リトライ
動作以外の通常のアービタとして動作している１８。こ
こで図７でｔ１においてＣＰＵ１１から共有メモリをア
クセスするために共有メモリバスリクエストｂｒｑ１が
活性化され共有メモリバスアービタ６に入力されると共
有メモリバスアービタ６からバス認可ｂｇ１信号が活性
化され、ｂｇ１信号の活性化がＣＰＵ１１に伝達されＣ
ＰＵ１１はバス認可応答ｂａｃｋ１を活性化すると共に
共有メモリバスアービタ６は共有メモリバス使用中ｂｂ
ｕｓｙ信号を活性化し、共有メモリをアクセスするため
ｒａｓ信号を活性化し始める。次に他のキャッシュメモ
リ２２においてＣＰＵ１１がアクセスしようとしている
共有メモリ内の該当データが既に変更されているためリ
トライ動作をするためにｒｅｔｒｙ信号を他のキャッシ
ュメモリ２２が活性化する。ｒｅｔｒｙ信号活性化は共
有メモリバスアービタ６に伝達され共有メモリバスアー
ビタ６は図６においてｒｅｔｒｙ信号発生Ｙｅｓにフロ
ーが移る。他のキャッシュメモリ２２からのｒｅｔｒｙ
信号の活性化と同時に他のキャッシュメモリ２２の該当
データを共有メモリに書き戻しをおこなうためＣＰＵ２
１は共有メモリバスを獲得するためｂｒｑ２信号を活性
化する。共有メモリバスアービタ６はｂｒｑ２信号を受
け動作フロー２０においてｒｅｔｒｙ信号発生ＣＰＵ２
１に共有メモリバスを明け渡す動作をする。この明け渡
し動作はｔ２ないしｔ３においてなされ、ｔ２ではｒｅ
ｔｒｙ信号とｂｒｑ２信号を受けた共有メモリバスアー
ビタ６はｂｇ２信号を活性化すると共にｂｂｕｓｙ信号
を不活性化し、ｂｂｕｓｙ信号の不活性化をＣＰＵ１１
が受けＣＰＵ１１はｂａｃｋ１信号を不活性化し、ＣＰ
Ｕ２１に共有メモリバスを明け渡すため共有メモリバス
を開放する。共有メモリバスが開放されるとｒｅｔｒｙ
信号は不活性化され共有メモリ４をアクセスするための
ｒａｓ信号は不活性化する。共有メモリバスが開放され
た後、ｔ３においてＣＰＵ２１が書き戻しの動作のため
にｇｒｑ２信号を不活性化しｂａｃｋ２信号を活性化
し、ｂａｃｋ２信号の活性化により共有メモリバスアー
ビタ６はｂｂｕｓｙ信号を再び活性化しｂｇ２信号を不
活性化しＣＰＵ２１に共有メモリバスを明け渡す。共有
メモリバスアービタ６はここで、ＣＰＵ２１が書き戻し
の動作を終了するまで２３のＮｏのフローを繰り返す。
ＣＰＵ１１はＣＰＵ２１の書き戻し動作が終了すると再
び共有メモリバスを獲得できるようにｂｒｑ１信号を活
性化し共有メモリバスアービタ６はｂｒｑ１信号に応答
しｂｇ１信号を活性化する。一方ＣＰＵ２１は自分のキ
ャッシュメモリ２２内の該当データを共有メモリに書き
戻し動作をおこなうため、共有メモリコントローラ５に
ｗｒｉｔｅ信号を入力しｗｅ信号を活性化させ、共有メ
モリコントローラ５は基本クロックを元に動的メモリを
アクセスするために必要なタイミングでｒａｓ信号とｃ
ａｓ信号を活性化していく。ｔ４はＣＰＵ２１による共
有メモリ４へのデータ書き戻し動作終了を示す。ＣＰＵ
２１から共有メモリ４へのデータ書き戻し終了では共有
メモリコントローラ５から出力されるｒａｓ信号とｃａ
ｓ信号の不活性化後ｗｅ信号が不活性化になり、ＣＰＵ
２１はｂａｃｋ２信号を不活性化し共有メモリコントロ
ーラ５はｂｂｕｓｙ信号を不活性化することでデータ書
き戻し動作終了を示す。ここで共有メモリバスアービタ
６の動作フローは書き戻し動作終了のＹｅｓによりリト
ライ動作以外の通常のアービタ動作１８に戻る。ｔ５に
おいてＣＰＵ１１はＣＰＵ２１による書き戻し動作によ
り中断されていた共有メモリ４へのアクセスを再実行す
るためｂｇ１信号の活性化状態を確認し、ｂａｃｋ１信
号を活性化しｂｒｑ１信号を不活性化する。共有メモリ
バスアービタ６はｂａｃｋ１信号を活性化によりｂｂｕ
ｓｙ信号を活性化し共有メモリバスをＣＰＵ１１に明け
渡す。共有メモリコントローラ５は再度基本クロックを
元に動的メモリをアクセスするために必要なタイミング
でｒａｓ信号とｃａｓ信号を活性化していく。ｔ６にお
いてｒａｓ信号とｃａｓ信号の不活性化後、ＣＰＵ１１
はｂａｃｋ１信号を不活性化することで共有メモリバス
アービタ６はｂｂｕｓｙ信号を不活性化し共有メモリバ
スを開放する。図７におけるｔ１−ｔ２間（２４）はＣ
ＰＵ１１の共有メモリ４へのアクセスからアクセス中断
までの区間であり、ｔ３−ｔ４間（２５）はＣＰＵ２１
の自分のキャッシュメモリ２２の該当データを共有メモ
リ４への書き戻し期間であり、ｔ５−ｔ６間（２６）は
ＣＰＵ１１の共有メモリ４へのアクセス再実行の区間で
ある。

【００２４】また図７における区間２７は共有メモリ４
が動的メモリで構成されているがゆえ動的メモリのプリ
チャージ時間を保証するための区間である。また区間２
８は共有メモリへのアクセスを一時中断されていたＣＰ
Ｕが共有メモリへのアクセスを再実行するためにバスを
再度獲得する区間である。しかし本実施例ではＣＰＵが
２個の場合について説明したが、本実施例の構成はＣＰ
Ｕが２個以上のシステムについても同様であり、ＣＰＵ
が２個より多い場合、共有メモリへのアクセスを一時中
断されていたＣＰＵが区間２８において再度バスを獲得
できるとは限らず、一時中断されていたＣＰＵ以外のＣ
ＰＵがバスを獲得する時もある。

【００２５】前記に記すごとく従来の密結合型マルチプ
ロセッサシステム等ではコピーバックのためのバススヌ
ーピング動作によるデータの書き戻し動作が必要であ
り、それゆえ前記スヌーピング動作によるデータの書き
戻し動作はマルチプロセッサシステム等における固有の
オーバヘッドであり、システム全体でのパフォーマンス
に与える影響は多大なため問題であった。また密結合型
マルチプロセッサシステム等ではあるＣＰＵにて処理を
していたプロセスが他のＣＰＵに処理を移すことが多
く、共有メモリ内の同一データ領域を複数のＣＰＵが同
時にアクセスすることの多いため前記のようにキャッシ
ュメモリ内のデータの一貫性を保つためのスヌーピング
動作によるデータの書き戻し動作が頻繁に発生する。そ
のためスヌーピング動作による結果発生するデータの書
き戻し動作を如何に早く処理するかにより、密結合型マ
ルチプロセッサシステム等でのシステム全体のパフォー
マンスの向上をはかるかが問題であった。

【００２６】

【発明が解決しようとしている課題】この発明は上記問
題点に鑑みたてなされたものであり、密結合型マルチプ
ロセッサシステム等におけるキャッシュメモリのスヌー
ピング動作による結果発生する制御信号により、共有メ
モリバスアービタが共有メモリバスと共有メモリコント
ローラを制御し、前記スヌーピング動作の結果発生した
キャッシュメモリからの共有メモリへの書き戻し動作を
高速におこなうと共に、前記キャッシュメモリから共有
メモリへの書き戻し動作のために共有メモリへのデータ
アクセスを一時中断されていたＣＰＵからのアクセスを
高速に再実行することを目的とする。

【００２７】

【課題を解決するための手段】本発明は、共有メモリが
動的メモリで構成されている密結合型マルチプロセッサ
システム等において、あるＣＰＵが前記共有メモリ内の
データをアクセスする動作を一時中断し、前記一時中断
されたＣＰＵを記憶し、前記一時中断後別のＣＰＵが前
記共有メモリ内の前記データををアクセスし、前記アク
セス後前記一時中断されたＣＰＵに再度アクセス権を明
け渡し前記共有メモリ内のデータアクセスを再実行し、
かつ前記一時中断と前記アクセスと前記明け渡し動作と
前記再実行を一連のメモリアクセスとしていることを特
徴とする。

【００２８】

【実施例】密結合型マルチプロセッサシステム等でキャ
ッシュメモリのコピーバック方式でのキャッシュメモリ
のスヌーピング動作によるキャッシュメモリから動的メ
モリで構成される共有メモリへの書き戻し動作におい
て、書き戻しの対象となるキャッシュメモリのラインサ
イズが２のｎ乗バイトであり、共有メモリを構成する動
的メモリの列アドレスには前記ｎビットが全て含まれて
いる場合、書き戻し動作を発生させたＣＰＵから共有メ
モリへのブロックデータアクセスと、他のＣＰＵが共有
メモリへの書き戻し動作をおこなうブロックデータアク
セスとは同一メモリブロックをアクセスすることにな
る。一方動的メモリへのアクセスにおいて行アドレスが
同一のブロック内へのアクセスでは、行アドレスストロ
ーブ（ｒａｓ）信号を活性化し続けることにより同一ブ
ロック内のデータを一連の一つのメモリサイクルとして
アクセスできることは公然の事実である。すなわち密結
合型マルチプロセッサシステム等でキャッシュメモリの
コピーバック方式でのキャッシュメモリのスヌーピング
動作により、あるＣＰＵからの動的メモリで構成される
共有メモリ内のデータへのアクセスを一時中断し、他の
キャッシュメモリから該当するデータを共有メモリ内の
データに書き戻しし、書き戻し動作が終了した後、一時
中断されていたＣＰＵから共有メモリ内のデータへのア
クセスの再実行において、前記動的メモリへの一連の一
つのメモリサイクルを適用することが可能である。図９
は図７で従来の書き戻し動作を記したタイミングにおい
て前記動的メモリへの一連の一つのメモリサイクルを適
用したタイムチャートである。そして図８は本発明の共
有メモリバスアービタの動作フローを記したものであ
り、図９における動的メモリへの一連の一つのメモリサ
イクルとして動作できるように図６の従来の共有メモリ
バスアービタの動作フローを変更したものである。

【００２９】本発明の実施例を図４，図５，図８，図９
で詳細に説明する。ここで図８，図９で記される共有メ
モリバスアービタの動作フローおよび各タイミング信号
は図４および図５で記された信号と同一の信号として同
一信号名を用いている。また、従来の共有メモリバスア
ービタの動作フローを記した図６および従来のタイミン
グを記した図７に記載されている動作および各信号で同
一番号で記されているものは同一の動作および信号を記
している。共有メモリバスアービタ６はｒｅｔｒｙ信号
が発生するまで（ｒｅｔｒｙ信号発生１９のＮｏ）リト
ライ動作以外の通常のアービタとして動作している１
８。ここで図９でｔ１においてＣＰＵ１１から共有メモ
リをアクセスするために共有メモリバスリクエストｂｒ
ｑ１が活性化され共有メモリバスアービタ６に入力され
ると共有メモリバスアービタ６からバス認可ｂｇ１信号
が活性化され、ｂｇ１信号の活性化がＣＰＵ１１に伝達
されＣＰＵ１１はバス認可応答ｂａｃｋ１を活性化する
と共に共有メモリバスアービタ６は共有メモリバス使用
中ｂｂｕｓｙ信号を活性化し、共有メモリをアクセスす
るためｒａｓ信号を活性化し始める。次に他のキャッシ
ュメモリ２２においてＣＰＵ１１がアクセスしようとし
ている共有メモリ内の該当データが既に変更されている
ため該当データを共有メモリ４内の該当データに書き戻
し動作をするためにｒｅｔｒｙ信号を他のキャッシュメ
モリ２２が活性化する。ｒｅｔｒｙ信号の活性化は共有
メモリバスアービタ６に伝達され共有メモリバスアービ
タ６は図８においてｒｅｔｒｙ信号発生Ｙｅｓにフロー
が移る。次に共有メモリバスアービタ６は書き戻し動作
のためにＣＰＵ１１から共有メモリ４へのメモリアクセ
スを一時中断し、書き戻し動作が終了した時点で再度Ｃ
ＰＵ１１から共有メモリ４へのメモリアクセスを再実行
するために現在の共有メモリバスのバスマスタであるＣ
ＰＵ１１をアービタ内に設けられたレジスタに記憶する
２９。他のキャッシュメモリ２２からのｒｅｔｒｙ信号
の活性化と同時に他のキャッシュメモリ２２の該当デー
タを共有メモリに書き戻しをおこなうためＣＰＵ２１は
共有メモリバスを獲得するためｂｒｑ２信号を活性化す
る。共有メモリバスアービタ６はｂｒｑ２信号を受け動
作フロー２０においてｒｅｔｒｙ信号発生ＣＰＵ２１に
共有メモリバスを明け渡す動作をする。この明け渡し動
作はｔ２ないしｔ３においてなされ、ｔ２ではｒｅｔｒ
ｙ信号とｂｒｑ２信号を受けた共有メモリバスアービタ
６はｂｇ２信号を活性化すると共にｂｂｕｓｙ信号を不
活性化し、ｂｂｕｓｙ信号の不活性化をＣＰＵ１１が受
けＣＰＵ１１はｂａｃｋ１信号を不活性化し、ＣＰＵ２
１に共有メモリバスを明け渡すため共有メモリバスを開
放する。共有メモリコントローラ５はｒｅｔｒｙ信号７
が入力されると共有メモリバスは開放されるがリトライ
動作が終了するまでｒａｓ信号を活性化し続ける。共有
メモリバスが開放されるとｒｅｔｒｙ信号は不活性化さ
れる。共有メモリバスが開放された後、ｔ３においてＣ
ＰＵ２１が書き戻しの動作のためにｇｒｑ２信号を不活
性化しｂａｃｋ２信号を活性化し、ｂａｃｋ２信号の活
性化により共有メモリバスアービタ６はｂｂｕｓｙ信号
を再び活性化しｂｇ２信号を不活性化しＣＰＵ２１に共
有メモリバスを明け渡す。共有メモリバスアービタ６は
ここで、ＣＰＵ２１が書き戻しの動作を終了するまで２
３のＮｏのフローを繰り返す。ＣＰＵ１１はＣＰＵ２１
の書き戻し動作が終了すると再び共有メモリバスを獲得
できるようにｂｒｑ１信号を活性化し共有メモリバスア
ービタ６はｂｒｑ１信号に応答しｂｇ１信号を活性化す
る。一方ＣＰＵ２１は自分のキャッシュメモリ２２内の
該当データを共有メモリに書き戻し動作をおこなうた
め、共有メモリコントローラ５にｗｒｉｔｅ信号を入力
しｗｅ信号を活性化させ、共有メモリコントローラ５は
基本クロックを元に動的メモリをアクセスするために必
要なタイミングでｃａｓ信号を活性化し書き戻し動作を
実行していく。ここでｒａｓ信号は書き戻し動作のため
に図７に記すように不活性化されず、一連の同一メモリ
ブロックのアクセスとしてｒａｓ信号を活性化し続けて
いるので図７における区間２６のような動的メモリ固有
のプリチャージ時間が必要でなくなり、メモリアクセス
が早く開始できる。次にｔ４はＣＰＵ２１による共有メ
モリ４へのデータ書き戻し動作終了を示す。ＣＰＵ２１
から共有メモリ４へのデータ書き戻し終了では共有メモ
リコントローラ５から出力されるｒａｓ信号は活性化の
状態を続け、ｃａｓ信号のみ不活性化し、その後ｗｅ信
号が不活性化になり、ＣＰＵ２１はｂａｃｋ２信号を不
活性化し共有メモリコントローラ５はｂｂｕｓｙ信号を
不活性化することでデータ書き戻し動作終了を示す。こ
こで共有メモリバスアービタ６の動作フローは書き戻し
動作終了のＹｅｓにより前記２９で記憶していた共有メ
モリバスのバスマスタであるＣＰＵ１１にバスを明け渡
す動作に入る３０。この明け渡し動作はｔ５においてで
あり、ｔ５ではＣＰＵ１１はＣＰＵ２１による書き戻し
動作により中断されていた共有メモリ４へのアクセスを
再実行するためｂｇ１信号の活性化状態を確認し、ｂａ
ｃｋ１信号を活性化しｂｒｑ１信号を不活性化する。共
有メモリバスアービタ６はｂａｃｋ１信号を活性化によ
りｂｂｕｓｙ信号を活性化し共有メモリバスをＣＰＵ１
１に明け渡す。共有メモリコントローラ５は再度基本ク
ロックを元に動的メモリをアクセスするために必要なタ
イミングでｃａｓ信号を活性化していく。ここで前記の
書き込み動作の開始と同様、ｒａｓ信号は書き戻し動作
のために図７に記すように不活性化されず、一連の同一
メモリブロックのアクセスとしてｒａｓ信号を活性化し
続けているので図７における区間２６のような動的メモ
リ固有のプリチャージ時間が必要でなくなり、メモリア
クセスが早く開始できる。次にｔ６において一連の同一
メモリブロックのアクセスが終了するので共有メモリコ
ントローラ５はｒａｓ信号とｃａｓ信号の不活性化し、
ＣＰＵ１１はｂａｃｋ１信号を不活性化することで共有
メモリバスアービタ６はｂｂｕｓｙ信号を不活性化し共
有メモリバスを開放する。図９におけるｔ１−ｔ２間
（２４）はＣＰＵ１１の共有メモリ４へのアクセスから
アクセス中断までの区間であり、ｔ３−ｔ４間（２５
ａ）はＣＰＵ２１の自分のキャッシュメモリ２２の該当
データを共有メモリ４への書き戻し期間であり、ｔ５−
ｔ６間（２６ａ）はＣＰＵ１１の共有メモリ４へのアク
セス再実行の区間であり、前記に記したように本発明で
はリトライ動作においては動的メモリの一連の同一メモ
リブロックのアクセスとしてｒａｓ信号を活性化し続け
アクセスさすために図７に記すような従来のリトライ動
作における区間２７が不必要となり、書き戻し動作およ
びリトライ動作が早く実行できる。

【００３０】また実施例では２個のＣＰＵで構成される
密結合型マルチプロセッサシステムについて説明した
が、本発明はＣＰＵが２個だけでなく３個以上の複数の
ＣＰＵで構成される密結合型マルチプロセッサシステム
についても同様である。ここで、従来の複数のＣＰＵで
構成される密結合型マルチプロセッサシステムでは共有
メモリへのアクセスを一時中断されていたＣＰＵが区間
２８において再度バスを獲得できるとは限らず、一時中
断されていたＣＰＵ以外のＣＰＵがバスを獲得する時も
あったが、本発明では共有メモリバスアービタ６が書き
戻し動作の終了時点ｔ４において必ず一時中断されてい
たＣＰＵに共有メモリバスを明け渡すために一時中断さ
れていたＣＰＵを共有メモリバスアービタ６が記憶して
おり、一時中断されていたＣＰＵに該当する共有メモリ
バスリクエスト認可信号（ｂｇ＃信号：＃は一時中断さ
れていたＣＰＵの番号を表す）を必ず出力するように共
有メモリバスアービタ６の動作が組まれている。また、
実施例では共有メモリからのデータの読み取り時、キャ
ッシュがミスヒットした時で、かつ他のキャッシュメモ
リに該当するデータが既に変更されていた時に発生する
データの書き戻し動作およびリトライ動作について説明
しているが、共有メモリからのデータの書き込み時に発
生する書き戻し動作およびリトライ動作についても同様
なことがいえるので省略する。

【００３１】

【発明の効果】この発明によれば、キャッシュのスヌー
ピング動作の結果により発生するあるＣＰＵの共有メモ
リへのアクセスを一時中断し、他のＣＰＵが自分のキャ
ッシュメモリの該当データを共有メモリに書き戻し、再
度一時中断されたＣＰＵに共有メモリバスを明け渡し、
共有メモリへのアクセスを再実行する一連の動作を動的
メモリの同一ブロックの連続アクセスに適用できるよう
に共有メモリバスアービタおよび共有メモリコントロー
ラを構成しているので、従来のシステムより早くメモリ
アクセスができる。すなわちあるＣＰＵにて処理をして
いたプロセスが他のＣＰＵに処理を移すことが多く、共
有メモリ内の同一データ領域を複数のＣＰＵが同時にア
クセスすることの多い密結合型マルチプロセッサシステ
ム等においては、特にこの固有のオーバーヘッドを最小
限に小さくできるという効果がある。

【図面の簡単な説明】

【図１】密結合型マルチプロセッサシステムのブロック
図である。

【図２】あるＣＰＵが共有メモリ内のデータをアクセス
する時、他のキャッシュメモリ内に共有メモリ内のデー
タと同一のデータが存在する場合のブロック図である。

【図３】あるＣＰＵが共有メモリ内のデータをアクセス
する時、他のキャッシュメモリ内に共有メモリ内のデー
タと同一のデータが存在し、かつそのデータが既に変更
されている場合のブロック図である。

【図４】共有メモリバスアービタのブロック図である。

【図５】共有メモリコントローラのブロック図である。

【図６】従来の共有メモリバスアービタの動作フロー図
である。

【図７】従来の書き戻し動作時およびリトライ動作時の
タイムチャートである。

【図８】本発明の共有メモリバスアービタの動作フロー
図である。

【図９】本発明の書き戻し動作時およびリトライ動作時
のタイムチャートである。

【符号の説明】

４ 共有メモリ ５ 共有メモリコントローラ ６ 共有メモリバスアービタ ７ ｒｅｔｒｙ信号 １１ ＣＰＵ１１ １２ ＣＰＵ１２ １４ 共有メモリのアドレスデコーダ １５ 共有メモリへのｒａｓ信号ジェネレータ １６ 共有メモリへのｃａｓ信号ジェネレータ １７ 共有メモリへのｗｅ信号ジェネレータ ２１ キャッシュメモリ２１ ２２ キャッシュメモリ２２ ２７ 動的メモリのプリチャージ時間である。 ２８ 記憶したバスマスタにバスを明け渡す区間であ
る。 ２９ 現在のバスマスタを記憶する手段である。 ３０ 記憶したバスマスタにバスを明け渡す手段であ
る。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 共有メモリが動的メモリで構成されてい
   る密結合型マルチプロセッサシステム等において、ある
   ＣＰＵが前記共有メモリ内のデータをアクセスする動作
   を一時中断し、前記一時中断されたＣＰＵを記憶し、前
   記一時中断後別のＣＰＵが前記共有メモリ内の前記デー
   タをアクセスし、前記アクセス後前記一時中断されたＣ
   ＰＵに再度アクセス権を明け渡し前記共有メモリ内のデ
   ータアクセスを再実行し、かつ前記一時中断と前記アク
   セスと前記明け渡し動作と前記再実行を一連のメモリア
   クセスとしていることを特徴とするメモリ監視制御方
   法。