JP3081635B2 - キャッシュメモリの無効化処理装置および無効化制御方法 - Google Patents
キャッシュメモリの無効化処理装置および無効化制御方法Info
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Description
【発明の詳細な説明】 〔概 要〕 キャッシュメモリを有する情報処理装置の主記憶装置
とキャッシュメモリとの一致性を保つためにキャッシュ
メモリ内のデータを無効化するキャッシュメモリの無効
化処理装置および無効化制御方法に関し、 無効化処理の回数を減少させて処理速度を向上できる
ようにすることを目的とし、 キャッシュメモリの無効化処理装置は、主制御部によ
り主記憶部をアクセスした時にデータをコピーして格納
するキャッシュメモリに対して、前記主記憶部への読出
しあるいは書込みをするバスマスタのアクセスを監視し
て無効化を行うキャッシュメモリの無効化処理装置にお
いて、前記キャッシュメモリの無効化されたデータのア
ドレスを格納するアドレス格納手段と、前記キャッシュ
メモリの無効化が完了し、無効化されたデータのアドレ
スが有効であることを示す情報を保持する完了有効保持
手段と、前記バスマスタによる前記主記憶部へのアクセ
スアドレスと前記アドレス格納手段に格納されているア
ドレスを比較する比較手段と、前記バスマスタが前記主
記憶部に対してライトアクセスした場合に、前記比較手
段の比較結果に応じて、当該主記憶部へのアクセスアド
レスと前記アドレス格納手段に格納されているアドレス
とが一致し、前記完了有効保持手段に前記情報が保持さ
れていないときにはキャッシュの無効化を行い、保持さ
れているときにはキャッシュの無効化要求を行わない無
効化要求手段とを備えたことを特徴とし、そして、キャ
ッシュメモリの無効化制御方法は、主制御部により主記
憶部をアクセスした時にデータをコピーして格納するキ
ャッシュメモリに対して、前記主記憶部への読出しある
いは書込みをするバスマスタのアクセスを監視して無効
化を行うキャッシュメモリの無効化制御方法において、
前記キャッシュメモリの無効化されたデータを格納して
いるアドレスを記憶するとともに、その無効化を有効と
する状態を保持して、前記バスマスタが前記主記憶部に
対してライトアクセスした場合に、前記バスマスタによ
る前記主記憶部へのアクセスアドレスと前記格納されて
いるアドレスとを比較してアドレスが一致し、前記無効
化を有効とする状態が保持されていないときにはキャッ
シュの無効化要求を行い、保持されているときにはキャ
ッシュの無効化要求を行わないことを特徴とする。
とキャッシュメモリとの一致性を保つためにキャッシュ
メモリ内のデータを無効化するキャッシュメモリの無効
化処理装置および無効化制御方法に関し、 無効化処理の回数を減少させて処理速度を向上できる
ようにすることを目的とし、 キャッシュメモリの無効化処理装置は、主制御部によ
り主記憶部をアクセスした時にデータをコピーして格納
するキャッシュメモリに対して、前記主記憶部への読出
しあるいは書込みをするバスマスタのアクセスを監視し
て無効化を行うキャッシュメモリの無効化処理装置にお
いて、前記キャッシュメモリの無効化されたデータのア
ドレスを格納するアドレス格納手段と、前記キャッシュ
メモリの無効化が完了し、無効化されたデータのアドレ
スが有効であることを示す情報を保持する完了有効保持
手段と、前記バスマスタによる前記主記憶部へのアクセ
スアドレスと前記アドレス格納手段に格納されているア
ドレスを比較する比較手段と、前記バスマスタが前記主
記憶部に対してライトアクセスした場合に、前記比較手
段の比較結果に応じて、当該主記憶部へのアクセスアド
レスと前記アドレス格納手段に格納されているアドレス
とが一致し、前記完了有効保持手段に前記情報が保持さ
れていないときにはキャッシュの無効化を行い、保持さ
れているときにはキャッシュの無効化要求を行わない無
効化要求手段とを備えたことを特徴とし、そして、キャ
ッシュメモリの無効化制御方法は、主制御部により主記
憶部をアクセスした時にデータをコピーして格納するキ
ャッシュメモリに対して、前記主記憶部への読出しある
いは書込みをするバスマスタのアクセスを監視して無効
化を行うキャッシュメモリの無効化制御方法において、
前記キャッシュメモリの無効化されたデータを格納して
いるアドレスを記憶するとともに、その無効化を有効と
する状態を保持して、前記バスマスタが前記主記憶部に
対してライトアクセスした場合に、前記バスマスタによ
る前記主記憶部へのアクセスアドレスと前記格納されて
いるアドレスとを比較してアドレスが一致し、前記無効
化を有効とする状態が保持されていないときにはキャッ
シュの無効化要求を行い、保持されているときにはキャ
ッシュの無効化要求を行わないことを特徴とする。
本発明は、キャッシュメモリを有する情報処理装置の
主記憶装置とキャッシュメモリとの一致性を保つために
キャッシュメモリ内のデータを無効化するキャッシュメ
モリの無効化処理装置および無効化制御方法に関する。
主記憶装置とキャッシュメモリとの一致性を保つために
キャッシュメモリ内のデータを無効化するキャッシュメ
モリの無効化処理装置および無効化制御方法に関する。
一般に、情報処理装置では、主記憶装置を大容量と低
価格の必要上からDRAM（ダイナミックランダムアクセス
メモリ）によって構成し、その処理が低速である点を補
うために、高価格になるが高速小容量のSRAM（スタティ
ックランダムアクセスメモリ）で構成されたキャッシュ
メモリを設け、主記憶装置の内容のコピィをキャッシュ
メモリに格納し、主制御部が処理の実行にあたって参照
するデータを、キャッシュメモリから読み出すことがで
きるようにして、高速処理を計っている。
価格の必要上からDRAM（ダイナミックランダムアクセス
メモリ）によって構成し、その処理が低速である点を補
うために、高価格になるが高速小容量のSRAM（スタティ
ックランダムアクセスメモリ）で構成されたキャッシュ
メモリを設け、主記憶装置の内容のコピィをキャッシュ
メモリに格納し、主制御部が処理の実行にあたって参照
するデータを、キャッシュメモリから読み出すことがで
きるようにして、高速処理を計っている。
この従来装置の基本的な構成を第３図に示す。ここ
に、１は主制御部となるプロセッサ、２は主記憶装置
で、３はキャッシュメモリでありプロセッサ１が主記憶
装置２をアクセスした時にデータがコピィされて格納さ
れる。４はバスマスタであり主記憶装置２に対して読出
しあるいは書込みする。
に、１は主制御部となるプロセッサ、２は主記憶装置
で、３はキャッシュメモリでありプロセッサ１が主記憶
装置２をアクセスした時にデータがコピィされて格納さ
れる。４はバスマスタであり主記憶装置２に対して読出
しあるいは書込みする。
キャッシュメモリ３に格納されているデータに対応す
る主記憶装置２に対して、バスマスタ４が更新（ライ
ト）アクセスした場合、プロセッサ１は該当データがキ
ャッシュメモリ３上に存在するため、主記憶装置２から
ではなくキャッシュメモリ３からデータを読み込み、プ
ロセッサ１が更新されていないデータを取り込むことに
なる。
る主記憶装置２に対して、バスマスタ４が更新（ライ
ト）アクセスした場合、プロセッサ１は該当データがキ
ャッシュメモリ３上に存在するため、主記憶装置２から
ではなくキャッシュメモリ３からデータを読み込み、プ
ロセッサ１が更新されていないデータを取り込むことに
なる。
このため、バスマスタ４の主記憶装置２に対するライ
トアクセスを監視し、キャッシュメモリ３に格納されて
いるデータに該当するデータであれば、キャッシュメモ
リ３内のデータを無効化することを行なう。キャッシュ
メモリ３の無効化は、バスマスタ４がライトアクセスす
る主記憶装置２のアドレスに対応するデータがキャッシ
ュメモリ３内に格納されているか判断し、格納されてい
る（一致した）場合にはキャッシュメモリ３内の該当デ
ータを消去することによって行なわれる。このキャッシ
ュメモリ無効化以降では、プロセッサ１による該当アド
レスへのアクセスは、データがキャッシュメモリ３内に
格納されていないため主記憶装置２からアクセスされ
る。
トアクセスを監視し、キャッシュメモリ３に格納されて
いるデータに該当するデータであれば、キャッシュメモ
リ３内のデータを無効化することを行なう。キャッシュ
メモリ３の無効化は、バスマスタ４がライトアクセスす
る主記憶装置２のアドレスに対応するデータがキャッシ
ュメモリ３内に格納されているか判断し、格納されてい
る（一致した）場合にはキャッシュメモリ３内の該当デ
ータを消去することによって行なわれる。このキャッシ
ュメモリ無効化以降では、プロセッサ１による該当アド
レスへのアクセスは、データがキャッシュメモリ３内に
格納されていないため主記憶装置２からアクセスされ
る。
上記従来の情報処理装置では、キャッシュ無効化をバ
スマスタ４の主記憶装置２へのライトアクセス毎に行な
っていたため、無効化の最中にはプロセッサ１はキャッ
シュメモリ３をアクセスできず、待ち状態となってしま
い、処理速度が低下するという問題点があった。
スマスタ４の主記憶装置２へのライトアクセス毎に行な
っていたため、無効化の最中にはプロセッサ１はキャッ
シュメモリ３をアクセスできず、待ち状態となってしま
い、処理速度が低下するという問題点があった。
本発明は、上記問題点に鑑みて成されたものであり、
その解決を目的として設定される技術的課題は、無効化
処理の回数を減少させて処理速度を向上させるキャッシ
ュメモリの無効化処理装置および無効化制御方法を提供
することにある。
その解決を目的として設定される技術的課題は、無効化
処理の回数を減少させて処理速度を向上させるキャッシ
ュメモリの無効化処理装置および無効化制御方法を提供
することにある。
本発明は、上記課題を解決するための具体的な手段と
して、第１図に示すように、キャッシュメモリの無効化
処理装置を構成するにあたり、主制御部11により主記憶
部12をアクセスした時にデータをコピーして格納するキ
ャッシュメモリ13に対して、前記主記憶部12への読出し
あるいは書込みをするバスマスタ14のアクセスを監視し
て無効化を行うキャッシュメモリの無効化処理装置にお
いて、前記キャッシュメモリ13の無効化されたデータの
アドレスを格納するアドレス格納手段15aと、前記キャ
ッシュメモリ13の無効化が完了し、無効化されたデータ
のアドレスが有効であることを示す情報を保持する完了
有効保持手段15bと、前記バスマスタ14による前記主記
憶部12へのアクセスアドレスと前記アドレス格納手段15
aに格納されているアドレスを比較する比較手段15cと、
前記バスマスタ14が前記主記憶部12に対してライトアク
セスした場合に、前記比較手段15cの比較結果に応じ
て、当該主記憶部12へのアクセスアドレスと前記アドレ
ス格納手段15aに格納されているアドレスとが一致し、
前記完了有効保持手段15bに前記情報が保持されていな
いときにはキャッシュの無効化を行い、保持されている
ときにはキャッシュの無効化要求を行わない無効化要求
手段15dとを備えたものである。
して、第１図に示すように、キャッシュメモリの無効化
処理装置を構成するにあたり、主制御部11により主記憶
部12をアクセスした時にデータをコピーして格納するキ
ャッシュメモリ13に対して、前記主記憶部12への読出し
あるいは書込みをするバスマスタ14のアクセスを監視し
て無効化を行うキャッシュメモリの無効化処理装置にお
いて、前記キャッシュメモリ13の無効化されたデータの
アドレスを格納するアドレス格納手段15aと、前記キャ
ッシュメモリ13の無効化が完了し、無効化されたデータ
のアドレスが有効であることを示す情報を保持する完了
有効保持手段15bと、前記バスマスタ14による前記主記
憶部12へのアクセスアドレスと前記アドレス格納手段15
aに格納されているアドレスを比較する比較手段15cと、
前記バスマスタ14が前記主記憶部12に対してライトアク
セスした場合に、前記比較手段15cの比較結果に応じ
て、当該主記憶部12へのアクセスアドレスと前記アドレ
ス格納手段15aに格納されているアドレスとが一致し、
前記完了有効保持手段15bに前記情報が保持されていな
いときにはキャッシュの無効化を行い、保持されている
ときにはキャッシュの無効化要求を行わない無効化要求
手段15dとを備えたものである。
また、キャッシュメモリの無効化制御方法は、主制御
部11により主記憶部12をアクセスした時にデータをコピ
ーして格納するキャッシュメモリ13に対して、前記主記
憶部12への読出しあるいは書込みをするバスマスタ14の
アクセスを監視して無効化を行うキャッシュメモリの無
効化制御方法において、前記キャッシュメモリ13の無効
化されたデータを格納しているアドレスを記憶するとと
もに、その無効化を有効とする状態を保持して、前記バ
スマスタ14が前記主記憶部12に対してライトアクセスし
た場合に、前記バスマスタ14による前記主記憶部12への
アクセスアドレスと前記格納されているアドレスとを比
較してアドレスが一致し、前記無効化を有効とする状態
が保持されていないときにはキャッシュの無効化要求を
行い、保持されているときにはキャッシュの無効化要求
を行わないことを特徴とするものである。
部11により主記憶部12をアクセスした時にデータをコピ
ーして格納するキャッシュメモリ13に対して、前記主記
憶部12への読出しあるいは書込みをするバスマスタ14の
アクセスを監視して無効化を行うキャッシュメモリの無
効化制御方法において、前記キャッシュメモリ13の無効
化されたデータを格納しているアドレスを記憶するとと
もに、その無効化を有効とする状態を保持して、前記バ
スマスタ14が前記主記憶部12に対してライトアクセスし
た場合に、前記バスマスタ14による前記主記憶部12への
アクセスアドレスと前記格納されているアドレスとを比
較してアドレスが一致し、前記無効化を有効とする状態
が保持されていないときにはキャッシュの無効化要求を
行い、保持されているときにはキャッシュの無効化要求
を行わないことを特徴とするものである。
本発明は上記構成により、キャッシュメモリ13の無効
化されたデータを格納しているアドレスをアドレス格納
手段15aに格納して記憶するとともに、その無効化を有
効とする状態を完了有効保持手段15bに保持して、バス
マスタ14が主記憶部12に対してライトアクセスした場合
に、前記バスマスタ14による前記主記憶部12へのアクセ
スアドレスと前記アドレス格納手段15aに格納されてい
るアドレスとを比較手段15cによって比較してアドレス
が一致し、前記完了有効保持手段15bに無効化を有効と
する状態が保持されていないときにはキャッシュの無効
化要求を行い、保持されているときにはキャッシュの無
効化要求を行わないようにする。
化されたデータを格納しているアドレスをアドレス格納
手段15aに格納して記憶するとともに、その無効化を有
効とする状態を完了有効保持手段15bに保持して、バス
マスタ14が主記憶部12に対してライトアクセスした場合
に、前記バスマスタ14による前記主記憶部12へのアクセ
スアドレスと前記アドレス格納手段15aに格納されてい
るアドレスとを比較手段15cによって比較してアドレス
が一致し、前記完了有効保持手段15bに無効化を有効と
する状態が保持されていないときにはキャッシュの無効
化要求を行い、保持されているときにはキャッシュの無
効化要求を行わないようにする。
以下、本発明の実施例として、ダイレクトマップ方式
のキャッシュメモリを採用した場合について第２図によ
り説明する。
のキャッシュメモリを採用した場合について第２図によ
り説明する。
ここに、21はプロセッサ、22は主記憶部、23はキャッ
シュメモリ、24はキャッシュ制御部、25はバスマスタ、
26はインバリデーション制御部である。
シュメモリ、24はキャッシュ制御部、25はバスマスタ、
26はインバリデーション制御部である。
このうち、プロセッサ21は主記憶部22およびキャッシ
ュメモリ23に対してアクセスするデータのアドレスを出
力するとともに、タイミング信号などの必要な制御信号
を出力する。
ュメモリ23に対してアクセスするデータのアドレスを出
力するとともに、タイミング信号などの必要な制御信号
を出力する。
キャッシュメモリ23はタグ23aおよびSRAM23bからな
り、SRAM23bはデータを32ビットのデータ長によって格
納し、タグ23aはタグアドレスレジスタ231とアドレス比
較器232を有する。タグアドレスレジスタ231に格納され
るデータには、SRAM23bに格納されているデータに対し
て１つのタグアドレスを持ち、さらに、１つのタグアド
レスには、そのアドレスが有効かどうかを表わすＶビッ
ト（バリッドビット）が付加される。アドレス比較器23
2は、プロセッサ21から出力されるアドレスと保持して
いるタグアドレスとが一致したかどうかを判断し、一致
した場合にはHIT（ヒット）信号を出力する。
り、SRAM23bはデータを32ビットのデータ長によって格
納し、タグ23aはタグアドレスレジスタ231とアドレス比
較器232を有する。タグアドレスレジスタ231に格納され
るデータには、SRAM23bに格納されているデータに対し
て１つのタグアドレスを持ち、さらに、１つのタグアド
レスには、そのアドレスが有効かどうかを表わすＶビッ
ト（バリッドビット）が付加される。アドレス比較器23
2は、プロセッサ21から出力されるアドレスと保持して
いるタグアドレスとが一致したかどうかを判断し、一致
した場合にはHIT（ヒット）信号を出力する。
キャッシュ制御部24は、キャッシュメモリ23へのデー
タ格納、無効化（インバリデーション）等のタイミング
制御を行なう。
タ格納、無効化（インバリデーション）等のタイミング
制御を行なう。
バスマスタ25は、プロセッサ21と同様に、アドレスバ
ス27、コントロールバス28、データバス29により、主記
憶部22をアクセスし、データの読出しあるいは書込みを
行なう。
ス27、コントロールバス28、データバス29により、主記
憶部22をアクセスし、データの読出しあるいは書込みを
行なう。
インバリデーション制御部26は、無効化すべきデータ
を格納しているキャッシュメモリ23のアドレスを格納す
るインバリデーションアドレスレジスタ26aと、このイ
ンバリデーションアドレスレジスタ26aに格納されてい
るアドレスが有効か無効かを示す完了アドレス有効フラ
グ（Ｆ）26bと、バスマスタ25による主記憶部22へのア
クセスアドレスとインバリデーションアドレスレジスタ
26aに格納されているアドレスとの比較を行なうインバ
リデーションアドレス比較部26cと、バスマスタ25が主
記憶部22に対してライトアクセスした場合にキャッシュ
メモリ23を無効化するインバリデーション要求部26dを
備えている。
を格納しているキャッシュメモリ23のアドレスを格納す
るインバリデーションアドレスレジスタ26aと、このイ
ンバリデーションアドレスレジスタ26aに格納されてい
るアドレスが有効か無効かを示す完了アドレス有効フラ
グ（Ｆ）26bと、バスマスタ25による主記憶部22へのア
クセスアドレスとインバリデーションアドレスレジスタ
26aに格納されているアドレスとの比較を行なうインバ
リデーションアドレス比較部26cと、バスマスタ25が主
記憶部22に対してライトアクセスした場合にキャッシュ
メモリ23を無効化するインバリデーション要求部26dを
備えている。
このような構成の実施例によると、プロセッサ21がデ
ータを読み込む時、データが格納されている場所を示す
アドレスをアドレスバス27に出力し、データを要求する
ことを示す制御信号をコントロールバス28に出力する。
ータを読み込む時、データが格納されている場所を示す
アドレスをアドレスバス27に出力し、データを要求する
ことを示す制御信号をコントロールバス28に出力する。
キャッシュメモリ23のタグ23aはアドレスバス27のア
ドレスと保持しているタグアドレスとをアドレス比較器
233により比較し、一致していればHIT信号を出力する。
ドレスと保持しているタグアドレスとをアドレス比較器
233により比較し、一致していればHIT信号を出力する。
キャッシュ制御部24はHIT信号が出力されていれば、
キャッシュメモリ23内に該当データが格納されていると
判断し、SRAM23bからデータを出力させるOE信号を出力
する。
キャッシュメモリ23内に該当データが格納されていると
判断し、SRAM23bからデータを出力させるOE信号を出力
する。
HIT信号が出力されなければ、キャッシュメモリ23に
はデータが格納されていないものとし、主記憶部22から
データが応答される。
はデータが格納されていないものとし、主記憶部22から
データが応答される。
この時、キャッシュ制御部24は、主記憶部22からのデ
ータをキャッシュメモリ23に格納するため、WE信号を出
力し、SRAM23bにデータの格納を指示する。同時に、タ
グ23aに対し、アドレスバス27上のアドレスをタグアド
レスレジスタ231にセットし、ＶビットをセットさせるV
ALID信号を出力する。
ータをキャッシュメモリ23に格納するため、WE信号を出
力し、SRAM23bにデータの格納を指示する。同時に、タ
グ23aに対し、アドレスバス27上のアドレスをタグアド
レスレジスタ231にセットし、ＶビットをセットさせるV
ALID信号を出力する。
バスマスタ25が主記憶部22のデータを更新する時は、
プロセッサ21と同様に、アドレスをアドレスバス27に、
制御信号をコントロールバス28に、そしてデータをデー
タバス29に出力する。
プロセッサ21と同様に、アドレスをアドレスバス27に、
制御信号をコントロールバス28に、そしてデータをデー
タバス29に出力する。
この時、インバリデーション制御部26では、コントロ
ールバス28上の制御信号からバスマスタ25により主記憶
部22のデータが更新されたことを知る。そして、アドレ
スバス27上のアドレスをインバリデーションアドレスレ
ジスタ26aに格納し、インバリデーション要求部26dから
キャッシュ制御部24にINVREQ信号を出力し、無効化を要
求する。
ールバス28上の制御信号からバスマスタ25により主記憶
部22のデータが更新されたことを知る。そして、アドレ
スバス27上のアドレスをインバリデーションアドレスレ
ジスタ26aに格納し、インバリデーション要求部26dから
キャッシュ制御部24にINVREQ信号を出力し、無効化を要
求する。
キャッシュ制御部24では、無効化動作としてタグ23a
からのHIT信号をチェックし、HIT信号が出力されていな
ければ、該当するデータがキャッシュメモリ23に格納さ
れていないとして処理を終了する。また、HIT信号が出
力された場合は、VALID信号をオフにして、TGW信号を出
力し、タグ23aに対して該当するアドレスが格納されて
いるタグアドレスレジスタ231のＶビットを０にさせる
指示をする。そして、インバリデーション制御部26に対
して無効化が完了したことを示すFLAGCONTROL信号によ
り完了アドレス有効フラグ26bをセット（オンに）す
る。
からのHIT信号をチェックし、HIT信号が出力されていな
ければ、該当するデータがキャッシュメモリ23に格納さ
れていないとして処理を終了する。また、HIT信号が出
力された場合は、VALID信号をオフにして、TGW信号を出
力し、タグ23aに対して該当するアドレスが格納されて
いるタグアドレスレジスタ231のＶビットを０にさせる
指示をする。そして、インバリデーション制御部26に対
して無効化が完了したことを示すFLAGCONTROL信号によ
り完了アドレス有効フラグ26bをセット（オンに）す
る。
再び、バスマスタ25から主記憶部22に対して更新が行
なわれた時には、インバリデーション制御部26はアドレ
スバス27のアドレスとインバリデーションアドレスレジ
スタ26aのアドレスとを比較する。その結果が一致する
とともに、完了アドレス有効フラグ26bがセットされて
いる場合には、すでに同一のアドレスに対して無効化が
行なわれたものと判断し、インバリデーション要求部26
dからのINVREQ信号を出力せず、キャッシュ制御部24に
対して無効化を要求しない。
なわれた時には、インバリデーション制御部26はアドレ
スバス27のアドレスとインバリデーションアドレスレジ
スタ26aのアドレスとを比較する。その結果が一致する
とともに、完了アドレス有効フラグ26bがセットされて
いる場合には、すでに同一のアドレスに対して無効化が
行なわれたものと判断し、インバリデーション要求部26
dからのINVREQ信号を出力せず、キャッシュ制御部24に
対して無効化を要求しない。
主記憶部22からプロセッサ21へデータを読み出した場
合には、キャッシュメモリ23にもデータが格納されるた
め、キャッシュ制御部24はFLAGCONTROL信号によりイン
バリデーション制御部26の完了アドレス有効フラグ26b
をリセットする。
合には、キャッシュメモリ23にもデータが格納されるた
め、キャッシュ制御部24はFLAGCONTROL信号によりイン
バリデーション制御部26の完了アドレス有効フラグ26b
をリセットする。
このように実施例では、キャッシュメモリ23に対する
初回の格納時に完了アドレス有効フラグ26bをリセット
し、次回以降のデータ更新時にＶビットを０にするとと
もに、完了アドレス有効フラグ26bをセットすることに
よって、アドレスバス27のアドレスとインバリデーショ
ンアドレスレジスタ26aのアドレスとが一致するデータ
更新時に、無効化が必要か不必要か明確に識別でき、バ
スマスタ25から主記憶部22に対するアクセス回数が増加
しても、無効化の回数を増加させずにすみ、プロセッサ
21の待ち状態を減少させることができて、処理速度の低
下を防止することができる。
初回の格納時に完了アドレス有効フラグ26bをリセット
し、次回以降のデータ更新時にＶビットを０にするとと
もに、完了アドレス有効フラグ26bをセットすることに
よって、アドレスバス27のアドレスとインバリデーショ
ンアドレスレジスタ26aのアドレスとが一致するデータ
更新時に、無効化が必要か不必要か明確に識別でき、バ
スマスタ25から主記憶部22に対するアクセス回数が増加
しても、無効化の回数を増加させずにすみ、プロセッサ
21の待ち状態を減少させることができて、処理速度の低
下を防止することができる。
本実施例の構成ではバスマスタ25の主記憶部22に対す
るアクセスが同一のアドレス近傍に集中する時、例えば
プロセッサ21のデータ幅に対し１つのタグアドレスに対
応するキャッシュメモリ23のデータ幅を多くすると、詳
しくは32ビット（４バイト）のデータバス29に対しキャ
ッシュメモリ23を128ビット（４バイト×４）毎に１つ
のタグアドレスを割り振る構成等では、数バイトの範囲
で無効化が１回実行されるだけとなり、効率良く処理が
行なわれる。また、バスマスタ25として直接メモリ転送
制御コントローラ（DMAC）を考えるとデータ転送はアド
レスが昇べきあるいは降べきの連続アドレスであり、先
の例によるキャッシュメモリ23では８ビットのDMA転送
を行なうとして、128/8＝16回に１回の無効化ですみ、
プロセッサ21の待ち状態が非常に少なくなる。
るアクセスが同一のアドレス近傍に集中する時、例えば
プロセッサ21のデータ幅に対し１つのタグアドレスに対
応するキャッシュメモリ23のデータ幅を多くすると、詳
しくは32ビット（４バイト）のデータバス29に対しキャ
ッシュメモリ23を128ビット（４バイト×４）毎に１つ
のタグアドレスを割り振る構成等では、数バイトの範囲
で無効化が１回実行されるだけとなり、効率良く処理が
行なわれる。また、バスマスタ25として直接メモリ転送
制御コントローラ（DMAC）を考えるとデータ転送はアド
レスが昇べきあるいは降べきの連続アドレスであり、先
の例によるキャッシュメモリ23では８ビットのDMA転送
を行なうとして、128/8＝16回に１回の無効化ですみ、
プロセッサ21の待ち状態が非常に少なくなる。
以上のように本発明では、キャッシュメモリ13の無効
化されたデータのアドレスを格納するアドレス格納手段
15aと、前記キャッシュメモリ13の無効化が完了し、無
効化されたデータのアドレスが有効であることを示す情
報を保持する完了有効保持手段15bと、バスマスタ14に
よる前記主記憶部12へのアクセスアドレスと前記アドレ
ス格納手段15aに格納されているアドレスを比較する比
較手段15cと、前記バスマスタ14が主記憶部12に対して
ライトアクセスした場合に、前記比較手段15cの比較結
果に応じて、当該主記憶部12へのアクセスアドレスと前
記アドレス格納手段15aに格納されているアドレスとが
一致し、前記完了有効保持手段15bに前記情報が保持さ
れていないときにはキャッシュの無効化を行い、保持さ
れているときにはキャッシュの無効化要求を行わない無
効化要求手段15dとを備えたことによって、アドレス格
納手段15aに格納されているアドレスに対する主記憶部1
2へのアクセスが多くなっても、完了有効保持手段15bの
内容によって無効化要求をさせないようにし、無効化処
理を減少させることができ、主制御部11による処理の待
ち時間を減少させて処理速度の低下を防止することがで
きる。
化されたデータのアドレスを格納するアドレス格納手段
15aと、前記キャッシュメモリ13の無効化が完了し、無
効化されたデータのアドレスが有効であることを示す情
報を保持する完了有効保持手段15bと、バスマスタ14に
よる前記主記憶部12へのアクセスアドレスと前記アドレ
ス格納手段15aに格納されているアドレスを比較する比
較手段15cと、前記バスマスタ14が主記憶部12に対して
ライトアクセスした場合に、前記比較手段15cの比較結
果に応じて、当該主記憶部12へのアクセスアドレスと前
記アドレス格納手段15aに格納されているアドレスとが
一致し、前記完了有効保持手段15bに前記情報が保持さ
れていないときにはキャッシュの無効化を行い、保持さ
れているときにはキャッシュの無効化要求を行わない無
効化要求手段15dとを備えたことによって、アドレス格
納手段15aに格納されているアドレスに対する主記憶部1
2へのアクセスが多くなっても、完了有効保持手段15bの
内容によって無効化要求をさせないようにし、無効化処
理を減少させることができ、主制御部11による処理の待
ち時間を減少させて処理速度の低下を防止することがで
きる。
また、前記キャッシュメモリ13の無効化されたデータ
を格納しているアドレスを記憶するとともに、その無効
化を有効とする状態を保持して、前記バスマスタ14が前
記主記憶部12に対してライトアクセスした場合に、前記
バスマスタ14による前記主記憶部12へのアクセスアドレ
スと前記格納されているアドレスとを比較してアドレス
が一致し、前記無効化を有効とする状態が保持されてい
ないときにはキャッシュの無効化要求を行い、保持され
ているときにはキャッシュの無効化要求を行わないよう
にしたことによって、同じアドレスに対する無効化処理
が唯一回のみ実行されるだけになり、重複した無効化処
理を避けることができて、処理効率を向上させることが
できる。
を格納しているアドレスを記憶するとともに、その無効
化を有効とする状態を保持して、前記バスマスタ14が前
記主記憶部12に対してライトアクセスした場合に、前記
バスマスタ14による前記主記憶部12へのアクセスアドレ
スと前記格納されているアドレスとを比較してアドレス
が一致し、前記無効化を有効とする状態が保持されてい
ないときにはキャッシュの無効化要求を行い、保持され
ているときにはキャッシュの無効化要求を行わないよう
にしたことによって、同じアドレスに対する無効化処理
が唯一回のみ実行されるだけになり、重複した無効化処
理を避けることができて、処理効率を向上させることが
できる。
第１図は、本発明の原理構成図、 第２図は、実施例装置の構成図、 第３図は、従来装置の構成図。 11……主制御部 12……主記憶部 13……キャッシュメモリ 14……バスマスタ 15……無効化制御部 15a……アドレス格納手段 15b……完了有効保持手段 15c……比較手段 15d……無効化要求手段
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−132252（ＪＰ，Ａ) 特開 昭61−264455（ＪＰ，Ａ) 特開 昭63−231647（ＪＰ，Ａ) 特開 昭63−231649（ＪＰ，Ａ) 特開 昭63−149745（ＪＰ，Ａ) 特開 昭61−145662（ＪＰ，Ａ) 特開 平１−181138（ＪＰ，Ａ) 特開 昭64−78341（ＪＰ，Ａ) 特開 昭63−231647（ＪＰ，Ａ) 特開 昭63−45652（ＪＰ，Ａ) 特開 昭56−80756（ＪＰ，Ａ) 特開 昭63−204345（ＪＰ，Ａ) 特開 平１−288941（ＪＰ，Ａ) 特開 平１−196642（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08
Claims (2)
- 【請求項１】主制御部（11）により主記憶部（12）をア
クセスした時にデータをコピーして格納するキャッシュ
メモリ（13）に対して、前記主記憶部（12）への読出し
あるいは書込みをするバスマスタ（14）のアクセスを監
視して無効化を行うキャッシュメモリの無効化処理装置
において、 前記キャッシュメモリ（13）の無効化されたデータのア
ドレスを格納するアドレス格納手段（15a）と、 前記キャッシュメモリ（13）の無効化が完了し、無効化
されたデータのアドレスが有効であることを示す情報を
保持する完了有効保持手段（15b）と、 前記バスマスタ（14）による前記主記憶部（12）へのア
クセスアドレスと前記アドレス格納手段（15a）に格納
されているアドレスを比較する比較手段（15c）と、 前記バスマスタ（14）が前記主記憶部（12）に対してラ
イトアクセスした場合に、前記比較手段（15c）の比較
結果に応じて、当該主記憶部（12）へのアクセスアドレ
スと前記アドレス格納手段（15a）に格納されているア
ドレスとが一致し、前記完了有効保持手段（15b）に前
記情報が保持されていないときにはキャッシュの無効化
を行い、保持されているときにはキャッシュの無効化要
求を行わない無効化要求手段（15d）と を備えたことを特徴とするキャッシュメモリの無効化処
理装置。 - 【請求項２】主制御部（11）により主記憶部（12）をア
クセスした時にデータをコピーして格納するキャッシュ
メモリ（13）に対して、前記主記憶部（12）への読出し
あるいは書込みをするバスマスタ（14）のアクセスを監
視して無効化を行うキャッシュメモリの無効化制御方法
において、 前記キャッシュメモリ（13）の無効化されたデータを格
納しているアドレスを記憶するとともに、その無効化を
有効とする状態を保持して、前記バスマスタ（14）が前
記主記憶部（12）に対してライトアクセスした場合に、
前記バスマスタ（14）による前記主記憶部（12）へのア
クセスアドレスと前記格納されているアドレスとを比較
してアドレスが一致し、前記無効化を有効とする状態が
保持されていないときにはキャッシュの無効化要求を行
い、保持されているときにはキャッシュの無効化要求を
行わない ことを特徴とするキャッシュメモリの無効化制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02256286A JP3081635B2 (ja) | 1990-09-26 | 1990-09-26 | キャッシュメモリの無効化処理装置および無効化制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02256286A JP3081635B2 (ja) | 1990-09-26 | 1990-09-26 | キャッシュメモリの無効化処理装置および無効化制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04133145A JPH04133145A (ja) | 1992-05-07 |
| JP3081635B2 true JP3081635B2 (ja) | 2000-08-28 |
Family
ID=17290544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02256286A Expired - Fee Related JP3081635B2 (ja) | 1990-09-26 | 1990-09-26 | キャッシュメモリの無効化処理装置および無効化制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3081635B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0797352B2 (ja) * | 1992-07-02 | 1995-10-18 | インターナショナル・ビジネス・マシーンズ・コーポレイション | コンピュータ・システム及び入出力コントローラ |
| JP2005209163A (ja) * | 2003-12-22 | 2005-08-04 | Matsushita Electric Ind Co Ltd | メモリシステム制御方法 |
-
1990
- 1990-09-26 JP JP02256286A patent/JP3081635B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04133145A (ja) | 1992-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |