JP2642851B2 - キャッシュメモリ制御方式 - Google Patents
キャッシュメモリ制御方式Info
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- JP2642851B2 JP2642851B2 JP5255303A JP25530393A JP2642851B2 JP 2642851 B2 JP2642851 B2 JP 2642851B2 JP 5255303 A JP5255303 A JP 5255303A JP 25530393 A JP25530393 A JP 25530393A JP 2642851 B2 JP2642851 B2 JP 2642851B2
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- Japan
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- data block
- processor
- control circuit
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- shared memory
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Description
【０００１】
【産業上の利用分野】本発明は共有バス結合の並列計算
機システムにおける、プログラム実行の高速化を目指し
たキャッシュメモリ制御方式に関する。
機システムにおける、プログラム実行の高速化を目指し
たキャッシュメモリ制御方式に関する。
【０００２】
【従来の技術】従来、共有バス結合の並列計算機システ
ムにおけるキャッシュメモリについては”A Low―overh
ead Coherence Solution for Multipurocessors with P
rivateCache Memories”（M.S.Papamacrosほか、 Proc.
of 11th Int. Symp. on Computer Architecture, IEE
E, 1984., pp.348―354）において論じられている。
ムにおけるキャッシュメモリについては”A Low―overh
ead Coherence Solution for Multipurocessors with P
rivateCache Memories”（M.S.Papamacrosほか、 Proc.
of 11th Int. Symp. on Computer Architecture, IEE
E, 1984., pp.348―354）において論じられている。
【０００３】上記従来技術では、共有メモリに共有バス
を介して複数のプロセッサエレメント（以下ＰＥと略
す）が接続されている。各ＰＥ毎にアドレスが連続する
特定ワード数のデータ（キャッシュブロック）とアドレ
ス情報、有効フラグおよびキャッシュブロック状態を関
連づけたストアインのキャッシュを設けている。各ＰＥ
は自己に属するキャッシュに、そのＰＥ内のｃｐｕから
要求されたデータを含むデータブロックがないとき、共
有バスを介して他のＰＥと共有メモリに対してそのデー
タのアドレスを指定するデータ転送要求を出す。共有メ
モリ制御回路は共有メモリからそのデータブロックを要
求元ＰＥへ送る。但し、いずれかのＰＥが、そのデータ
ブロックを自己のキャッシュ内に有し、かつ、それを更
新済みのときには、そのＰＥが要求元ＰＥにそのデータ
ブロックを転送する。各ＰＥは、自己のキャッシュ内の
データブロックを更新したとき、他のＰＥにそのブロッ
クの無効コマンドを送る。各キャッシュが共有バスに出
力される無効コマンドのアドレス部分を照合し、自分が
キャッシュしているブロックの有効フラグを無効とする
ことによりキャッシュの一貫性を保つ。
を介して複数のプロセッサエレメント（以下ＰＥと略
す）が接続されている。各ＰＥ毎にアドレスが連続する
特定ワード数のデータ（キャッシュブロック）とアドレ
ス情報、有効フラグおよびキャッシュブロック状態を関
連づけたストアインのキャッシュを設けている。各ＰＥ
は自己に属するキャッシュに、そのＰＥ内のｃｐｕから
要求されたデータを含むデータブロックがないとき、共
有バスを介して他のＰＥと共有メモリに対してそのデー
タのアドレスを指定するデータ転送要求を出す。共有メ
モリ制御回路は共有メモリからそのデータブロックを要
求元ＰＥへ送る。但し、いずれかのＰＥが、そのデータ
ブロックを自己のキャッシュ内に有し、かつ、それを更
新済みのときには、そのＰＥが要求元ＰＥにそのデータ
ブロックを転送する。各ＰＥは、自己のキャッシュ内の
データブロックを更新したとき、他のＰＥにそのブロッ
クの無効コマンドを送る。各キャッシュが共有バスに出
力される無効コマンドのアドレス部分を照合し、自分が
キャッシュしているブロックの有効フラグを無効とする
ことによりキャッシュの一貫性を保つ。
【０００４】
【発明が解決しようとする課題】上記従来技術では、ど
のキャッシュにも保持されていないブロックについてい
ずれかのＰＥから転送要求があった場合、共有メモリに
有効なデータが存在しなくても、共有メモリがデータを
転送するという問題がある。
のキャッシュにも保持されていないブロックについてい
ずれかのＰＥから転送要求があった場合、共有メモリに
有効なデータが存在しなくても、共有メモリがデータを
転送するという問題がある。
【０００５】すなわち、例えば、いずれかのブロックの
先頭ワードへの書き込み要求がいずれかのＰＥ内のｃｐ
ｕにより、全てのＰＥ内で最初に発行されたときには、
その共有メモリ内のそのデータブロックの内容が無効で
あることがあり得る。しかし、上記従来技術では、この
データブロックを共有メモリから要求元ＰＥに転送する
という問題を有する。
先頭ワードへの書き込み要求がいずれかのＰＥ内のｃｐ
ｕにより、全てのＰＥ内で最初に発行されたときには、
その共有メモリ内のそのデータブロックの内容が無効で
あることがあり得る。しかし、上記従来技術では、この
データブロックを共有メモリから要求元ＰＥに転送する
という問題を有する。
【０００６】本発明は、上記の問題点を解決した、キャ
ッシュメモリ制御方式を提供することを目的とする。
ッシュメモリ制御方式を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、共有メモリのキャッシュブロック情報
として、有効フラグを追加し、この有効フラグは、プロ
セッサからの無効化コマンドによりリセットし、いずれ
かのＰＥからキャッシュからの書き戻しによってセット
する。共有メモリにもいずれのＰＥ内のキャッシュメモ
リにも有効フラグがセットされていないアドレスのキャ
ッシュブロック要求についてはブロック転送を行わない
ように制御する。
に、本発明では、共有メモリのキャッシュブロック情報
として、有効フラグを追加し、この有効フラグは、プロ
セッサからの無効化コマンドによりリセットし、いずれ
かのＰＥからキャッシュからの書き戻しによってセット
する。共有メモリにもいずれのＰＥ内のキャッシュメモ
リにも有効フラグがセットされていないアドレスのキャ
ッシュブロック要求についてはブロック転送を行わない
ように制御する。
【０００８】
【作用】共有メモリ内の各ブロックに対する有効フラグ
を参照することによって、共有メモリ内の無効なデータ
ブロックの転送を回避できる。
を参照することによって、共有メモリ内の無効なデータ
ブロックの転送を回避できる。
【０００９】
【実施例】以下、本発明の一実施例を図１から図３によ
り説明する。 図１は、本発明の一実施例の構成図であ
る。３プロセッサエレメントＰＥ１〜ＰＥ３と共有メモ
リ１を、共有バス２を介して接続し、メモリ共有型マル
チプロセッサを構成している。
り説明する。 図１は、本発明の一実施例の構成図であ
る。３プロセッサエレメントＰＥ１〜ＰＥ３と共有メモ
リ１を、共有バス２を介して接続し、メモリ共有型マル
チプロセッサを構成している。
【００１０】本実施例の、ＰＥ１、ＰＥ２、ＰＥ３のＣ
ＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉ
ｔ）４０はマイコン等により実現できる。各ＰＥには、
有効フラグ、キャッシュ状態（たとえば、更新の有無な
ど）、データブロックのアドレス、キャッシュブロック
データを保持するストアインタイプのキャッシュ４１、
４２または４３を備える。
ＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉ
ｔ）４０はマイコン等により実現できる。各ＰＥには、
有効フラグ、キャッシュ状態（たとえば、更新の有無な
ど）、データブロックのアドレス、キャッシュブロック
データを保持するストアインタイプのキャッシュ４１、
４２または４３を備える。
【００１１】共有メモリ１は、データブロック単位にデ
ータ有効フラグを備える。本実施例では、一例として各
データブロックは２ワードからなると仮定する。共有メ
モリ制御回路１１は、いずれかのＰＥから、データブロ
ックの転送要求コマンドが共有バス２に発行されたと
き、そのコマンドが指定するデータアドレスに対応する
有効フラグを参照し、そのフラグが有効を示していない
場合、応答信号”０”を送ることにより要求されたデー
タブロックの転送をしないようになっている。
ータ有効フラグを備える。本実施例では、一例として各
データブロックは２ワードからなると仮定する。共有メ
モリ制御回路１１は、いずれかのＰＥから、データブロ
ックの転送要求コマンドが共有バス２に発行されたと
き、そのコマンドが指定するデータアドレスに対応する
有効フラグを参照し、そのフラグが有効を示していない
場合、応答信号”０”を送ることにより要求されたデー
タブロックの転送をしないようになっている。
【００１２】さて、図２は本発明によるキャッシュ書き
込み制御フロー１００である。共有メモリおよび各ＰＥ
内のキャッシュ上のブロックの有効フラグを”０”に初
期化されるとする。
込み制御フロー１００である。共有メモリおよび各ＰＥ
内のキャッシュ上のブロックの有効フラグを”０”に初
期化されるとする。
【００１３】（１）あるＰＥが、その中のｃｐｕから発
行されたメモリ書き込み命令を実行したときには、キャ
ッシュミス判定ｃ１で、書き込みアドレスを含むデータ
ブロックがそのＰＥ内のキャッシュに存在するか否かを
判定する。
行されたメモリ書き込み命令を実行したときには、キャ
ッシュミス判定ｃ１で、書き込みアドレスを含むデータ
ブロックがそのＰＥ内のキャッシュに存在するか否かを
判定する。
【００１４】（２）書き込みアドレスのデータを含むデ
ータブロックが、当該キャッシュに存在するなら、その
ＰＥは、キャッシュに対して書き込み制御ｃ５を行う。
この書き込み制御では、そのブロックにｃｐｕから要求
されたデータを書き込むとともに、共有バス２上にその
データブロックのアドレスを指定する無効化コマンドを
発行する。このコマンドに応答して、共有メモリ制御回
路１１は、共有メモリ上の対応するデータブロックを無
効とし、他のＰＥは、そのデータブロックを自己のキャ
ッシュ内に有効なデータとして有するときには、それを
無効とする。
ータブロックが、当該キャッシュに存在するなら、その
ＰＥは、キャッシュに対して書き込み制御ｃ５を行う。
この書き込み制御では、そのブロックにｃｐｕから要求
されたデータを書き込むとともに、共有バス２上にその
データブロックのアドレスを指定する無効化コマンドを
発行する。このコマンドに応答して、共有メモリ制御回
路１１は、共有メモリ上の対応するデータブロックを無
効とし、他のＰＥは、そのデータブロックを自己のキャ
ッシュ内に有効なデータとして有するときには、それを
無効とする。
【００１５】（３）書き込みアドレスを含むキャッシュ
ブロックが当該キャッシュに存在しないなら、ｃ２でそ
のブロックと置き換えるための古いキャッシュブロック
を選択する。選択した古いブロックの有効フラグがオン
で、かつ、キャッシュ状態がデータが変更されているこ
とを示すなら、この古いブロックを共有メモリ１に書き
戻すコマンドを共有バス２に発行する。このコマンドに
応答して、共有メモリ制御回路１１は共有メモリ１にこ
のブロックを書き込み、対応する有効フラグを”１”に
セットする。他のＰＥは、このコマンドには応答しな
い。
ブロックが当該キャッシュに存在しないなら、ｃ２でそ
のブロックと置き換えるための古いキャッシュブロック
を選択する。選択した古いブロックの有効フラグがオン
で、かつ、キャッシュ状態がデータが変更されているこ
とを示すなら、この古いブロックを共有メモリ１に書き
戻すコマンドを共有バス２に発行する。このコマンドに
応答して、共有メモリ制御回路１１は共有メモリ１にこ
のブロックを書き込み、対応する有効フラグを”１”に
セットする。他のＰＥは、このコマンドには応答しな
い。
【００１６】（４）そのＰＥはさらにｃ２で、共有バス
２に、書き込みアドレスのデータを含むデータブロック
の転送要求コマンドを発行する。
２に、書き込みアドレスのデータを含むデータブロック
の転送要求コマンドを発行する。
【００１７】（５）このコマンドに応答して、共有メモ
リ制御回路１１および他のＰＥにおいて、書き込みアド
レスに対応する共有メモリ１あるいはそれぞれのＰＥ内
のキャッシュ内データブロックが有効かの判定ｃ３を行
なう。共有メモリ制御回路１１および他のＰＥは、判定
したデータブロックが有効であるときには、応答信号と
して‘１’を共有バス２に送る。
リ制御回路１１および他のＰＥにおいて、書き込みアド
レスに対応する共有メモリ１あるいはそれぞれのＰＥ内
のキャッシュ内データブロックが有効かの判定ｃ３を行
なう。共有メモリ制御回路１１および他のＰＥは、判定
したデータブロックが有効であるときには、応答信号と
して‘１’を共有バス２に送る。
【００１８】（６）いずれかのＰＥが応答信号“１”を
出力した場合、そのＰＥから要求元ＰＥにそのデータブ
ロックを転送する。
出力した場合、そのＰＥから要求元ＰＥにそのデータブ
ロックを転送する。
【００１９】他のＰＥから応答信号“１”がなくて、共
有メモリ制御回路１１から応答信号“１”がある場合、
この回路１１は、共有メモリ１から、キャッシュブロッ
クデータの要求元ＰＥへの転送ｃ４を行う。回路１１
は、どのＰＥからも”１”の応答がない場合でも、共有
メモリ１内の有効フラグが０のときには、このデータブ
ロックを転送しないことが本実施例の特徴である。
有メモリ制御回路１１から応答信号“１”がある場合、
この回路１１は、共有メモリ１から、キャッシュブロッ
クデータの要求元ＰＥへの転送ｃ４を行う。回路１１
は、どのＰＥからも”１”の応答がない場合でも、共有
メモリ１内の有効フラグが０のときには、このデータブ
ロックを転送しないことが本実施例の特徴である。
【００２０】（７）要求元ＰＥはさらに書き込み制御ｃ
５を行って処理を終える。この処理では、新たなキャッ
シュブロックが転送されたときには、先に選択された置
換用の古いブロックをこのブロックで置換した後で書き
込みを行う。新たなキャッシュブロックが転送されない
ときには、置換用のブロックの記憶位置に新たなブロッ
クを登録し、そこに書き込みを行う。
５を行って処理を終える。この処理では、新たなキャッ
シュブロックが転送されたときには、先に選択された置
換用の古いブロックをこのブロックで置換した後で書き
込みを行う。新たなキャッシュブロックが転送されない
ときには、置換用のブロックの記憶位置に新たなブロッ
クを登録し、そこに書き込みを行う。
【００２１】図３は本発明によるキャッシュ読みだし制
御フロー２００である。
御フロー２００である。
【００２２】（１）ＰＥはｃｐｕからの読みだし命令の
実行時に、キャッシュミス判定ｄ１で、読みだしアドレ
スのデータを含むブロックがそのＰＥ内のキャッシュに
存在するか否かを判定する。
実行時に、キャッシュミス判定ｄ１で、読みだしアドレ
スのデータを含むブロックがそのＰＥ内のキャッシュに
存在するか否かを判定する。
【００２３】（２）そのブロックが当該キャッシュに存
在するなら、そのＰＥは、キャッシュに対して読みだし
制御ｄ６を行って処理を終える。
在するなら、そのＰＥは、キャッシュに対して読みだし
制御ｄ６を行って処理を終える。
【００２４】（３）読みだしアドレスを含むブロックが
当該キャッシュに存在しないなら、ｄ２で、そのＰＥ
は、そのブロックと置き換えるべき古いブロックをキャ
ッシュ４０から選択する。選択した古いブロックが有効
で、かつ、変更されているなら古いそのブロックを共有
メモリ１に書き戻すコマンドを共有バス２に発行する。
共有メモリ制御回路はこのコマンドに応答して、共有メ
モリ１に、このデータを書き戻し、対応する有効フラグ
を”１”にセットする。
当該キャッシュに存在しないなら、ｄ２で、そのＰＥ
は、そのブロックと置き換えるべき古いブロックをキャ
ッシュ４０から選択する。選択した古いブロックが有効
で、かつ、変更されているなら古いそのブロックを共有
メモリ１に書き戻すコマンドを共有バス２に発行する。
共有メモリ制御回路はこのコマンドに応答して、共有メ
モリ１に、このデータを書き戻し、対応する有効フラグ
を”１”にセットする。
【００２５】（４）そのＰＥはさらにｄ２で、共有バス
２に対して、その読み出しアドレスのデータを含むブロ
ックの転送要求コマンドを発行する。
２に対して、その読み出しアドレスのデータを含むブロ
ックの転送要求コマンドを発行する。
【００２６】（５）共有メモリ制御回路１１および他の
ＰＥにおいて、読みだしアドレスに対応する有効フラグ
の判定ｄ３を行なう。これは前述のステップｃ３と同様
である。
ＰＥにおいて、読みだしアドレスに対応する有効フラグ
の判定ｄ３を行なう。これは前述のステップｃ３と同様
である。
【００２７】（６）他のＰＥから’１’の応答がある場
合、その、他のＰＥから要求元ＰＥにデータブロックを
転送し、いずれのＰＥからも’１’の応答がなく、か
つ、共有メモリ制御回路１１から’１’の応答がある場
合、この回路１１は、共有メモリ１から、そのブロック
の転送を行う（ｄ４）。
合、その、他のＰＥから要求元ＰＥにデータブロックを
転送し、いずれのＰＥからも’１’の応答がなく、か
つ、共有メモリ制御回路１１から’１’の応答がある場
合、この回路１１は、共有メモリ１から、そのブロック
の転送を行う（ｄ４）。
【００２８】（７）他のＰＥからも制御回路１１から
も、’１’の応答がない場合、要求元ＰＥでは例外発生
割り込みを発生する（ｄ５）。この例外発生の割り込み
により、プログラムの異常のチェックを行うことができ
る。
も、’１’の応答がない場合、要求元ＰＥでは例外発生
割り込みを発生する（ｄ５）。この例外発生の割り込み
により、プログラムの異常のチェックを行うことができ
る。
【００２９】（８）要求元ＰＥは、そこへのデータブロ
ックの転送があった場合、キャッシュに対して読みだし
制御ｄ６を行って処理を終える。すなわち、そのデータ
ブロックをキャッシュに登録した後、ｃｐｕから要求さ
れたデータをｃｐｕに送る。
ックの転送があった場合、キャッシュに対して読みだし
制御ｄ６を行って処理を終える。すなわち、そのデータ
ブロックをキャッシュに登録した後、ｃｐｕから要求さ
れたデータをｃｐｕに送る。
【００３０】以上の説明のように、本実施例によれば、
並列計算機システムにおいて、無駄なデータ転送を削減
することができる。
並列計算機システムにおいて、無駄なデータ転送を削減
することができる。
【００３１】
【発明の効果】本発明によれば、共有メモリ上の有効デ
ータの有無を知ることができるので、書き込み前のキャ
ッシュブロックデータの無駄な転送を削減し、処理を高
速化する効果がある。
ータの有無を知ることができるので、書き込み前のキャ
ッシュブロックデータの無駄な転送を削減し、処理を高
速化する効果がある。
【図１】図１は、本発明の一実施例の構成図である。
【図２】図２は本発明によるキャッシュ書き込み制御を
表わしたフローチャート。
表わしたフローチャート。
【図３】図３は本発明によるキャッシュ読みだし制御を
表わしたフローチャート。
表わしたフローチャート。
１…共有メモリ、１１…共有メモリ制御回路、２…共有
バス、４１〜４３…キャッシュ。
バス、４１〜４３…キャッシュ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井門 徳安 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 平４−137052（ＪＰ，Ａ) 特開 平４−98338（ＪＰ，Ａ)
Claims (3)
- 【請求項１】共有バスで結合され、それぞれがストアイ
ンタイプのキャッシュメモリを有する複数のプロセッサ
エレメントと、該複数のプロセッサエレメントにより共
有されたメモリと、該共有メモリへのアクセスを制御す
る該共有バスに接続された制御回路とを有し、いずれか
のプロセッサエレメントが書き込みまたは読み出しのた
めにアクセスするデータを含むデータブロックがそのプ
ロセッサエレメント内のキャッシュに保持されていない
ときには、そのデータブロックの転送を上記制御回路お
よび他のプロセッサエレメントに要求し、そのデータブ
ロックを有効なデータブロックとして保持する他のプロ
セッサエレメントあるいは上記共有メモリからその要求
されたデータブロックを上記要求元プロセッサエレメン
トに転送するバス結合のマルチプロセッサシステムにお
いて、 いずれかのプロセッサエレメントがそのプロセッサエレ
メント内のキャッシュメモリに保持されたデータを書き
換えたときには、そのプロセッサエレメントによりその
データブロックの無効を上記制御回路および他のプロセ
ッサエレメントに要求し、 この要求に応答して、上記制御回路は、上記共有メモリ
にそのデータブロックが有効なデータとして保持されて
いるときには、そのデータブロックを無効とし、他のプ
ロセッサエレメントにおいて、それぞれのプロセッサエ
レメント内のキヤッシュメモリにそのデータブロックが
有効なデータとして保持されているときには、そのデー
タブロックを無効とし、 いずれかのプロセッサエレメントが、その中のキャッシ
ュメモリに保持されたデータブロックを該共有メモリへ
書き戻しすることを該制御回路に要求したときには、該
制御回路によりその共有メモリ内にそのデータブロック
を書き戻すとともに、そのデータブロックを有効とし、 いずれかのプロセッサエレメントが他のプロセッサエレ
メントおよび該制御回路にデータブロックの転送を要求
したとき、該制御回路においては、該共有メモリ内にそ
のデータブロックが有効なデータブロックとして保持さ
れているかを判別し、その判別結果に依存してそのデー
タブロックを該共有メモリから転送するか否かを制御す
るキャッシュメモリ制御方式。 - 【請求項２】いずれかのプロセッサエレメントが他のプ
ロセッサエレメントおよび該制御回路に書き込みのため
にデーダブロックの転送要求をした場合において、該共
有メモリおよび該他のプロセッサエレメントのいずれか
らもそのデータブロックが転送されないときには、転送
要求元のプロセッサエレメントにおいて、新たなデータ
ブロックを書き込むための領域を確保し、その確保され
た領域に該要求元プロセッサエレメントが要求した書き
込みデータを書き込む請求項１記載のキャッシュメモリ
制御方式。 - 【請求項３】いずれかのプロセッサエレメントが他のプ
ロセッサエレメントおよび該制御回路に読み出しのため
にデータブロックの転送要求をした場合において、該共
有メモリおよび該他のプロセッサエレメントのいずれか
らもそのデータブロックが転送されないときには、転送
要求元のプロセッサエレメントにおいて、例外割込を発
生する請求項１記載のキャッシュメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5255303A JP2642851B2 (ja) | 1993-09-20 | 1993-09-20 | キャッシュメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5255303A JP2642851B2 (ja) | 1993-09-20 | 1993-09-20 | キャッシュメモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0793217A JPH0793217A (ja) | 1995-04-07 |
| JP2642851B2 true JP2642851B2 (ja) | 1997-08-20 |
Family
ID=17276907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5255303A Expired - Lifetime JP2642851B2 (ja) | 1993-09-20 | 1993-09-20 | キャッシュメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2642851B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6826662B2 (en) * | 2001-03-22 | 2004-11-30 | Sony Computer Entertainment Inc. | System and method for data synchronization for a computer architecture for broadband networks |
-
1993
- 1993-09-20 JP JP5255303A patent/JP2642851B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793217A (ja) | 1995-04-07 |
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