JPH0529943B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、キヤツシユメモリを階層的に接続し
てなる階層キヤツシユメモリ方式に係わり、特に
複数段のプロセツサと共有メモリとの間に配置さ
れる階層キヤツシユメモリにおけるキヤツシユコ
ンシステンシ（一貫性）を確保するためのデータ
交換方式に関する。

（従来の技術） メモリのアクセスタイムをメモリの階層化によ
つて見掛け上高速化する方式として従来よりキヤ
ツシユメモリ方式が知られている。キヤツシユメ
モリ方式は、演算処理装置と主記憶装置との間に
配置された小容量で高速のキヤツシユメモリに主
記憶装置の内容の一部をコピーすることにより、
プロセツサ−メモリ間の高速アクセスを可能にす
る方式である。メモリは高速である程高価である
ため、広範囲でのメモリアクセスを必要とする用
途では、高速のキヤツシユメモリ（フアーストキ
ヤツシユメモリ）と主記憶装置との間に中速、中
容量のキヤツシユメモリ（セカンドキヤツシユメ
モリ）を階層的に配置した階層キヤツシユ方式も
採用されている。

一方、複数台のプロセツサが主記憶装置を共有
するマルチプロセツサシステムでは、プロセツサ
毎にキヤツシユメモリを持つように構成される
が、この場合、異なるプロセツサ間でキヤツシユ
メモリ内の同じ論理番地のデータの内容が食違わ
ないような制御、つまりキヤツシユコンシステン
シを保証する制御が必要である。

マルチプロセツサシステムでしかも階層キヤツ
シユメモリが使用される場合には、キヤツシユコ
ンシステンシを保証する制御はより複雑になる。
例えば“Hierarchical Cache／Bus
Architecture for Shared Memory
Multiprocessors” （Andrew W.Wilson Jr.，The 14th Annual
International Symposium on Computer
Architecture.1987）では、キヤツシユコンシス
テンシを確保するために、次の制約を満たす必要
があると述べている。

〈制約〉 フアーストキヤツシユメモリに存在するエント
リはセカンドキヤツシユメモリにも必ず存在す
る。

この制約を満たすうえで問題となるのはセカン
ドキヤツシユメモリのエントリの交換（replace）
時である。セカンドキヤツシユメモリのエントリ
がリプレースされるのは、セカンドキヤツシユメ
モリの共有メモリ側からのコンシステンシを保つ
ための要求があつた場合や、フアーストキヤツシ
ユメモリ及びセカンドキヤツシユメモリが両方と
もミスした場合等が考えられるが、特に後者の場
合には、リプレースされるエントリを他のフアー
ストキヤツシユメモリが使用している場合が考え
られるため、リプレースに伴つてフアーストキヤ
ツシユメモリバスを介して各フアーストキヤツシ
ユメモリにフラツシユコマンドを送出する必要が
あつた。

（発明が解決しようとする課題） マルチプロセツサシステムで使用される階層キ
ヤツシユメモリにおける従来のデータ交換方式に
は、例えば最後に参照された時刻が最も古いエン
トリをリプレースするLRU（Least Recently
Used）方式や、登録された順番にリプレースし
ていくFIFO（First in First out）方式が広く知
られているが、これらのリプレース方式では、フ
アーストキヤツシユメモリのキヤツシユミスによ
りセカンドキヤツシユメモリへフエツチが起こ
り、更にセカンドキヤツシユメモリもミスしてリ
プレースが起つたとき、フラツシユをフアースト
キヤツシユメモリに伝えるためにフアーストキヤ
ツシユメモリのバスを使用しなければならず、バ
スの使用効率が低下するとともに、制御が複雑に
なるという問題があつた。

本発明の目的は、フアーストキヤツシユ、セカ
ンドキヤツシユが共にミスしてセカンドキヤツシ
ユメモリにリプレースが起つた場合でも、フアー
ストキヤツシユメモリにフラツシユのコマンドを
送る必要が無く、バスの使用効率の向上及び制御
の容易化が図れる階層キヤツシユメモリのリプレ
ース方式を提供することにある。

［発明の構成］ （課題を解決するための手段） 本発明は、複数台のプロセツサと、これらプロ
セツサによつて共有される共有メモリとの間に、
フアーストキヤツシユメモリ及びセカンドキヤツ
シユメモリの階層構造からなる階層キヤツシユメ
モリを接続し、セカンドキヤツシユメモリとこれ
を共有する複数のフアーストキヤツシユメモリと
の間の一貫性を保つべくデータの移動を管理する
階層キヤツシユメモリにおけるデータ交換方式に
おいて、セカンドキヤツシユメモリは、それを共
有しているフアーストキヤツシユメモリの数だけ
のエントリを持つセツトからなるセツトアソシエ
テイブ方式のメモリで、各エントリにはそのエン
トリがどのフアーストキヤツシユに使用されてい
るかを示す使用情報が付帯されている。そして、
前記フアーストキヤツシユメモリ及びセカンドキ
ヤツシユメモリが共にキヤツシユミスしたときに
は、前記キヤツシユミスしたセカンドキヤツシユ
メモリを共有している複数のフアーストキヤツシ
ユメモリのうち前記キヤツシユミスしたフアース
トキヤツシユメモリを除く他のフアーストキヤツ
シユメモリがいずれも使用していないエントリを
前記使用情報に基づき選択し、この選択されたエ
ントリのデータを交換するようにしている。

（作用） 本発明によれば、各エントリにそのエントリが
どのフアーストキヤツシユにに使用されているか
を示す使用情報が付加されているので、この情報
を参照することにより、リプレースに際して最も
影響の少ないエントリを選択してリプレースする
ことができる。本発明では、フアーストキヤツシ
ユメモリとセカンドキヤツシユメモリが共にキヤ
ツシユミスしたときに、上記使用情報に基づき、
キヤツシユミスしたフアーストキヤツシユメモリ
以外のフアーストキヤツシユメモリが使用してい
ないエントリをリプレースする。セカンドキヤツ
シユメモリのエントリの数は、それを共有するフ
アーストキヤツシユメモリの数に等しいから、本
発明によりリプレースされるエントリは、どのフ
アーストキヤツシユメモリにも使用されていない
エントリか、或はキヤツシユミスしたフアースト
キヤツシユメモリだけが使用していたエントリの
２通りしかない。前者の場合には、そのエントリ
をリプレースしても、前述した制約を守られる。
即ちどのフアーストキヤツシユメモリにも影響を
与えないので、キヤツシユコンシステンシは保証
される。また、後者の場合には、キヤツシユミス
したフアーストキヤツシユメモリが、セカンドキ
ヤツシユメモリのリプレース後にそのエントリを
フエツチするだけで前述した制約は守られる。

従つて、本発明によれはセカンドキヤツシユメ
モリのリプレースに伴つてフアーストキヤツシユ
に対しフラツシユコマンドを送出する必要がな
く、バスの使用効率の向上及び制御の容易化を図
ることができる。

（実施例） 以下、図面に基づいて本発明の実施例について
説明する。

第１図は本発明の一実施例に係るマルチプロセ
ツサシステムの構成を示すブロツク図である。こ
のシステムは、並列処理する複数のプロセツサ
１，２，３，４と、これらプロセツサ１〜４が共
有するメインメモリ５と、これらの間に接続され
て高速アクセスを可能にするための階層キヤツシ
ユメモリ６とから構成されている。

階層キヤツシユメモリ６は、各プロセツサ１〜
４と一対一で接続された高速・小容量のフアース
トキヤツシユメモリ（以下、FCMと略記する）
１１，１２，１３，１４と、２組のFCM１１，
１２及びFCM１３，１４にそれぞれフアースト
キヤツシユバス１５，１６を介して共通に接続さ
れた中速・中容量のセカンドキヤツシユメモリ
（以下SCMと呼ぶ）２１，２２とにより構成され
ている。またSCM２１，２２はセカンドキヤツ
シユバス２３を介してメインメモリ５と接続され
ている。従つて、階層キヤツシユメモリ６は、プ
ロセツサ１，２、FCM１１，１２がSCM２１を
共有し、プロセツサ３，４、FCM１３，１４が
SCM２２を共有し、SCM２１，２２がメインメ
モリ５を共有する階層構造となつている。FCM
１１〜１４、ダイレクトマツピング方式のキヤツ
シユであるが、SCM２１，２２はＮウエイ−セ
ツトアソシエテイブ方式のキヤツシユである。つ
まり、SCM２１，２２では１つのセツト中にＮ
個のエントリを持つ。この例では、SCM２１，
２２を共有するFCMの数が２であるから、２ウ
エイとなる。

第２図にSCM２１の構成を示すが、SCM２２
の構成もこれと全く同様であるので以下、SCM
２１についてのみ説明することにする。SCM２
１は、データとタグを記憶するメモリ本体３１、
SCM２１の全体の制御を司るセカンドキヤツシ
ユ制御回路３２と、フアーストキヤツシユバス１
５とのインターフエイスをとるフアースト・キヤ
ツシユ・バス・インターフエイス３３と、セカン
ドキヤツシユバス２３とのインターフエイスをと
るセカンド・キヤツシユ・バス・インターフエイ
ス３４とにより構成されている。

メモリ本体３１を構成する１つのセツトを第３
図に示す。SCM２１，２１は前述したように２
ウエイ−アソシエテイブ方式のメモリであるか
ら、１つのセツトは２つのエントリから構成され
る。各エントリには、２つのＵビツトと、エント
リの状態を示す情報と、タグアドレスと、データ
部とが設定されている。アドレス幅が16ビツトで
あるとすると、FCM１１，１２からは、アドレ
スの下位８ビツトを用いて256エントリのうちか
ら１つのエントリを選択できる。SCM２１，２
２では、アドレスの下位８ビツトを用いて256セ
ツトのうちの１セツトを選択できる。つまり、フ
アーストキヤツシユメモリのエントリー数とセカ
ンドキヤツシユメモリのエントリーの数は同じで
ある。つまり1000H番地と2000H番地に対応する
FCM１１，１２のエントリは同じで、SCM２１
のセツトも同じである。各エントリの情報は以下
の通りである。

１ Ｕビツト このＵビツトは、使用情報となるもので、各エ
ントリがどのフアーストキヤツシユに使用された
かを示す。Ｕ［ａ，ｂ］は、セツト中のａ番目の
エントリをｂ番目のFCMが使用したなら１、そ
れ以外なら０となる。例えば、Ｕ［１，１］が１、
Ｕ［１，２］が０であれば、セツト中のエントリ
１はFCM１１により使用されているが、エント
リ１はFCM１２には使用されていないことを示
している。

２ エントリの状態 SCM２１，２２間のコンシステンシをとるた
めの情報であり、前述した文献におけるwrite−
onceの方法では、Ｄ（Dirty）、Ｉ（Invalid）、Ｖ
（Valid）、Ｒ（Reserved）の４状態を表わすため
２ビツトが必要である。

３ タグアドレス そのエントリが持つているデータのアドレス情
報である。

４ データ部 そのエントリのデータの内容である。

以上の構成において、いま、FCM１１又は１
２でキヤツシユミスが発生してFCM１１又は１
２がSCM２１に必要なエントリをフエツチする
場合には、フエツチするエントリの対応するＵビ
ツトを１にする。また、Ｕビツトを１すると同時
に、そのエントリが存在するセツト内の他のエン
トリの対応するＵビツトを０にする。従つて例え
ば第４図に示すように、FCM１１，１２がエン
トリ１，２をフエツチした態様によつて、エント
リ１，２の計４つのＵビツトは、図示のような値
に設定される。これにより、Ｕ［ａ，ｂ］が１で
ある場合には、FCMbにエントリａが使用されて
いることが明らかになる。

FCM１１又は１２でキヤツシユミスが発生し、
更にSCM２１でもキヤツシユミスが発生したと
きには、その発生の状況によつて第５図に示すよ
うなエントリがリプレースされる。このときリプ
レースされるエントリの条件は次の通りである。

Ｕ［ａ，１］，Ｕ［ａ，２］が共に０の場合 エントリａがリプレースされる。エントリａは
いずれのFCM１１，１２においても使用されて
いないからである。

Ｕ［ａ，１］，Ｕ［ａ，２］が共に０でない場
合 キヤツシユミスしたFCMに対応するエントリ
がリプレースされる。他のエントリはキヤツシユ
ミスしたFCM以外のFCMが使用しているからで
ある。

第６図及び第７図にその一例を示す。第６図ａ
はFCM１１，１２が共に1000番地のデータを格
納したエントリ１を使用している場合である。こ
の状態でFCM１２が3000番地をアクセスすると
キヤツシユミスが起こる。この場合、Ｕ［２，
１］，Ｕ［２，２］が共に０であるから、エントリ
２が選択されてリプレースされる。この結果、同
図ｂに示すように、エントリ２に3000番地のデー
タが格納され、FCM１２がこれをフエツチする
ことにより、Ｕ［１，２］，Ｕ［２，２］は０，１
となる。この場合FCM１１はなんら影響を受け
ない。

第７図ａはFCM１１が1000番地のデータを格
納したエントリ２を使用し、FCM１２が2000番
地のデータを格納したエントリ１を使用している
場合である。この状態でFCM１２が3000番地を
アクセスするとキヤツシユミスが起こる。この場
合、Ｕ［１，２］が１であるから、エントリ１が
選択されてリプレースされる。この結果、同図ｂ
に示すように、エントリ１に3000番地のデータが
格納され、FCM１２がこれをフエツチすること
により、Ｕ［１，２］，Ｕ［２，２］は１，０とな
る。この場合もFCM１１はなんら影響を受けな
い。

以上のようなリプレースが行われれば、キヤツ
シユミスを起こしたFCM以外のFCMが使用して
いるデータを誤つて追出してしまうという事態を
防止できる。

なお、本発明は上述した実施例に限定されるも
のではない、上記実施例ではセカンドキヤツシユ
メモリに２ウエイ−セツトアソシエテイブのメモ
リを用いたが、Ｎウエイ−セツトアソシエテイブ
に拡張可能であることはいうまでもない。この場
合、フエツチしようとするFCMをFCM（ｂ）と
すると、エントリａ＝１，２，…，Ｎに対し、 Ｕ［ａ，ｂ］＝１ （ａ：フエツチされるエント
リ） Ｕ［ａ，ｂ］＝０ （ａ：フエツチされるエント
リを除く全て） に設定すれば良い。

また、キヤツシユミスしたFCMがFCM（ｃ）
であるとすると、リプレースされるエントリは、 エントリａ （Ｕ［ａ，１］，……，Ｕ［ａ，Ｎ］
の全てが０のとき） エントリａ （Ｕ［ａ，１］，……，Ｕ［ａ，Ｎ］
のうち、Ｕ［ａ，ｃ］のみが１で他の０のとき） このような制御によれば、前述した制約を守る
ことができる。

［発明の効果］ 以上述べたように、本発明によれば各エントリ
にそのエントリがどのフアーストキヤツシユメモ
リに使用されているかを示す使用情報を付加し、
フアーストキヤツシユメモリとセカンドキヤツシ
ユメモリとが共にキヤツシユミスした場合に、上
記使用情報に基づいて、キヤツシユミスしなかつ
た他のフアーストキヤツシユメモリに影響を与え
ずにリプレースを行なうことができる。従つて、
バス使用効率の向上と制御の容易化とを図ること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る階層キヤツシ
ユメモリを用いたマルチプロセツサシステムのブ
ロツク図、第２図は同階層キヤツシユメモリにお
けるセカンドキヤツシユメモリのブロツク図、第
３図は同セカンドキヤツシユメモリの記憶単位で
あるセツトの構成を示す図、第４図は同セツトに
おけるフエツチ状況とＵビツトの値との関係を示
す図、第５図は同セカンドキヤツシユメモリのキ
ヤツシユミスの態様とリプレースするエントリと
の関係を示す図、第６図及び第７図は同階層キヤ
ツシユメモリにおけるリプレースの例をそれぞれ
示す図である。 １〜４……プロセツサ、５……メインメモリ、
６……階層キヤツシユメモリ、１１〜１４……フ
アーストキヤツシユメモリ、１５，１６……フア
ーストキヤツシユバス、２１〜２４……セカンド
キヤツシユメモリ、２３……セカンドキヤツシユ
バス。

Claims (1)

1. 【特許請求の範囲】 １ 複数台のプロセツサと、これらプロセツサに
   よつて共有される共有メモリとの間に、前記プロ
   セツサの数と同じだけのフアーストキヤツシユメ
   モリ及び前記プロセツサの数より少ないセカンド
   キヤツシユメモリの階層構造からなる階層キヤツ
   シユメモリを接続し、前記セカンドキヤツシユメ
   モリとこれを共有する複数のフアーストキヤツシ
   ユメモリとの間の一貫性を保ちながらデータの移
   動を管理する階層キヤツシユメモリにおけるデー
   タ交換方式において、 前記セカンドキヤツシユメモリは、その容量が
   それを共有しているフアーストキヤツシユメモリ
   の容量の総和と同じで、且つ該フアーストキヤツ
   シユメモリの数と同じだけのエントリを持つセツ
   トからなるセツトアソシエテイブ方式のメモリ
   で、 前記セカンドキヤツシユメモリの各エントリそ
   れぞれにプロセツサの数と同じだけの使用情報ビ
   ツトを設け、そのエントリがフアーストキヤツシ
   ユメモリからアクセスされたときには、そのエン
   トリ中のアクセスしたプロセツサに対応する使用
   情報ビツトのみがオンになるように制御し、アク
   セスされたエントリと同じセツトに属する他のエ
   ントリ中のアクセスしたプロセツサに対応する使
   用情報ビツトはオフになるように制御することに
   より、前記セカンドキヤツシユメモリの各エント
   リにそのエントリがどのフアーストキヤツシユに
   使用されているかを示す使用情報を付帯し、 前記フアーストキヤツシユメモリ及びセカンド
   キヤツシユメモリが共にキヤツシユミスしたとき
   には、セカンドキヤツシユメモリのエントリの中
   に、エントリに含まれる使用情報ビツトが全てオ
   フのものが存在する場合にはそのエントリを選択
   し、もしそのようなエントリが存在しない場合
   は、アクセスを行つたプロセツサに対応する使用
   情報ビツトのみがオンのものを選択することによ
   り、前記キヤツシユミスしたセカンドキヤツシユ
   メモリを共有している複数のフアーストキヤツシ
   ユメモリのうち前記キヤツシユミスしたフアース
   トキヤツシユメモリを除く他のフアーストキヤツ
   シユメモリがいずれも使用していないエントリ
   を、前記使用情報に基づき選択して、この選択さ
   れたエントリのデータをキヤツシユミスしたデー
   タから新しいデータへ交換するようにしたことを
   特徴とする階層キヤツシユメモリにおけるデータ
   交換方式。