JPH08185359A - メモリサブシステム - Google Patents

Abstract

(57)【要約】 【目的】ＮＵＭＡ方式の多階層キャッシュにおいて、少
量のハードウェアの追加によりキャッシュのコヒーレン
シ制御を可能とし、更に、主記憶からの高速レイテンシ
を可能にする。 【構成】タグメモリ１４（１５）に格納されたタグ情報
を参照してキャッシュのコヒーレンシー制御の返事を行
う一方、タグ情報が“ダーティ”を示していた場合、主
記憶１２（１３）から読み出されたデータを停止させ、
ダーティラインのコピーバック処理の完了を待って正し
いデータを要求元のプロセッサ１（２，３，４）に送る
コントローラ内蔵のバスブリッジ１４（１５）を構築す
ることにより、安価なハードウェアでかつ高速メモリサ
ブシステムを提供する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主記憶が分散配置さ
れ、独立して動作する内部バスにそれぞれ接続されるキ
ャッシュメモリ内蔵の少なくとも１個のプロセッサから
成るマルチプロセッサシステムに用いて好適なメモリサ
ブシステムに関する。

【０００２】

【従来の技術】通常、複数のプロセッサを同時動作させ
るマルチプロセッサシステムにおいて、プログラムを格
納する主記憶装置とプロセッサは図１４のように接続さ
れる。図１４に示す接続構成において、複数の各プロセ
ッサ４1 〜４n が一つの主記憶装置４０を共有すること
でいずれのプロセッサ４1 〜４n からのリクエストであ
っても均一のタイミングで応答を返すことが可能であ
り、一般的にＵＭＡ（Uniform Memory Access ）と呼ば
れている。

【０００３】この方式は、システムを容易に構築できる
利点がある反面、プロセッサの性能向上に起因するメモ
リアクセスの集中によるレイテンシの増加や、プロセッ
サ台数の増加によるプロセッサ、主記憶装置間のバス負
荷増加に伴うサイクルタイムの劣化等の欠点が挙げられ
る。

【０００４】上述した欠点を解消するために、図１５に
示す接続形態が提案された。図１５に示す構成におい
て、主記憶装置５０ａ〜５０ｎは分散配置されるが、論
理的には一つの連続した空間にマッピングされている。

【０００５】この場合、一台の主記憶装置に接続される
プロセッサ台数の上限を設定することで高速レイテンシ
を可能にしている。この構成において、通常の処理はそ
れぞれのプロセッサ５１〜５ｎに接続されている主記憶
装置５０ａ〜５０ｎのメモリに置かれ、他プロセッサと
の同期処理等の必要なアクセスのみ他プロセッサが接続
されている主記憶装置内のメモリにアクセスされること
が望ましい。

【０００６】この方式は、リクエスト先の主記憶装置に
よりメモリからのレイテンシが異なるため、ＮＵＭＡ
（Non Uniform Memory Access ）と呼ばれている。ＮＵ
ＭＡ方式のマルチプロセッサシステムにおいては、キャ
ッシュメモリ制御が最大の問題となる。

【０００７】マルチプロセッサシステムにおいて、キャ
ッシュメモリは、プロセッサバスをスヌープしてキャッ
シュコヒーレンシ制御を行うのが一般的であるが、ＮＵ
ＭＡ方式ではプロセッサバス同士が別々に独立して動作
しているため、バススヌープ方式を採用することはでき
ない。

【０００８】この問題解決のためには、システムバスに
大容量のキャッシュを設ける多階層構成キャッシュメモ
リシステムがある。図１６にその接続構成を示す。図
中、符号６０ａ〜６０ｎはプロセッサユニット、符号６
１ａ〜６１ｎは主記憶装置、符号６２ａ〜６２ｎはキュ
ッシュ、符号６３ａ〜６３ｎはインタフェースユニッ
ト、符号６４ａ〜６４ｎはプロセッサバス、符号６５は
システムバスである。

【０００９】近年のプロセッサは、プロセッサ内部にプ
ロセッサの周波数と同期している超高速のオンチップキ
ャッシュが数ＫＢ程度実装されており、レベル１（Ｌ
１）キャッシュと呼ばれている。

【００１０】更に、プロセッサの外部に、高速ＳＲＡＭ
等のメモリ素子を複数実装しプロセッサが直接アクセス
する、数十ＫＢ程度のレベル２（Ｌ２）キャッシュが実
装される。

【００１１】Ｌ２キャッシュはＬ１キャッシュに比べて
速度は遅いが、比較的容量が大きいことで知られる。図
１７にこれらの接続構成が示されている。

【００１２】図中、符号７１はプロセッサユニットであ
り、符号７２は内蔵のＬ１キャッシュ、符号７３はＬ２
キャッシュコントローラ、符号７４はＬ２キャッシュメ
モリ、符号７５はバスである。

【００１３】尚、図１６において、単にプロセッサ６１
ａ〜６１ｎとのみ示されているブロックは図１７に示す
Ｌ１およびＬ２キャッシュまで含まれていることを前提
として以下の説明を行う。

【００１４】図１６に示す例は、更にＮＵＭＡの対策用
としてレベル３キャッシュ（Ｌ３）を設けている。Ｌ３
キャッシュはプロセッサバス側のＬ１，Ｌ２キャッシュ
と論理的に同期して動作する。

【００１５】つまり、Ｌ１またはＬ２のキャッシュライ
ンの無効化時にはＬ３キャッシュの同一ラインにも無効
化処理を行う。一方、Ｌ３キャッシュはシステムバス上
のＬ３キャッシュ間のスヌープ機能を持つことで、全プ
ロセッサのキャッシュのコヒーレンシ制御を実現してい
る。

【００１６】ここでＬ３キャッシュはキャッシュの機能
を十分に引き出すために通常Ｌ２キャッシュの十倍程度
かそれ以上の容量が必要である。つまり、Ｌ３キャッシ
ュは数十ＭＢ程度の容量のメモリ（通常はＳＲＡＭ）に
より構成され、上述した機能を実現している。

【００１７】

【発明が解決しようとする課題】ところで、上述したＮ
ＵＭＡ方式の多階層キャッシュは、Ｌ３キャッシュの性
能を十分引き出すために大容量（通常、数十ＭＢ程度の
ＳＲＡＭ）のメモリが必要で非常に高価なシステム構成
となってしまう。

【００１８】また、Ｌ３キャッシュは、プロセッサバ
ス、システムバスのコヒーレンシ制御回路が必要であ
る。更に、プロセッサから主記憶装置内のメモリをリー
ドする場合に、主記憶装置から読み出されたデータは、
他プロセッサのキャッシュ内にデータが存在するか否か
の条件を他のＬ３キャッシュからの返事が返ってくるま
で正しいか否かを判断することができないといった欠点
を有していた。

【００１９】本発明は上記実情に鑑みなされたもので、
ＮＵＭＡ方式の多階層キャッシュにおいて、少量のハー
ドウェアの追加によりキャッシュのコヒーレンシ制御を
可能とし、更に、主記憶装置からの高速アクセスを可能
にするメモリサブシステムを提供することを目的とす
る。

【００２０】

【課題を解決するための手段】本発明は、主記憶装置が
分散配置され、独立して動作する内部バスにそれぞれ接
続されるキャッシュメモリ内蔵の少なくとも１個のプロ
セッサから成るマルチプロセッサシステムにおいて、メ
モリサブシステムは、主記憶装置に実装される全メモリ
容量分のタグ情報が記憶されるタグメモリと、システム
バスを介して接続されるプロセッサからのキャッシュの
書き替え発生と、主記憶装置への書き戻しの発生を検出
し、上記タグメモリへその状態情報を書き込むタグメモ
リ制御回路、当該タグ情報からキャッシュコヒーレンシ
制御のレスポンスを内部バスへ出力する他、上記タグ情
報から主記憶装置とキャッシュのいずれか正しいレスポ
ンスを選択するコントローラで構成されるバスインタフ
ェース制御回路とを具備することを特徴とする。

【００２１】尚、上述したコントローラは、当該タグ情
報からキャッシュコヒーレンシ制御のレスポンスを内部
バスへ出力する他、タグ情報から主記憶装置へキャッシ
ュの書き戻し完了後、書き替えられたデータを再度読み
出しレスポンスを要求元のプロセッサへ返す応用も考え
られる。

【００２２】また本発明は、キャッシュ内蔵のプロセッ
サが接続されたそれぞれ独立して動作するプロセッサバ
スを一つ以上持ち、これらのプロセッサバスをバスイン
ターフェイス制御回路を介して一つのシステムバスに接
続し、主記憶装置が分散されてそれぞれのバスインター
フェイス制御回路に接続されるマルチプロセッサシステ
ムにおいて、上記バスインターフェイス制御回路は、バ
スに発行されたトランザクションが自身に接続されてい
る自主記憶装置に関係するものであるか否かを判別する
比較回路と、上記自主記憶装置に実装されるメモリ容量
分の、データが有効であるか否かを示すタグ情報を記憶
するタグメモリと、上記比較回路による判別結果に基づ
いて、何れかのプロセッサにより上記自主記憶装置中の
データのキャッシュでの書き換えの発生を検出した時に
無効、キャッシュから上記主記憶装置への書き戻しの発
生を検出した時に有効を表す状態に、上記タグメモリ中
の該当するタグ情報を設定するタグメモリ制御回路と、
上記比較回路により上記自主記憶装置に対する読み出し
要求を検出した時に、上記タグメモリの状態情報に応じ
て、自主記憶装置からデータを読み出して要求に応答す
るか否かを制御する制御回路とを具備することを特徴と
する。

【００２３】

【作用】タグメモリには主記憶装置に実装される全メモ
リ容量分のタグ情報が格納され、システムバスの先に接
続されている他方のプロセッサからアクセス要求が発生
し、かつキャッシュの書き替えが発生したことが記憶さ
れる。バスインタフェース制御回路は、上述したタグ情
報を参照してキャッシュのコヒーレンシ制御の返事を行
う一方、タグ情報が“ダーティ”を示していた場合、主
記憶から読み出されたデータを停止させ、ダーティライ
ンのコピーバック処理の完了を待って正しいデータを要
求元のプロセッサに送る。バスインタフェース制御回路
は、プロセッサからのアクセス要求を受信し、内蔵する
アドレス比較回路にて、分散配置された主記憶のアドレ
ス範囲を検出し、そのアドレスを内部バスもしくはシス
テムバスに出力する他、システムバスを常に監視し、他
方の内部バスに接続されるプロセッサのいずれかで“モ
ディファイ”ステート（当該キャッシュのみ有効データ
を持ち主記憶データは無効）が発生したとき、あるい
は、他方の内部バスに接続されるプロセッサにおいて、
“モディファイ”のステートから主記憶へのライトバッ
クが発生したとき、メモリタグ情報の変更を行ない、プ
ロセッサ側では、メモリタグから参照アドレスのタグ情
報を得、主記憶から得られるレスポンスデータの正否を
判断し、キャッシュコヒーレンシ信号を要求元プロセッ
サに返却する。

【００２４】このことにより、安価なハードウェアで、
かつ高速なメモリサブシステムを提供できる。また、各
タグメモリがシステム全体のメモリ総容量分のタグ情報
（メモリタグ）を記憶するのではなく、同じバスインタ
フェース制御回路に接続された主記憶装置に実装された
メモリに対応するタグ情報のみをタグメモリに記憶する
ことにより、システム中のメモリ容量の増加に応じて大
容量のタグメモリを用意する必要がなくなる。この場
合、システム中の何れかのプロセッサのキャッシュにお
いて、自主記憶装置のデータに対する書き替えが発生し
た場合、すなわちバスに無効化要求付きリード要求、あ
るいは無効化要求のトランザクションが発行された場合
には、バスインタフェース制御回路がスヌープして、対
象とするデータに対応するメモリタグを無効（Ｉｎｖａ
ｌｉｄ）にし、キャッシュ上のデータが主記憶装置に書
き戻された場合、すなわちライト要求のトランザクショ
ンが発行された場合に有効（Ｖａｌｉｄ）に設定する。
そして、バスからアクセス要求を受け付けた際に、対象
とするデータのタグ情報が有効を示すのであれば、自主
記憶装置に対するアクセスにより処理を完了し、アクセ
ス要求をバスに発行しない。

【００２５】

【実施例】以下図面を参照して本発明の実施例を説明す
る。図１は本発明の第１実施例によるシステムの構成を
示すブロック図である。図１に於いて、符号１〜４はプ
ロセッサであり、それぞれが持つプロセッサバス５，６
に接続されている。

【００２６】プロセッサバス５，６には、更にバスイン
タフェース制御回路（バスブリッジ）７，８を介しシス
テムバス９が接続される。バスブリッジ７，８は、プロ
セッサバス５，６とシステムバス９との間のブリッジ機
能と主記憶制御装置１０，１１とのインタフェース、ア
ドレスとタグとのインタフェース及び制御機能を有す
る。

【００２７】符号１２，１３はデータを格納する主記憶
装置であり、それぞれ主記憶制御装置１０，１１により
リード／ライト制御がなされる。符号１４，１５はタグ
メモリであり、全主記憶分のタグ情報を記憶する。

【００２８】以下、あるバスブリッジについて、同バス
ブリッジに直接接続されているプロセッサバスに接続さ
れているプロセッサをローカルプロセッサと呼び、同バ
スブリッジに直接接続されていないプロセッサバスに接
続されているプロセッサをリモートプロセッサと呼ぶ。

【００２９】図２は第１実施例において使用されるメモ
リタグのアドレスマップを示す図であり、図中、２１は
主記憶アドレスを、２２はメモリタグアドレスを示す。
タグ中、“０”はリモートプロセッサにダーティライン
有り、“１”はリモートプロセッサにダーティライン無
しを意味する。

【００３０】図３は、図１に示すバスブリッジの回路構
成を示す図である。図中、符号３１はプロセッサバス入
出力制御回路であり、プロセッサバス５（６）とのイン
タフェース制御を行う。

【００３１】符号３２はシステムバス入出力制御回路で
あり、システムバス９とのインタフェース制御を行う。
符号３３はプロセッサバスアドレス比較回路であり、こ
こでプロセッサバス５（６）のリクエストアドレスとロ
ーカルのメモリアドレスが比較される。

【００３２】符号３４は主記憶制御入出力回路であり、
主記憶制御装置１０（１１）とのインタフェース制御を
行う。符号３５はシステムバスアドレス比較回路であ
り、ここでシステムバス９のリクエストアドレスとロー
カルのメモリアドレスが比較される。

【００３３】符号３６はメモリタグステート制御回路で
あり、ここでメモリタグ情報キャッシュのコヒーレンシ
ーのステート信号を生成する。符号３７はメモリタグ制
御回路であり、メモリタグとのインタフェース制御を行
う。

【００３４】符号３８はメモリタグステート変更回路で
あり、ここでシステムバス９のキャッシュスヌープ情報
からメモリタグのステート信号を変化させる。以下、本
発明の実施例の動作につき、図１乃至図３を使用して説
明する。

【００３５】図１に示す実施例（システム構成）は、４
台のマルチプロセッサシステム構成を例示している。プ
ロセッサ１〜４は、それぞれのプロセッサバス５，６に
２台ずつ接続されており、それぞれのプロセッサバス
５，６は独立して動作している。図示してないが、それ
ぞれのプロセッサ１〜４は図１７に示すＬ１，Ｌ２のキ
ャッシュメモリによる制御を行っている。

【００３６】プロセッサ１からメモリへのアクセスが発
生した場合を例にキャッシュコヒーレンシ制御が不要な
場合の基本的な動作を説明する。プロセッサ１からのリ
クエストは、バスブリッジ７に入力される。バスブリッ
ジ７では、受け付けたリクエストが主記憶装置１２（こ
の場合のアクセスを“ローカルアクセス”と定義する）
の範囲か、それとも主記憶装置１３（この場合のアクセ
スをリモートアクセス”と定義する）への範囲かを判断
する。リクエストが主記憶装置１２（ローカル）の範囲
の場合は、主記憶制御回路１０にリクエストが通知さ
れ、主記憶制御回路１０は主記憶装置１２へのアクセス
を開始する。ライトリクエストの場合は、ライトデータ
を主記憶装置１２内の指定アドレスへ書き込み、リード
リクエストの場合は主記憶装置１２からデータを読み出
し、逆のパス、即ち、主記憶装置１２、バスブリッジ７
を経由してプロセッサ１にデータが取り込まれる。

【００３７】リクエストが主記憶装置１３の範囲（リモ
ート）であった場合は、バスブリッジ７からシステムバ
ス９を介してバスブリッジ８にリクエストが送られる。
バスブリッジ８では、上述したローカルアクセスと同
様、主記憶制御回路１１にリクエストが通知され、主記
憶制御回路１１は、主記憶装置１３をアクセスする。リ
ードリクエストの場合は、バスブリッジ８、システムバ
ス９、バスブリッジ７経由でプロセッサ１にデータが取
り込まれる。

【００３８】このような機能をバスブリッジ７，８に備
えることでプロセッサ１〜４は主記憶装置のアドレスを
意識することなくリクエストを送出することができる。
また、このようなＮＵＭＡ方式のマルチプロセッサシス
テムには標準的に含まれている機能である。

【００３９】以下の動作は、プロセッサ２にモディファ
イドラインが存在しなかった場合を仮定している。プロ
セッサ２はモディファイドラインを持った状態で、その
キャッシュラインに対するリードリクエストをスヌープ
した時は、「モディファイ」ステータスを要求元プロセ
ッサ１に返却し、そのモディファイドラインのデータを
レスポンスデータとして転送する。

【００４０】次にキャッシュ制御について説明する。上
述したように、それぞれのプロセッサ１〜４にはキャッ
シュが内蔵されている。

【００４１】キャッシュのコヒーレンシを保証するため
に、プロセッサバス１，２はプロセッサバス６の、プロ
セッサバス３，４はプロセッサバス５のスヌープ機能を
実現している。

【００４２】ここではコピーバック（またはライトバッ
ク）キャッシュ方式のＭＥＳＩプロトコルをサポートす
るプロセッサを例にとって説明する。ＭＥＳＩには文字
どおり、以下に示す４つのステートが存在する。

【００４３】Ｍ（モディファイ）：キャッシュライン有
効。主記憶データは無効（キャッシュと不一致）当該キ
ャッシュのみ変更データを持つ。

【００４４】Ｅ（イクスクルーシブ）：キュッシュライ
ン有効。主記憶データは有効（キャッシュと一致）当該
キャッシュのみデータが存在する。

【００４５】Ｓ（シェア）：キャッシュライン有効。主
記憶データは有効（キャッシュと一致）。複数のキャッ
シュにデータが存在する。

【００４６】Ｉ（インバリッド）：キャッシュライン無
効。主記憶のみ有効。ＭＥＳＩプロトコルのキャッシュ
では、プロセッサバスをスヌープし、バスのアクセスか
ら上記４つの状態遷移を行うことで、キャッシュのコヒ
ーレンシ制御を行っている。

【００４７】この例では、プロセッサ内部にＬ２キャッ
シュコントローラの回路が内蔵されているため、それぞ
れのプロセッサ１〜４が上記キャッシュの制御を行って
いる。

【００４８】しかし、図１に示したシステム構成ではプ
ロセッサバスが２本存在し、それぞれ独立して動作して
いるため、接続されていないプロセッサバス上のキャッ
シュのスヌープを行うことは不可能である。

【００４９】これを解決するために、メモリタグ１４，
１５とバスブリッジ７，８に以下に示す機能を付加す
る。まず、メモリタグ１４，１５について説明を加え
る。

【００５０】図２はメモリタグ１４，１５のアドレスマ
ッピングを示す。図２に示す例では、主記憶容量６４Ｋ
Ｂ、キャッシュラインサイズ６４Ｂの例を示す。

【００５１】メモリタグはキャッシュ１ラインに１ビッ
トずつマッピングされる。つまり、“主記憶容量／キャ
ッシュラインサイズ”の容量を持つため、図２に示す例
では１Ｋビット必要となる。

【００５２】このメモリタグにはリモートプロセッサに
ダーティラインが有るか否かの情報が格納されるが、詳
細動作については後述する。次に、バスブリッジの機能
について説明する。

【００５３】バスブリッジ７，８はプロセッサバス５，
６とシステムバス９との間のブリッジ機能と、リクエス
トアドレスを比較する機能があることについては既に述
べた。ここでは、バスブリッジ制御の流れについて図３
を用いて説明する。

【００５４】まず、プロセッサ１からのリクエストがバ
スブリッジ７内のプロセッサバス入出力制御回路３１に
入力される。次にリクエストアドレスはプロセッサバス
アドレス比較回路３３に入力され、主記憶装置１２に実
装されたメモリ、即ち、ローカルアドレスの場合は主記
憶制御入出力回路３４に送られる。

【００５５】リクエストがローカルアドレスとして存在
しない場合は、システムバス入出力制御回路３２からシ
ステムバス９に出力される。システムバス９に出力され
たリクエストはバスブリッジ８内のシステムバス入出力
制御回路３２に入力され、更にシステムバスアドレス比
較回路３５に入力される。

【００５６】バスブリッジ８は主記憶装置１３のアドレ
スと比較し、アドレス範囲内の場合にのみ主記憶制御入
出力回路３４から主記憶回路１１に送出される。本発明
ではバスブリッジ７，８に更に以下に示す機能が付加さ
れる。

【００５７】メモリタグステート変更回路３８の機能に
ついて述べる。バスブリッジ７，８はシステムバス９を
常にスヌープしており、次の条件が成立した時、メモリ
タグの情報変更要求をメモリタグ制御回路３７に送出す
る。

【００５８】“＊→１”（リモートダーティ）：リモー
トプロセッサのいずれかでモディファイステートが発生
した時。 “＊→０”（リモートクリーン）：リモートプロセッサ
においてモディファイのステートから主記憶装置へのラ
イトバックが発生した時。

【００５９】つまり、メモリタグ１４，１５はシステム
バス９からのトランサクションのみ書き換えが行われ
る。また、ライトバックやモディファイのトランザクシ
ョン時は、プロセッサバス入出力制御回路３１からシス
テムバス入出力制御回路３２へダイレクトのパスで送ら
れる。

【００６０】一方、プロセッサバス側では以下の制御が
行なわれる。プロセッサからメモリへのトランザクショ
ンが発生した場合、プロセッサバス入出力制御回路３１
からメモリタグ制御回路３７にアドレスが通知され、メ
モリタグ７，８からは図２に示す参照アドレスのタグ情
報を読み出す。

【００６１】タグ情報はメモリタグステート制御回路３
６へ送られる。メモリタグステート制御回路３６はリー
ドリクエストを受けとった時、メモリタグ情報に基づき
以下に示す制御を行う。 （１）メモリタグ＝リモートクリーン（“１”）の場合 他方のプロセッサバス６に接続されるプロセッサ３，４
のキャッシュラインにモディファイドラインが存在しな
いため、主記憶装置から読み出されたレスポンスデータ
が正しいことが判明する。

【００６２】このため、プロセッサバス入出力制御回路
３１からはキャッシュコヒーレンシー制御信号として
「シェア」ステータスを要求元プロセッサに返却する。
プロセッサ２は「クリーン」または「シェア」ステータ
スの場合、主記憶装置からのレスポンスデータ待ちとな
る。

【００６３】ローカルアドレスのリクエストは主記憶装
置１２から、リモートアドレスに対しては主記憶装置１
３からレスポンスデータを転送する。また、同一プロセ
ッサバス上に接続されるプロセッサ２が「モディファ
イ」ステータスの場合は、「モディファイド」ステータ
スを要求元プロセッサに返却し、プロセッサ２からのモ
ディファイラインのデータがプロセッサ１に転送され、
バスブリッジ７は主記憶装置からのデータ転送を禁止す
る。 （２）メモリタグ＝リモートダーティ（“０”）の場合 プロセッサ３または４のキャッシュにダーティラインが
存在するため、プロセッサ３または４のキャッシュが読
み出される。

【００６４】バスブリッジは「シェア」を要求元のプロ
セッサにステータスとして返す。プロセッサ３または４
はダーティラインを主記憶装置に書き戻し、ステータス
を「ダーティ」から「シェア」に変化させる。

【００６５】バスブリッジは書き戻されたデータを要求
元プロセッサ１に送ると同時に、メモリタグのビットを
「クリーン」に変化させる。バスブリッジの「シェア」
ステータスの返事に対して若干補足説明を加える。

【００６６】キャッシュのプロトコルはＭＥＳＩの４状
態をサポートしているが、本発明の方式では“Ｅ”（イ
クスクルーシブ）の状態は無く、ＭＳＩの３状態しか存
在しない。

【００６７】仮りに、主記憶データがあるプロセッサか
ら読み出された場合でも“イクスクルーシブ”でなく
“シェア”を書き込む。この処理により、プロセッサ
は、そのキャッシュラインは他のプロセッサと“シェ
ア”しているものと見せかけている。

【００６８】これにより、“イクスクルーシーブ”→
“モディファイ”のバストランザクションが発生しない
状態遷移を禁止している。つまり、キャッシュラインの
書き換え（モディファイ）の変化時に必ずプロセッサバ
スへのバスコヒーレンシ用トランザクションが発生す
る。このトランザクションが発生するため、メモリタグ
の制御が可能となる。

【００６９】一般的には、キャッシュのコヒーレンシ制
御を行う場合、実装されている他の全プロセッサのキャ
ッシュのコヒーレンシの返事を持たなければ、処理を開
始することができなかった。

【００７０】しかし、本発明の方式を実現することで、
モディファイの状態以外の全ての場合において、レスポ
ンスデータが正しいことが保証される。つまり、リクエ
ストがローカルアドレスの場合、システムバスを使用せ
ずにメモリタグのみでトランザクションが完結する。

【００７１】尚、本発明実施例では、メモリタグが“ダ
ーティ”の時、ダーティラインの主記憶装置への書き戻
しと同時に、プロセッサへのデータ転送とメモリタグ
“クリーン”の書き替えを行っているが、制御回路を簡
単にするため、ダーティラインの主記憶装置への書き替
え後、メモリタグ“クリーン”に変化させ、メモリタグ
が“クリーン”に書き替えられた後、データを再度主記
憶装置から読み出してプロセッサに転送してもよい。つ
まり、プロセッサからのキャッシュの書き戻しが完了す
るまで待った後、要求元のプロセッサにレスポンスを返
す応用例も考えられる。

【００７２】次に、本発明の第２実施例について説明す
る。第１実施例では、各タグメモリ１４，１５に、シス
テム中の全主記憶装置に実装される全メモリ容量分のタ
グ情報（メモリタグ）を格納し、他のプロセッサバスに
接続された（リモートプロセッサ）プロセッサによりモ
ディファイステートが発生したことを記憶している。こ
れにより、バスブリッジ７，８は、プロセッサからのア
クセス要求に対し、他にダーティなデータが存在する場
合にのみシステムバス９にトランザクションを発行する
ようにできる。

【００７３】第２実施例では、第１実施例における効果
を確保し、さらにメモリタグを記憶するためのタグメモ
リの容量を減少させることができるものである。図４は
第２実施例に係わるマルチプロセッサシステムの構成を
示すブロック図である。図４に示すマルチプロセッサシ
ステムは、ＮＵＭＡ方式の構成となっている。

【００７４】図４に示すように、第２実施例のマルチプ
ロセッサは、４つのプロセッサ８１〜８４が設けられて
いる。プロセッサ８１，８２は、プロセッサバス８５を
介して接続されている。また、プロセッサ８３，８４
は、プロセッサバス８６を介して接続されている。

【００７５】各プロセッサ８１〜８４は、それぞれキャ
ッシュ８１ａ〜８４ａを内蔵している（図１７中に示す
Ｌ１，Ｌ２のキャッシュメモリ）。第２実施例ではキャ
ッシュメモリラインサイズを６４バイトとする。

【００７６】プロセッサバス８５，８６は、それぞれバ
スインターフェイス制御回路（バスブリッジ）８７，８
８を介して、システムバス８９と接続されている。バス
ブリッジ８７，８８は、プロセッサバス８５，８６とシ
ステムバス８９との間のブリッジ機能（双方のバス要求
の転送機能）と、主記憶制御装置９０，９１とのインタ
ーフェイス、タグメモリ９４，９５とのインターフェイ
ス及び制御機能を有する。

【００７７】主記憶制御装置９０，９１は、それぞれ主
記憶装置９２，９３に対するメモリアクセス制御（リー
ド制御、ライト制御）を行なう。主記憶装置９２，９３
は、データを格納するものであり、第２実施例ではそれ
ぞれ６４Ｋバイトの容量を持つものとする。

【００７８】タグメモリ９４，９５は、それぞれ各バス
ブリッジ８７，８８が管理する主記憶装置９２，９３に
実装されたメモリ容量分のタグ情報（メモリタグ）を記
憶する。タグ情報は、キャッシュ１ライン単位ごとに１
ビットの情報である。本実施例ではキャッシュ１ライン
６４バイト、主記憶装置９２，９３の容量はそれぞれ６
４Ｋバイトであるため、タグメモリ９４，９５の容量は
それぞれ１Ｋビットの容量となる。

【００７９】図５は第２実施例のマルチプロセッサシス
テムのアドレスマップを示す図であり、０番地から０Ｆ
ＦＦＦ番地までが主記憶装置９２の主記憶アドレス０番
地からＦＦＦＦ番地に割り当てられ、１００００番地か
ら１ＦＦＦＦ番地までが主記憶装置９３の主記憶アドレ
ス０番地からＦＦＦＦ番地に割り当てられている。

【００８０】図６は第２実施例において使用されるタグ
メモリ９４（９５）のアドレスマップを示す図であり、
主記憶アドレス１００に示すキャッシュの各管理単位、
すなわち各キャッシュラインに対応するメモリタグアド
レス１０２を示している。

【００８１】図６に示すように、メモリタグとして、対
応するキャッシュラインのデータが無効であるか否かを
示す１ビットがセットされる。第２実施例では、メモリ
タグ中“０”は主記憶装置中のデータが無効、つまり
“Ｍｏｄｉｆｉｅｄ”状態のデータが何れかのキャッシ
ュに存在することを示し、“１”は主記憶装置中のデー
タが有効、つまり“Ｍｏｄｉｆｉｅｄ”状態のデータが
何れのキャッシュにも存在しないことを示す。

【００８２】タグメモリ９４には主記憶装置９２に実装
されたメモリ分のメモリタグが格納され、タグメモリ９
５には主記憶装置９３に実装されたメモリ分のメモリタ
グが格納される。

【００８３】図７は図４に示すバスブリッジ８７（８
８）の構成を示すブロック図である。図７に示すよう
に、バスブリッジ８７（８８）は、プロセッサバス入出
力制御回路１３１、システムバス入出力制御回路１３
２、プロセッサバスアドレス比較回路１３３、主記憶制
御入出力回路１３４、システムバスアドレス比較回路１
３５、及びタグメモリ入出力回路１３６によって構成さ
れている。

【００８４】プロセッサバス入出力制御回路１３１は、
プロセッサバスとのインターフェイス制御を行なうもの
で、プロセッサバスに発行されたトランザクションの入
力、プロセッサバスへのトランザクションの発行等を実
行する。プロセッサバス入出力制御回路１３１は、入力
したトランザクションの、トランザクションが対象とす
るデータを示すアドレスをプロセッサバスアドレス比較
回路１３３に供給する。

【００８５】システムバス入出力制御回路１３２は、シ
ステムバス８９とのインターフェイス制御を行なうもの
で、システムバスに発行されたトランザクションの入
力、システムバスへのトランザクションの発行等を実行
する。システムバス入出力制御回路１３２は、入力した
トランザクションの、トランザクションが対象とするデ
ータを示すアドレスをシステムバスアドレス比較回路１
３５に供給する。

【００８６】プロセッサバスアドレス比較回路１３３
は、プロセッサバス入出力制御回路１３１から供給され
たアドレスをもとに、プロセッサバスに発行されたトラ
ンザクションが、自バスブリッジに対応する主記憶装置
に対するアクセス要求（ローカルアクセス）であるか、
あるいは他の主記憶装置に対するアクセス要求（リモー
トアクセス）であるかを判別する。第２実施例では、図
５に示すように、主記憶装置９２，９３にそれぞれアド
レスが割り当てられているので、プロセッサバスアドレ
ス比較回路１３３は、１７ビットで表わされるアドレス
の最上位ビットを参照して判別する。バスブリッジ８７
では、アドレスの最上位ビットと“０”とが比較され、
バスブリッジ８８では、最上位ビットと“１”とが比較
される。プロセッサバスアドレス比較回路１３３は、比
較した結果、等しい場合にはローカルアドレス、等しく
ない場合はリモートアドレスと判断する。

【００８７】主記憶制御入出力回路１３４は、主記憶制
御装置９０（９１）とのインターフェイス制御を行な
う。主記憶制御入出力回路１３４は、プロセッサバスア
ドレス比較回路１３３及びシステムバスアドレス比較回
路１３５における比較結果に応じて、主記憶装置９２
（９３）に対するアクセスを主記憶制御装置９０（９
１）に要求する。なお、主記憶制御入出力回路１３４
は、タグメモリ入出力回路１３６による対応するメモリ
タグの状態に応じて、トランザクション（バス要求）に
応じたアクセスを実行する。ただし、主記憶制御入出力
回路１３４は、アクセス要求に応じた動作をし実行し、
プロセッサバス入出力制御回路１３１またはシステム入
出力制御回路１３２において、トランザクションに応じ
た応答を発行するか否かを制御するようにもできる。

【００８８】システムバスアドレス比較回路１３５は、
システムバス入出力制御回路１３２から供給されるアド
レスをもとに、システムバス８９に発行されたトランザ
クションが、自バスブリッジに対応する主記憶装置に対
するアクセス要求（ローカルアクセス）であるか、ある
いは他の主記憶装置に対するアクセス要求（リモートア
クセス）であるかを判別する。前述したプロセッサバス
アドレス比較回路１３３と同じように、システムバスア
ドレス比較回路１３５は、１７ビットで表わされるアド
レスの最上位ビットを参照して判別する。バスブリッジ
８７では、アドレスの最上位ビットと“０”とが比較さ
れ、バスブリッジ８８では、最上位ビットと“１”とが
比較される。プロセッサバスアドレス比較回路１３３
は、比較した結果、等しい場合にはローカルアドレス、
等しくない場合はリモートアドレスと判断する。

【００８９】タグメモリ入出力制御回路１３６は、タグ
メモリとのインターフェイス制御を行なうもので、プロ
セッサバス入出力制御回路１３１及びシステムバス入出
力制御回路１３２がスヌープしたトランザクションに基
づいて、メモリタグの有効（Ｖａｌｉｄ）／無効（Ｉｎ
ｖａｌｉｄ）にセットする。タグメモリ入出力回路１３
６は、自バスブリッジに対応する主記憶装置のデータが
何れかのプロセッサのキャッシュ上で更新されたことが
通知された場合に、該当するキャッシュラインに対応す
るメモリタグを無効“０”にセットする。また、タグメ
モリ入出力回路１３６は、キャッシュに格納されていた
データが自バスブリッジに対応する主記憶装置へ書き戻
された場合に、該当するキャッシュラインに対応するメ
モリタグを無効“１”にセットする。

【００９０】次に、第２実施例におけるキャッシュ制御
について説明する。前述したように、それぞれのプロセ
ッサ８１〜８４には、キャッシュ８１ａ〜８４ａが内蔵
されている。プロセッサ８１〜８４は、キャッシュのコ
ヒーレンシを保証するために、プロセッサバスをスヌー
プし、キャッシュに格納されたデータの状態を管理して
いる。なお、キャッシュ８１ａ〜８４ａは、コピーバッ
クキャッシュ方式を用いているものとする。

【００９１】第２実施例ではプロセッサのキャッシュ
は、Ｍｏｄｉｆｉｅｄ／Ｓｈａｒｅｄ／Ｉｎｖａｌｉｄ
の３状態（ＭＳＩ）で管理されるものとする。第２実施
例のマルチプロセッサシステムでは、プロセッサによる
キャッシュ上でのデータ変更が発生した場合、データ変
更の発生がバスブリッジに通知（スヌープ）され、タグ
メモリに反映される必要がある。しかし、ＭＥＳＩプロ
トコルに基づいて制御されるキャッシュでは、プロセッ
サがＥｘｃｌｕｓｉｖｅ状態と呼ばれる状態のキャッシ
ュメモリの書き換えを行った場合、データの変更が外部
に通知されず、タグメモリに反映されなくなってしま
う。

【００９２】一般に、ＭＳＩの３状態に、Ｅｘｃｌｕｓ
ｉｖｅ状態を加えた４状態でキャッシュメモリを管理す
るプロセッサが多く使われている。この様なプロセッサ
を使用する場合でも、プロセッサがリード要求を発行す
る度にバス上に共有（Ｓｈｅｒｅｄ）応答を返す回路を
付加することにより（バスブリッジ（バスインターフェ
イス制御回路）に付加することも可能）、疑似的にＭＳ
Ｉの３状態のみを持つようにすることができる。すなわ
ち、プロセッサは、リード要求の発行に対して共有応答
が返されると、読み込んだデータをＳｈａｒｅｄ状態と
して管理する。これにより、このデータを更新する際
に、データ変更の発生を外部に通知するようになり、一
般的なＭＥＳＩプロトコルを用いたプロセッサを用いて
も、疑似的にＭＳＩの３状態で管理するマルチプロセッ
サシステムとすることができる。

【００９３】図８に３状態のキャッシュの状態遷移図を
示している。各状態の意味、各状態でロード（ｌｏａ
ｄ）命令、ストア（ｓｔｏｒｅ）命令を実行した時の処
理は以下の通りである。

【００９４】（Ａ）Ｉｎｖａｌｉｄ（Ｉ：無効） （ａ１）そのキャッシュラインのデータが無効であるこ
とを示す。 （ａ２）キャッシュメモリ有効にした時の初期値。

【００９５】（ａ３）ロード命令を実行するとロードミ
スとなり、バスにリード要求を発行し、Ｓｈａｒｅｄ状
態に遷移する。 （ａ４）ストア命令を実行するとストアミスとなり、バ
スに無効化つきリード要求を発行し、Ｍｏｄｉｆｉｅｄ
状態に遷移する。

【００９６】（Ｂ）Ｓｈａｒｅｄ（Ｓ：共有） （ｂ１）−そのキャッシュラインのデータが有効である
ことを示す。その内容はメモリに格納されている物と一
致する。

【００９７】（ｂ２）ロード命令を実行するとロードヒ
ットとなり、バス要求も状態遷移も起きない。 （ｂ３）ストア命令を実行するとストアヒットとなり、
バスに無効化要求を発行しＭｏｄｉｆｉｅｄ状態に遷移
する。

【００９８】（ｂ４）キャッシュラインの置き換えが起
きた時、およびバス上の無効化要求もしくは無効化つき
リード要求をスヌープした時は、バス要求を発行せずに
Ｉｎｖａｌｉｄ状態へ遷移する。

【００９９】（ｂ５）リード要求をスヌープした時は、
バス要求も状態遷移も起きない。 （Ｃ）Ｍｏｄｉｆｉｅｄ（Ｍ：変更済み） （ｃ１）そのキャッシュラインのデータが有効であるこ
とを示す。メモリに格納されているデータは無効であ
る。（つまりこのキャッシュラインに格納されているデ
ータのみが有効） （ｃ２）ロード命令を実行するとロードヒットとなり、
バス要求も状態遷移も起きない。

【０１００】（ｃ３）ストア命令を実行するとストアヒ
ットとなり、バス要求も状態遷移も起きない。 （ｃ４）キャッシュラインの置き換えが起きた時、およ
びバス上の無効化つきリード要求をスヌープした時は、
バスにライト要求を発行しメモリにデータを書き戻し、
Ｉｎｖａｌｉｄ状態へ遷移する。

【０１０１】（ｃ５）リード要求をスヌープした時は、
バスにライト要求を発行しメモリにデータを書き戻し、
Ｓｈａｒｅｄ状態へ遷移する。 （ｃ６）あるプロセッサがこの状態の時は、他の全ての
プロセッサは全てＩｎｖａｌｉｄ状態である。従って無
効化要求をスヌープすることはない。

【０１０２】次に、第２実施例におけるメモリタグの制
御について説明する。図９にメモリタグの状態遷移図を
示している。メモリタグは、キャッシュライン毎に１ビ
ットの情報を持つ。つまり２つの状態（Ｖａｌｉｄ、Ｉ
ｎｖａｌｉｄ）を持ち、それぞれ次のような意味を持
つ。

【０１０３】Ｖａｌｉｄ（有効）。システム中の何れの
プロセッサも対応するデータをキャッシュにＭｏｄｉｆ
ｉｅｄ状態で持っていない。つまり、主記憶装置に格納
されているデータが有効なデータである。

【０１０４】Ｉｎｖａｌｉｄ（無効）。システム中の何
れかのプロセッサが、対応するデータをキャッシュにＭ
ｏｄｉｆｉｅｄ状態で持っている。つまり主記憶装置に
格納されているデータは無効なデータである。

【０１０５】キャッシュの使用を開始する時点では、何
れのプロセッサのキャッシュも全てＩｎｖａｌｉｄ状態
であるため、メモリタグの値は全てＶａｌｉｄとなって
いる。

【０１０６】図８に示すキャッシュの状態遷移の中で、
Ｍｏｄｉｆｉｅｄ状態へ遷移する時、また、この時の
み、必ずバスに無効化要求か無効化つきリード要求が発
行される。また、Ｍｏｄｉｆｉｅｄ状態から他の状態へ
遷移する時、またこの時のみ、必ずバスにライト要求が
発行される。従って、バス上に無効化要求もしくは無効
化つきリード要求が発行された時にメモリタグをＩｎｖ
ａｌｉｄに変更し、バス上にライト要求が発行された時
にメモリタグをＶａｌｉｄに変更することにより、メモ
リタグの内容をその定義した値に維持することが可能と
なる。

【０１０７】次に、第２実施例の動作について説明す
る。ここでは、プロセッサ８１から（１）リード要求、
（２）無効化付きリード要求、（３）無効化要求、
（４）ライト要求、が発生した場合についての動作をそ
れぞれ説明する。

【０１０８】（１）リード要求 プロセッサ８１がリード要求を発行した場合の処理の流
れを、図１０のフローチャートに示している。なお、フ
ローチャート中に示す括弧内の数字は、その処理を実行
する機能ブロックの図４及び図７における参照符号を示
している。

【０１０９】まず、プロセッサ８１は、リード要求のト
ランザクションをプロセッサバス８５に発行する（ステ
ップＡ１）。ここで、プロセッサバス８５に接続された
他のプロセッサ８２が、要求されたデータをＭｏｄｉｆ
ｉｅｄ状態でキャッシュ８２ａに持っている場合（ステ
ップＡ２）、プロセッサ８２は、リトライ応答を行な
い、リード要求を一度中断させる（ステップＡ３）。プ
ロセッサ８２は、要求されたＭｏｄｉｆｉｅｄ状態のデ
ータを主記憶装置へコピーバックする（これはスヌープ
型プロセッサの通常の動作である）。その後、プロセッ
サ８１は、リード要求を再発行する。

【０１１０】バスブリッジ８７は、プロセッサバス８５
に発行されたリード要求を、プロセッサバス入出力制御
回路１３１で取り込む（ステップＡ４）。前述したステ
ップＡ２，Ａ３のように、共通するプロセッサバス８５
に接続された他のプロセッサによってリード要求に対す
るリトライ応答を受けた場合は、その時点でリード要求
を破棄する。

【０１１１】バスブリッジ８７は、プロセッサバスアド
レス比較回路１３３を用いて、受け付けたリード要求が
主記憶装置９２の領域の範囲（ローカルアクセス）か、
あるいは、それ以外（図４の構成では主記憶装置９３の
領域の範囲（リモートアクセス）かを、対象とするデー
タを示すアドレス（キャッシュラインアドレス）を参照
して判別する（ステップＡ５）。

【０１１２】一方、タグメモリ入出力回路１３６は、タ
グメモリ９４から、リード要求の対象アドレスのメモリ
タグの値を読み出し、主記憶装置９２中のデータが有効
（Ｖａｌｉｄ）であるか否かを判別する（ステップＡ
６）。

【０１１３】なお、メモリタグの値を判別する処理は、
ローカルアクセスの場合にのみ意味があるので、プロセ
ッサバスアドレス比較回路１３３によって、リード要求
がローカルアクセスであると判別されてからタグメモリ
の読み出しを開始すれば良い。この際、タグメモリ入出
力回路１３６は、プロセッサバスアドレス比較回路１３
３からの判別結果の通知を受けて、タグメモリ９４に対
するアクセスを開始する。ただし、高速化のために、タ
グメモリ入出力回路１３６は、プロセッサバスアドレス
比較回路１３３による判別結果を待たず、プロセッサバ
ス入出力制御回路１３１からのリード要求受付けの通知
（対象とするアドレスを含む）に応じて、タグメモリの
読み出し、及び判別を開始するようにしても良い。

【０１１４】プロセッサバスアドレス比較回路１３３に
よるアドレス比較の結果がリモートアクセスであった場
合、もしくはメモリタグが無効（Ｉｎｖａｌｉｄ）を示
す場合には、システムバス入出力制御回路１３２は、プ
ロセッサバス入出力制御回路１３１を介して得たリード
要求をシステムバス８９に発行する（ステップＡ７）。

【０１１５】一方、プロセッサバスアドレス比較回路１
３３によるアドレス比較の結果がローカルアクセスであ
り、かつメモリタグが有効（Ｖａｌｉｄ）を示す場合に
は、主記憶制御入出力回路１３４は、主記憶制御装置９
０にリード要求を通知する。主記憶制御装置９０は、主
記憶装置９２に対してリードアクセスを実行し、該当す
るデータを読み込み、主記憶制御入出力回路１３４に出
力する。読み出されたデータは、主記憶制御入出力回路
１３４、プロセッサバス入出力制御回路１３１、プロセ
ッサバス８５を介して、プロセッサ８１に供給される
（ステップＡ８）。

【０１１６】なお、タグメモリ９４へのアクセスと同様
に、高速化のために、主記憶制御入出力回路１３４は、
プロセッサバスアドレス比較回路１３３でのアドレス比
較と、タグメモリ入出力回路１３６によるメモリタグの
判別を待たずに、主記憶装置９２に対する読み出し制御
を開始して良い。

【０１１７】また、主記憶制御入出力回路１３４は、メ
モリタグの状態に関係なくリード要求に応じて主記憶装
置９２に対してアクセス制御し、プロセッサバス入出力
制御回路１３１がタグメモリ入出力回路１３６による判
別結果に応じて、プロセッサバス８５に出力するか否か
を制御しても良い。

【０１１８】ところで、ステップＡ７において、システ
ムバス８９に発行されたリード要求は、バスブリッジ８
８のシステムバス入出力制御回路１３２で取り込まれる
（ステップＡ９）。

【０１１９】バスブリッジ８８は、システムバスアドレ
ス比較回路１３５を用いて、受け付けたリード要求が主
記憶装置９３の領域の範囲（ローカルアクセス）か、あ
るいは、それ以外（リモートアクセス）かを、対象とす
るデータを示すアドレス（キャッシュラインアドレス）
を参照して判別する（ステップＡ１０）。第２実施例で
は、説明を簡単にするために、システムバス８９に２つ
のバスブリッジ８７，８８のみが接続された構成として
いるため、ここでは必ずローカルアクセスとなる。従っ
て、ステップＡ１０の処理は不要であるが、システムバ
ス８９に他のバスブリッジやＩ／Ｏデバイスなどが接続
される場合には必要となる。

【０１２０】一方、タグメモリ入出力回路１３６は、タ
グメモリ９５から、リード要求の対象アドレスのメモリ
タグの値を読み出し、主記憶装置９３中のデータが有効
（Ｖａｌｉｄ）であるか否かを判別する（ステップＡ１
１）。

【０１２１】なお、メモリタグの値を判別する処理は、
ローカルアクセスの場合にのみ意味があるので、システ
ムバスアドレス比較回路１３５によって、リード要求が
ローカルアクセスであると判別されてからタグメモリの
読み出しを開始すれば良い。この際、タグメモリ入出力
回路１３６は、システムバスアドレス比較回路１３５か
らの判別結果の通知を受けて、タグメモリ９５に対する
アクセスを開始する。ただし、高速化のために、タグメ
モリ入出力回路１３６は、システムバスアドレス比較回
路１３５による判別結果を待たず、システムバス入出力
制御回路１３２からのリード要求受付けの通知（対象と
するアドレスを含む）に応じて、タグメモリの読み出
し、及び判別を開始するようにしても良い。

【０１２２】システムバスアドレス比較回路１３５によ
るアドレス比較の結果がリモートアクセスであった場
合、もしくはメモリタグが無効（Ｉｎｖａｌｉｄ）を示
す場合には、プロセッサバス入出力制御回路１３１は、
システムバス入出力制御回路１３２を介して得たリード
要求をプロセッサバス８６に発行する（ステップＡ１
２）。

【０１２３】一方、プロセッサバスアドレス比較回路１
３３によるアドレス比較の結果がローカルアクセスであ
り、かつメモリタグが有効（Ｖａｌｉｄ）を示す場合に
は、主記憶制御入出力回路１３４は、主記憶制御装置９
１にリード要求を通知する。主記憶制御装置９１は、主
記憶装置９３に対してリードアクセスを実行し、該当す
るデータを読み込み、主記憶制御入出力回路１３４に出
力する。読み出されたデータは、（バスブリッジ８８の
主記憶制御入出力回路１３４及びシステムバス入出力制
御回路１３２、システムバス８９、バスブリッジ８７の
システムバス入出力制御回路１３２及びプロセッサバス
入出力制御回路１３１、プロセッサバス８５を介して、
プロセッサ８１に供給される（ステップＡ１３）。

【０１２４】なお、タグメモリ９５へのアクセスと同様
に、高速化のために、主記憶制御入出力回路１３４は、
システムバスアドレス比較回路１３５でのアドレス比較
と、タグメモリ入出力回路１３６によるメモリタグの判
別を待たずに、主記憶装置９３に対する読み出し制御を
開始して良い。

【０１２５】また、主記憶制御入出力回路１３４は、メ
モリタグの状態に関係なくリード要求に応じて主記憶装
置９３に対してアクセス制御し、システムバス入出力制
御回路１３２がタグメモリ入出力回路１３６による判別
結果に応じて、システムバス８９に出力するか否かを制
御しても良い。

【０１２６】ところで、ステップＡ１２において、プロ
セッサバス８６に発行されたリード要求は、プロセッサ
８３，８４によってスヌープされる。プロセッサ８３，
８４は、自キャッシュ８３ａ，８４ａにリード要求のあ
ったデータを、Ｍｏｄｉｆｉｅｄ状態で保持していない
かを調べる。もし、あった場合はリトライ応答を行い、
リード要求を一度中断させ、該当するデータを主記憶装
置へコピーバックする（ステップＡ１４）。

【０１２７】プロセッサ８１は、リード要求をリトライ
し、その結果、主記憶装置にコピーバックされたデータ
を読取ることができる。 （２）無効化付きリード要求 プロセッサ８１が無効化リード要求を発行した場合の処
理の流れを、図１１のフローチャートに示している。図
１０と同様に、フローチャート中に示す括弧内の数字
は、その処理を実行する機能ブロックの図４及び図７に
おける参照符号を示している。

【０１２８】無効化付きリード要求の処理は、前述した
リード要求の場合と大きな処理の流れが同じであるた
め、ここでは異なる点に着目して説明する。前述したリ
ード要求時の処理では、プロセッサバスアドレス比較回
路１３３（バスブリッジ８７）またはシステムバスアド
レス比較回路１３５（バスブリッジ８８）におけるアド
レス比較の結果、リモートアクセスであったと判別され
た場合、もしくはタグメモリ入出力回路１３による対象
とするデータに対応するメモリタグが無効（Ｉｎｖａｌ
ｉｄ）であった場合にのみ、入力したリード要求を他方
のバスに発行している。すなわち、バスブリッジ８７
は、前述した条件の場合にのみ、プロセッサバス８５か
らのリード要求をシステムバス８９に発行する。またバ
スブリッジ８８は、同様にシステムバス８９からのリー
ド要求をプロセッサバス８６に発行する。

【０１２９】これに対し、無効化付きリード要求の場合
は、主記憶装置からのデータの読み出しの他に、システ
ム中の全てのキャッシュの該当するデータを無効化する
必要があるため、全てのプロセッサに無効化付きリード
要求をスヌープさせる必要がある。

【０１３０】このため、バスブリッジ８７は、プロセッ
サバス入出力制御回路１３１によって無効化付きリード
要求を受付けると（ステップＢ４）、無条件にシステム
バス入出力制御回路１３２を介してシステムバス８９に
無効化付きリード要求を発行する（ステップＢ９）。

【０１３１】同様にして、バスブリッジ８８は、システ
ムバス入出力制御回路１３２によって無効化付きリード
要求を受付けると（ステップＢ１０）、無条件にプロセ
ッサバス入出力制御回路１３１を介してプロセッサバス
８６に無効化付きリード要求を発行する（ステップＢ１
５）。

【０１３２】バスブリッジ８７は、プロセッサバスアド
レス比較回路１３３によるアドレス比較の結果がリモー
トアクセスであった場合、もしくはメモリタグが無効
（Ｉｎｖａｌｉｄ）を示す場合には、無条件に無効化付
きリード要求がシステムバス８９に発行されているので
処理を終了する（ステップＢ５，Ｂ６）。

【０１３３】また、バスブリッジ８７は、プロセッサバ
スアドレス比較回路１３３によるアドレス比較の結果が
ローカルアクセスであり、かつメモリタグが有効（Ｖａ
ｌｉｄ）を示す場合には、主記憶装置９２から該当する
データを読み出して、プロセッサバス８５を介してプロ
セッサ８１に供給する（ステップＢ７）。また、バスブ
リッジ８７は、タグメモリ入出力回路１３６によって、
該当するデータに対応するメモリタグの値が有効（Ｖａ
ｌｉｄ）を示す場合には、ローカルアクセス、リモート
アクセス何れの場合でも、無効（Ｉｎｖａｌｉｄ）に書
き換える（ステップＢ８）。

【０１３４】バスブリッジ８８は、システムバスアドレ
ス比較回路１３５によるアドレス比較の結果がリモート
アクセスであった場合、もしくはメモリタグが無効（Ｉ
ｎｖａｌｉｄ）を示す場合には、無条件に無効化付きリ
ード要求がプロセッサバス８６に発行されているので処
理を終了する（ステップＢ１１，Ｂ１２）。

【０１３５】また、バスブリッジ８８は、システムバス
アドレス比較回路１３５によるアドレス比較の結果がロ
ーカルアクセスであり、かつメモリタグが有効（Ｖａｌ
ｉｄ）を示す場合には、主記憶装置９３から該当するデ
ータを読み出して、システムバス８９、バスブリッジ８
７を介してプロセッサ８１に供給する（ステップＢ１
３）。また、バスブリッジ８８は、タグメモリ入出力回
路１３６によって、該当するデータに対応するメモリタ
グの値が有効（Ｖａｌｉｄ）を示す場合には、無効（Ｉ
ｎｖａｌｉｄ）に書き換える（ステップＢ１５）。

【０１３６】ところで、ステップＢ１５において、プロ
セッサバス８６に発行された無効化付きリード要求は、
プロセッサ８３，８４によってスヌープされる。プロセ
ッサ８３，８４は、自キャッシュ８３ａ，８４ａにリー
ド要求のあったデータを、Ｍｏｄｉｆｉｅｄ状態で保持
しているかを調べる。もし、あった場合はリトライ応答
を行い、リード要求を一度中断させ、該当するデータを
主記憶装置へコピーバックする（ステップＢ１５）。ま
た、プロセッサ８３，８４は、自キャッシュ８３ａ，８
４ａの該当するデータの状態を無効（Ｉｎｖａｌｉｄ）
に変更する。

【０１３７】（３）無効化要求 プロセッサ８１が無効化要求を発行した場合の処理の流
れを、図１２のフローチャートに示している。図１０と
同様に、フローチャート中に示す括弧内の数字は、その
処理を実行する機能ブロックの図４及び図７における参
照符号を示している。

【０１３８】無効化要求の処理は、前述した無効化付き
リード要求と大きな処理の流れが同じであるため、ここ
では異なる点に着目して説明する。無効化要求はキャッ
シュ８１ａに格納されたデータが共有（Ｓｈａｒｅｄ）
状態である時に発行されるため、他のプロセッサ８２，
８３，８４のキャッシュ８２ａ，８３ａ，８４ａではＭ
ｏｄｉｆｉｅｄ状態でありえない（あるプロセッサのキ
ャッシュでＭｏｄｉｆｉｅｄ状態であるデータは、他の
プロセッサのキャッシュにおいてＩｎｖａｌｉｄ状態で
なければならない）。そのため、プロセッサバス８５，
８６に接続された他のプロセッサ８２，８３，８４で
は、キャッシュにＭｏｄｉｆｉｅｄ状態のデータを持つ
ことによるリトライ応答は発生しない。

【０１３９】バスブリッジ８７は、プロセッサバス入出
力制御回路１３１によって無効化要求を受付けると（ス
テップＣ２）、無条件にシステムバス入出力制御回路１
３２を介してシステムバス８９に無効化要求を発行する
（ステップＣ５）。

【０１４０】同様にして、バスブリッジ８８は、システ
ムバス入出力制御回路１３２によって無効化要求を受付
けると（ステップＣ６）、無条件にプロセッサバス入出
力制御回路１３１を介してプロセッサバス８６に無効化
要求を発行する（ステップＣ９）。

【０１４１】バスブリッジ８７は、プロセッサバスアド
レス比較回路１３３によるアドレス比較の結果がリモー
トアクセスであった場合には、無条件に無効化要求がシ
ステムバス８９に発行されているので処理を終了する
（ステップＣ３）。また、バスブリッジ８７は、プロセ
ッサバスアドレス比較回路１３３によるアドレス比較の
結果がローカルアクセスである場合には、タグメモリ入
出力回路１３６によって、該当するデータに対応するメ
モリタグの値を無効（Ｉｎｖａｌｉｄ）に書き換える
（ステップＣ４）。

【０１４２】バスブリッジ８８は、システムバスアドレ
ス比較回路１３５によるアドレス比較の結果がリモート
アクセスであった場合には、無条件に無効化要求がプロ
セッサバス８６に発行されているので処理を終了する
（ステップＣ７）。また、バスブリッジ８８は、システ
ムバスアドレス比較回路１３５によるアドレス比較の結
果がローカルアクセスである場合には、タグメモリ入出
力回路１３６によって、該当するデータに対応するメモ
リタグの値を無効（Ｉｎｖａｌｉｄ）に書き換える（ス
テップＣ８）。

【０１４３】プロセッサバス８６に発行された無効化要
求は、プロセッサ８３，８４によってスヌープされる。
プロセッサ８３，８４は、自キャッシュ８３ａ，８４ａ
中に該当するデータが存在すれば、データの状態を無効
（Ｉｎｖａｌｉｄ）に変更する。

【０１４４】（４）ライト要求 プロセッサ８１がライト要求を発行した場合の処理の流
れを、図１３のフローチャートに示している。図１０と
同様に、フローチャート中に示す括弧内の数字は、その
処理を実行する機能ブロックの図４及び図７における参
照符号を示している。

【０１４５】ライト要求の処理は、前述した無効化付き
リード要求の場合と大きな処理の流れが同じであるた
め、ここでは異なる点に着目して説明する。ライト要求
はキャッシュ８１ａがＭｏｄｉｆｉｅｄ状態である時に
発行されるため、他のプロセッサ８２，８３，８４のキ
ャッシュ８２ａ，８３ａ，８４ａでは全てＩｎｖａｌｉ
ｄ状態である。そのため、プロセッサバス８５，８６に
接続された他のプロセッサ８２，８３，８４では、キャ
ッシュにＭｏｄｉｆｉｅｄ状態のデータを持つことによ
るリトライ応答は発生しない。

【０１４６】バスブリッジ８７は、プロセッサバス８５
に発行されたライト要求を、プロセッサバス入出力制御
回路１３１で取り込む（ステップＤ２）。バスブリッジ
８７は、プロセッサバスアドレス比較回路１３３を用い
て、受け付けたライト要求がローカルアクセスか、ある
いはリモートアクセスかを、対象とするデータを示すア
ドレス（キャッシュラインアドレス）を参照して判別す
る（ステップＤ３）。

【０１４７】プロセッサバスアドレス比較回路１３３に
よるアドレス比較の結果がリモートアクセスであった場
合、システムバス入出力制御回路１３２は、プロセッサ
バス入出力制御回路１３１を介して得たライト要求をシ
ステムバス８９に発行する（ステップＤ６）。

【０１４８】一方、プロセッサバスアドレス比較回路１
３３によるアドレス比較の結果がローカルアクセスであ
る場合には、主記憶制御入出力回路１３４は、主記憶制
御装置９０にライト要求を通知する。主記憶制御装置９
０は、主記憶装置９２に対してライトアクセスを実行
し、該当するデータを書き込む。また、タグメモリ入出
力回路１３は、ライトアクセスの対象となるデータに対
応するメモリタグを有効（Ｖａｌｉｄ）にする（ステッ
プＤ５）。なお、タグメモリ入出力回路１３によるメモ
リタグの変更と、主記憶制御入出力回路１３４による主
記憶装置９２に対するライト要求は、並行して実行する
ことができる。

【０１４９】ところで、ステップＤ６において、システ
ムバス８９に発行されたライト要求は、バスブリッジ８
８のシステムバス入出力制御回路１３２で取り込まれる
（ステップＤ７）。

【０１５０】バスブリッジ８８は、システムバスアドレ
ス比較回路１３５を用いて、受け付けたライト要求がロ
ーカルアクセスか、あるいはリモートアクセスかを、対
象とするデータを示すアドレス（キャッシュラインアド
レス）を参照して判別する（ステップＤ８）。

【０１５１】システムバスアドレス比較回路１３５によ
るアドレス比較の結果がリモートアクセスであった場
合、処理を終了する。また、システムバスアドレス比較
回路１３５によるアドレス比較の結果がローカルアクセ
スである場合には、主記憶制御入出力回路１３４は、主
記憶制御装置９０にライト要求を通知する。主記憶制御
装置９０は、主記憶装置９２に対してライトアクセスを
実行し、該当するデータを書き込む。また、タグメモリ
入出力回路１３は、ライトアクセスの対象となるデータ
に対応するメモリタグを有効（Ｖａｌｉｄ）にする（ス
テップＤ１０）。なお、タグメモリ入出力回路１３によ
るメモリタグの変更と、主記憶制御入出力回路１３４に
よる主記憶装置９２に対するライト要求は、並行して実
行することができる。

【０１５２】このようにして、バスブリッジ（バスイン
ターフェイス制御回路）８７，８８は、バス上に発行さ
れたリード要求もしくは無効化つきリード要求を検出し
たとき、その対象となるメモリアドレスがローカルアク
セスであるか判別し、ローカルアクセスであった場合は
メモリタグの値を調べる。この時、メモリタグの値が有
効（Ｖａｌｉｄ）を示す場合は主記憶装置からデータを
読み出してリード要求に応答する。すなわち、システム
中の他のプロセッサからの通知等を待つことなく、処理
を完了することができる。もし、無効（Ｉｎｖａｌｉ
ｄ）を示す場合は、Ｍｏｄｉｆｉｅｄ状態のデータをも
ったプロセッサが、他に必ず存在するため、システムバ
スにトランザクションを発行することで、該当するプロ
セッサから応答させる。

【０１５３】以上のようにして、階層をもったスヌープ
方式のキャッシュコヒーレンシ制御と、主記憶装置から
の高速なレイテンシを提供することができる。しかも、
タグメモリ９４，９５に必要な記憶容量は、それぞれに
対応する主記憶装置のみに関するメモリタグ分で良く、
第１実施例と比較すると大幅に少なくすることができ
る。

【０１５４】

【発明の効果】以上詳記したように本発明によれば、タ
グメモリに格納されたタグ情報を参照してキャッシュの
コヒーレンシ制御の返事を行う一方、タグ情報が“ダー
ティ”を示していた場合、主記憶から読み出されたデー
タを停止させ、ダーティラインのコピーバック処理の完
了を待って正しいデータを要求元のプロセッサに送るコ
ントローラ内蔵のバスブリッジを提供することにより、
安価なハードウェアで、かつ高速メモリサブシステムを
構築できる。このことにより、Ｌ３キャッシュのような
大規模なキャッシュメモリが不要となり、更に他方のＬ
３キャッシュのコヒーレンシ制御の返事を待つことなし
に主記憶から読み出されたデータを要求プロセッサに高
速に転送可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施例の構成を示すブロック図。

【図２】第１実施例にて使用されるメモリタグのアドレ
スマッピングの例を示す図。

【図３】図１に示すバスブリッジの内部構成を示すブロ
ック図。

【図４】第２実施例に係わるマルチプロセッサシステム
の構成を示すブロック図。

【図５】第２実施例のマルチプロセッサシステムのアド
レスマップを示す図。

【図６】図４に示すタグメモリ９４（９５）のアドレス
マップを示す図。

【図７】図４に示すバスブリッジ８７（８８）の構成を
示すブロック図。

【図８】第２実施例における３状態（ＭＳＩ）のキャッ
シュの状態遷移を説明するための図。

【図９】第２実施例におけるメモリタグの状態遷移を説
明するための図。

【図１０】リード要求を発行した場合の処理の流れを示
すフローチャート。

【図１１】無効化付きリード要求を発行した場合の処理
の流れを示すフローチャート。

【図１２】無効化要求を発行した場合の処理の流れを示
すフローチャート。

【図１３】ライト要求を発行した場合の処理の流れを示
すフローチャート。

【図１４】均等メモリアクセス方式採用のマルチプロセ
ッサシステムの構成例を示す図。

【図１５】不均等メモリアクセス方式採用のマルチプロ
セッサシステムの構成例を示す図。

【図１６】多階層キャッシュを採用したマルチプロセッ
サシステムの構成例を示す図。

【図１７】プロセッサ内キャッシュの構成例を示す図。

【符号の説明】

１，２，３，４，８１，８２，８３，８４…プロセッ
サ、５，６，８５，８６…プロセッサバス（内部バ
ス）、７，８，８７，８８…バスブリッジ、９，８９…
システムバス、１０，１１，９０，９１…主記憶制御装
置、１２，１３，９２，９３…主記憶装置、１４，１
５，９４，９５…タグメモリ、３１，１３１…プロセッ
サバス入出力制御回路、３２，１３２…システムバス入
出力制御回路、３３，１３３…プロセッサバスアドレス
比較回路、３４，１３４…主記憶制御入出力回路、３
５，１３５…システムバスアドレス比較回路、３６…メ
モリタグステート制御回路、３７…メモリタグ制御回
路、３８…メモリタグステート変更回路、１３６…タグ
メモリ入出力回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 主記憶が分散配置され、独立して動作す
   る内部バスにそれぞれ接続されるキャッシュメモリ内蔵
   の少なくとも１個のプロセッサから成るマルチプロセッ
   サシステムにおいて、 主記憶に実装される全メモリ容量分のタグ情報が記憶さ
   れるタグメモリと、 システムバスを介して接続されるプロセッサからのキャ
   ッシュの書き替え発生と、主記憶への書き戻しの発生を
   検出し、上記タグメモリへその状態情報を書き込むタグ
   メモリ制御回路、および当該タグ情報からキャッシュコ
   ヒーレンシー制御のレスポンスを内部バスへ出力すると
   ともに、上記タグ情報から主記憶とキャッシュのいずれ
   か正しいレスポンスを選択するコントローラで構成され
   るバスインタフェース制御回路とを具備することを特徴
   とするメモリサブシステム。
2. 【請求項２】 上記バスインタフェース制御回路は、キ
   ャッシュ内蔵のプロセッサが接続され、独立して動作す
   る複数の内部バスと分散配置される主記憶が接続される
   システムバスの間にあって、 プロセッサからのアクセス要求を受信し、分散配置され
   た主記憶のアドレス範囲を検出し、そのアドレスを内部
   バスもしくはシステムバスに出力するアドレス比較回路
   と、 システムバスを常に監視し、以下に示す条件Ａ，Ｂが成
   立したとき、メモリタグの情報の変更を行うメモリタグ
   状態変更回路と、 Ａ．他方の内部バスに接続されるプロセッサのいずれか
   で“モデファイ”ステイト（当該キャッシュのみ有効デ
   ータを持ち主記憶データは無効）が発生したとき、 Ｂ．他方の内部バスに接続されるプロセッサにおいて、
   “モデファイ”のステートから主記憶へのライトバック
   が発生したとき、 メモリタグから参照アドレスのタグ情報を得、主記憶か
   ら得られるレスポンスデータの正否を判断し、キャッシ
   ュコヒーレンシー信号を要求元プロセッサに返却するメ
   モリタグ状態制御回路とで構成されることを特徴とする
   請求項１記載のメモリサブシステム。
3. 【請求項３】 主記憶が分散配置され、独立して動作す
   る内部バスにそれぞれ接続されるキャッシュメモリ内蔵
   の少なくとも１個のプロセッサから成るマルチプロセッ
   サシステムにおいて、 主記憶に実装される全メモリ容量分のタグ情報が記憶さ
   れるタグメモリと、 システムバスを介して接続されるプロセッサからのキャ
   ッシュの書き替えの発生と主記憶への書き戻しの発生を
   検出し、上記タグメモリへその状態情報を書き込むタグ
   メモリ制御回路、および当該タグ情報からキャッシュコ
   ヒーレンシー制御のレスポンスを内部バスへ出力する
   他、上記タグ情報から主記憶へキャッシュの書き戻し完
   了後、書き替えられたデータを再度読み出しレスポンス
   を要求元のプロセッサへ返すコントローラで構成される
   バスインタフェース制御回路とを具備することを特徴と
   するメモリサブシステム。
4. 【請求項４】 キャッシュ内蔵のプロセッサが接続され
   たそれぞれ独立して動作するプロセッサバスを一つ以上
   持ち、これらのプロセッサバスをバスインターフェイス
   制御回路を介して一つのシステムバスに接続し、主記憶
   装置が分散されてそれぞれのバスインターフェイス制御
   回路に接続されるマルチプロセッサシステムにおいて、 上記バスインターフェイス制御回路は、 バスに発行されたトランザクションが自身に接続されて
   いる自主記憶装置に関係するものであるか否かを判別す
   る比較回路と、 上記自主記憶装置に実装されるメモリ容量分の、データ
   が有効であるか否かを示すタグ情報を記憶するタグメモ
   リと、 上記比較回路による判別結果に基づいて、何れかのプロ
   セッサにより上記自主記憶装置中のデータのキャッシュ
   での書き換えの発生を検出した時に無効、キャッシュか
   ら上記主記憶装置への書き戻しの発生を検出した時に有
   効を表す状態に、上記タグメモリ中の該当するタグ情報
   を設定するタグメモリ制御回路と、 上記比較回路により上記自主記憶装置に対する読み出し
   要求を検出した時に、上記タグメモリの状態情報に応じ
   て、自主記憶装置からデータを読み出して要求に応答す
   るか否かを制御する制御回路とを具備することを特徴と
   するメモリサブシステム。
5. 【請求項５】 上記タグ情報に基づいて、プロセッサバ
   スで検出された読み出し要求をシステムバスに発行する
   かどうかを制御する制御回路を具備することを特徴とす
   る請求項４記載のメモリサブシステム。
6. 【請求項６】 上記タグ情報に基づいて、システムバス
   で検出された読み出し要求をプロセッサバスに発行する
   かどうかを制御する制御回路を具備することを特徴とす
   る請求項４記載のメモリサブシステム。