JP2003316753A - マルチプロセッサ装置 - Google Patents

Abstract

(57)【要約】 【課題】 例えばリアルタイム系のマルチプロセッサ処
理において用いて好適の、マルチプロセッサ装置におい
て、必要とするデータへのアクセスの待ち合わせ時間を
減少させて、処理速度を高速化させる。 【解決手段】 各プロセッサユニット１０１，２０１，
３０１が、プロセッサ１１０，２１０，３１０と、上記
のプロセッサとバスとの間に設けられ共通メモリの全内
容データのコピーを記憶するためのローカルメモリ部１
４０，２４０，３４０と、プロセッサにより共通メモリ
の内容が更新された場合にローカルメモリ部の更新処理
を制御するコピー回路１５０，２５０，３５０とをそな
え、ローカルメモリ部において共通メモリに記憶された
データの読み出し命令をプロセッサから受けると当該ロ
ーカルメモリ部にコピーされた対応データを読み出して
出力するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばリアルタイ
ム系のマルチプロセッサ処理において用いて好適の、マ
ルチプロセッサ装置に関するものである。

【０００２】

【従来の技術】マルチプロセッサ装置は、複数のプロセ
ッサをそなえるとともにメモリ資源等については共有バ
スを介することにより各プロセッサ間で共有する構成を
有したもので、仕事を複数のプロセッサで分担して処理
することにより処理性能を向上させることができるほ
か、システムを複数台用意するのに比べると、プロセッ
サ以外の部分が共用できるため装置製造コストを低減さ
せることができるものである。

【０００３】図１３はマルチプロセッサ装置を示すブロ
ック図であるが、この図１３に示すマルチプロセッサ装
置７００は、３つのプロセッサユニット１００，２０
０，３００とともに、バス調停回路５００および共通メ
モリ６００が、共通メモリバス４００を通じて相互にバ
ス接続されて構成されている。また、プロセッサユニッ
ト１００は、プロセッサ１１０，キャッシュメモリ１２
０およびスヌープ回路１３０をそなえて構成され、プロ
セッサユニット２００は、プロセッサ２１０，キャッシ
ュメモリ２２０およびスヌープ回路２３０をそなえて構
成され、プロセッサユニット３００は、プロセッサ３１
０，キャッシュメモリ３２０およびスヌープ回路３３０
をそなえて構成されている。

【０００４】また、各プロセッサユニット１００，２０
０，３００のキャッシュメモリ１２０，２２０，３２０
は、共通メモリ６００上の一部のデータのコピーを格納
するものである。更に、スヌープ回路１３０，２３０，
３３０は、共通メモリバス４００上のトランザクション
を監視してキャッシュメモリ１２０，２２０，３２０上
のデータが更新された場合には同データを無効化する制
御を行なうものである。

【０００５】さらに、バス調停回路５００は、各プロセ
ッサ１１０，２１０，３１０が要求する共通メモリバス
の使用権を調停するものであり、共通メモリ６００は、
各プロセッサユニット１００，２００，３００における
処理を行なう際に共通して用いられるメモリである。こ
のような構成のマルチプロセッサ装置７００において
は、各プロセッサ１１０，２１０，３１０と共通メモリ
バス４００との間に、共通メモリ６００に格納されてい
るデータの一部のコピーを持つ高速なキャッシュメモリ
１２０，２２０，３２０を配置しているので、共通メモ
リ６００へのアクセスの大部分をキャッシュメモリへの
アクセスで代替し、アクセス速度が非常に遅い共通メモ
リ６００に対する直接アクセスの頻度を削減している。
これにより、キャッシュメモリ１２０，２２０，３２０
をそなえない場合に比して、プロセッサ処理速度の低下
を抑えることができるようになっている。

【０００６】また、スヌープ回路１３０，２３０，３３
０は、共通メモリ６００上のデータとキャッシュメモリ
１２０，２２０，３２０上のデータの整合性を確保する
ために、キャッシュメモリ１２０，２２０，３２０の無
効化処理を行なうものである。具体的には、各プロセッ
サユニット１００，２００，３００のスヌープ回路１３
０，２３０，３３０は、共通メモリバス４００を常時監
視し、他のプロセッサユニットのプロセッサによって共
通メモリ６００のデータが書き換えられた場合に、自身
のプロセッサユニットにおけるキャッシュメモリ上に書
き換え前のデータが存在しているか否かをチェックし、
存在している場合には該当データを無効化する。つい
で、当該データが必要な場合にはキャッシュメモリ上に
データは存在しないと判断するとともに共通メモリ６０
０から直接書き換え後データをアクセスすることによ
り、共通メモリ６００上のデータとキャッシュメモリ１
２０，２２０，３２０上のデータの整合性を保つように
している。

【０００７】なお、特開平8-30510号公報においては、
スヌープを外部回路にて纏めて行ない、該当するデータ
を格納しているキャッシュメモリに対してのみ無効化処
理を行なわせることで、無効化処理を必要としなかった
プロセッサには通常どおりキャッシュメモリへのアクセ
スを可能にすることで、プロセッサ処理停止期間を削減
する技術が開示されている。

【０００８】ところで、上述の図１３に示すマルチプロ
セッサ装置７００のキャッシュメモリ１２０，２２０，
３２０は、共通メモリ６００の一部のコピーであるた
め、全てのアクセスをキャッシュメモリ１２０，２２
０，３２０へのアクセスで代替することはできず、プロ
セッサ１１０，２１０，３１０が要求したデータが対応
するキャッシュメモリ１２０，２２０，３２０上に無か
った場合、該当するデータを共通メモリバス４００経由
にて共通メモリ６００から読み出すことになる。これ
は、上述したアクセス速度の遅い共通メモリ６００に対
する直接アクセスの頻度を増大させる要因となる。

【０００９】その為、プロセッサ処理を予測して連続し
た数バイトのデータを事前にキャッシュメモリ１２０，
２２０，３２０にコピーしておくこと等の方法によっ
て、共通メモリ上のデータアクセスをキャッシュメモリ
上のアクセスに代替する率（以後、キャッシュヒット率
と呼ぶ）を向上させることで、プロセッサ処理速度低下
を抑える方法が考えられている。

【００１０】たとえば、特開昭60-183652号公報には、
通常のキャッシュメモリ（ダイナミックキャッシュ）の
他に、高頻度のアクセスが予想されるデータを特別な命
令を使用して、キャッシュメモリ上に固定的に割りつけ
る固定キャッシュメモリ（スタティックキャッシュ）を
準備し、データの使用頻度に応じたキャッシュメモリ管
理を行なうことにより、キャッシュヒット率を確保し
て、プロセッサ処理速度の低下を防止するという技術が
記載されている。

【００１１】

【発明が解決しようとする課題】しかしながら、このよ
うな図１３に示すマルチプロセッサ装置において、特に
リアルタイム系のプロセッサ処理を行なう場合、小さな
タスクを多数同時かつ並列に動作させる必要があり、発
生する事象に応じた処理を行なう必要があるため、次に
起動されるタスクが予測できない。このような場合、プ
ロセッサ１１０，２１０，３１０では、多種かつ不連続
なデータに対してアクセスすることが多くなり、キャッ
シュメモリ１２０，２２０，３２０上にデータが存在す
る可能性が低くなる。これにより、共通メモリ６００に
アクセスする可能性が高くなる。

【００１２】各プロセッサ１１０が共通メモリ６００に
対してアクセスする回数が増加すると、前述したよう
に、共通メモリバス４００におけるバス競合が多発し、
競合によるオーバヘッド時間により共通メモリ６００へ
のアクセス待ち合わせ時間が増大し、プロセッサ処理速
度を低下させる際の支障となるという課題がある。ま
た、特開昭60-183652号公報に記載された技術において
は、キャッシュメモリ上に固定的に割りつけたデータ
が、他プロセッサにて頻繁にデータ更新されるような場
合には、該当データに対する無効化処理が多発するた
め、キャッシュヒット率が低下し、更新後のデータを読
み込むために共通メモリバスのトランザクションを増加
させてしまう。この共通メモリバスのトランザクション
増加は、共通メモリへのアクセス待ち合わせ時間増大を
助長させることになる。

【００１３】さらに、特開平8-30510号公報に記載され
た技術においては、スヌープを必要としなかったプロセ
ッサは通常どおりキャッシュメモリをアクセスすること
ができるものの、キャッシュヒット率の低下には対応が
できず、データ読み込みのための共通メモリバスのトラ
ンザクションを増加させてしまう。本発明は、このよう
な課題に鑑み創案されたもので、共通メモリバスでの競
合制御時間を短縮し、必要とするデータへのアクセスの
待ち合わせ時間を減少させて、処理速度を高速化させる
ことができるようにした、マルチプロセッサ装置を提供
することを目的とする。

【００１４】

【課題を解決するための手段】このため、本発明のマル
チプロセッサ装置は、アプリケーション処理を独立して
行ないうる複数のプロセッサユニットと、各プロセッサ
ユニットにおけるアプリケーション処理に共通して用い
られるデータを記憶しておく共通メモリと、上記の複数
のプロセッサユニットと共通メモリとを相互に接続する
バスとをそなえるとともに、上記の各プロセッサユニッ
トが、上記アプリケーション処理のための命令実行処理
を行なうプロセッサと、上記のプロセッサとバスとの間
に設けられ、該共通メモリの全内容データのコピーを記
憶するためのローカルメモリ部と、該複数のプロセッサ
ユニットのいずれかのプロセッサにより該共通メモリの
内容が更新された場合に該ローカルメモリ部の更新処理
を制御するコピー回路とをそなえ、該ローカルメモリ部
において、該共通メモリに記憶されたデータの読み出し
命令を該プロセッサから受けると、当該ローカルメモリ
部にコピーされた対応データを読み出して出力するよう
に構成されたことを特徴としている（請求項１）。

【００１５】上述のマルチプロセッサ装置においては、
好ましくは、上記の各プロセッサユニットのローカルメ
モリ部を、該共通メモリの全内容データのコピーを記憶
するための領域をそなえてなるコピーメモリと、該プロ
セッサからの上記読み出し命令のためのアドレス情報お
よび読み出されたデータを一旦保持する第1バッファ
と、該プロセッサからの該共通メモリへの更新要求の対
象となるアドレスおよびデータとともに、該複数のプロ
セッサユニットのいずれかのプロセッサにより更新され
た該共通メモリの内容を該バスを介して一旦保持しうる
第２バッファと、該プロセッサからの上記読み出し命令
に基づいた該コピーメモリに対する読み出しアクセス
と、該第２バッファにて保持されている内容に従って該
コピーメモリ更新するための更新アクセスとを、該コピ
ー回路からの制御に基づいて調停するメモリアクセス調
停回路とをそなえて構成することができる（請求項
２）。

【００１６】さらに、該ローカルメモリ部が、上記のコ
ピーメモリ上におけるアドレス領域に対応して、更新さ
れたデータが格納されているか否かが記録されるステー
タスメモリをそなえるとともに、該第１バッファが、該
プロセッサからの読み出し命令のアドレスに対応したデ
ータをコピーメモリから読み出す際に、該ステータスメ
モリの記録を判定するステータス判定部と、該ステータ
ス判定部における判定結果に基づいて、上記読み出し命
令のアドレスに対応した更新データが保持されていると
判定された場合には上記保持されたデータを該プロセッ
サに出力する一方、上記更新データが保持されていると
判定されなかった場合には、該共通メモリに対する読み
出しのための処理を行なう読み出し処理部とをそなえて
構成することとしてもよい（請求項３）。

【００１７】また、該プロセッサからの読み出し命令ま
たは更新命令の対象となるデータについて、該複数のプ
ロセッサユニットにおけるアプリケーション処理により
リアルタイムに使用する頻度の高低を分類する分類部と
をそなえ、該共通メモリが、該分類部にて上記頻度が高
いと分類されたデータを記憶する第１共通メモリと、該
分類部にて上記頻度が低いと分類されたデータを記憶す
る第２共通メモリとをそなえるとともに、該バスが、上
記の複数のプロセッサユニットと第１共通メモリとを相
互に接続する第１バスと、上記の複数のプロセッサユニ
ットと第２共通メモリとを相互に接続する第２バスとを
そなえ、上記のプロセッサユニットによる第１バスの使
用を調停する第１バス調停回路と、上記のプロセッサユ
ニットによる第２バスの使用を調停する第２バス調停回
路とをそなえ、上記の各プロセッサユニットのローカル
メモリ部が、該第１共通メモリの全内容データのコピー
を記憶するための第１ローカルメモリ部と、該第２共通
メモリの全内容データのコピーを記憶するための第２ロ
ーカルメモリ部とをそなえ、かつ、該コピー回路が、該
複数のプロセッサユニットのいずれかのプロセッサによ
り該第１共通メモリの内容が更新された場合に該第１ロ
ーカルメモリ部の更新処理を制御すべく構成されるとと
もに、上記の第１ローカルメモリ部において、該第１共
通メモリに記憶されたデータの読み出し命令を上記のプ
ロセッサから受けると、当該第１ローカルメモリ部にコ
ピーされた対応データを読み出して出力するように構成
することとしてもよい（請求項４）。

【００１８】また、本発明のマルチプロセッサ装置は、
アプリケーション処理を独立して行なうための複数のプ
ロセッサユニットと、上記の複数のプロセッサユニット
を相互に接続するバスとをそなえるとともに、上記の各
プロセッサユニットが、データの読み出しおよび書き込
みを行なって、上記アプリケーション処理のための命令
実行処理を行なうプロセッサと、該プロセッサにおける
上記アプリケーション処理のためのデータを記憶するた
めのローカルメモリ部と、該複数のプロセッサユニット
のいずれかのローカルメモリ部の内容が更新された場合
に、自身のローカルメモリ部の更新処理を制御するコピ
ー回路とをそなえて構成されたことを特徴としている
（請求項５）。

【００１９】

【発明の実施の形態】以下、図面を参照することによ
り、本発明の実施の形態を説明する。 ［Ａ］第１実施形態の説明 図１は本発明の第１実施形態にかかるマルチプロセッサ
装置を示すブロック図であり、この図１に示すマルチプ
ロセッサ装置１０は、特にリアルタイム処理（実時間処
理）をアプリケーションとして実行する場合において
も、共通メモリ６００上のデータへのアクセスの待ち合
わせ時間を減少させるものであって、例えば３つのプロ
セッサユニット１０１，２０１，３０１と、バス調停回
路５００と、共通メモリ６００とが共通メモリバス４０
０を介して相互にバス接続されて構成されている。

【００２０】ここで、この図１に示すマルチプロセッサ
装置１０において、共通メモリ６００は、前述の図１３
の場合と同様に、各プロセッサユニット１０１，２０
１，３０１におけるアプリケーション処理に共通して用
いられるデータを記憶しておくものである。さらに、共
通メモリバス４００は、３つのプロセッサユニット１０
１，２０１，３０１，バス調停回路５００および共通メ
モリ６００の間において必要な情報のやり取りを行なう
もので、後述する図３に示すように、アドレス授受のた
めのアドレスバス４０１，データ授受のためのデータバ
ス４０２および制御情報の授受のための制御バス４０３
をそなえて構成されている。

【００２１】また、バス調停回路５００は、共通メモリ
バス４００に接続されてプロセッサユニット１０１，２
０１，３０１によるバスの使用を調停するものである。
即ち、バス調停回路５００は、共通メモリ６００に対す
るアクセスが競合した場合の調停を行なうものである。
さらに、プロセッサユニット１０１，２０１，３０１
は、各々別個のアプリケーション処理を独立して行なう
ものであって、プロセッサユニット１０１は、プロセッ
サ１１０とともに、本願発明の特徴的な構成要素である
ローカルメモリ部１４０およびコピー回路１５０をそな
えて構成されている。同様に、プロセッサユニット２０
１は、プロセッサ２１０，ローカルメモリ部２４０およ
びコピー回路２５０をそなえて構成され、プロセッサユ
ニット３０１は、プロセッサ３１０，ローカルメモリ部
３４０およびコピー回路３５０をそなえて構成されてい
る。

【００２２】ここで、上記の各プロセッサユニット１０
１，２０１，３０１におけるプロセッサ１１０，２１
０，３１０は、各々のアプリケーション処理のための命
令実行処理を行なうものであって、このアプリケーショ
ン処理としては例えばリアルタイム処理が要求されるも
のとすることができる。また、ローカルメモリ部１４
０，２４０，３４０は、プロセッサ１１０，２１０，３
１０と共通メモリバス４００との間に設けられ、共通メ
モリ６００の全内容データのコピーを記憶するためのも
のであって、詳細には後述する図２に示すような構成を
有している。

【００２３】さらに、コピー回路１５０，２５０，３５
０は、複数のプロセッサユニット１０１，２０１，３０
１のいずれかのプロセッサ１１０，２１０，３１０によ
り共通メモリ６００の内容が更新された場合に、自身の
プロセッサユニット１０１，２０１，３０１におけるロ
ーカルメモリ部１４０，２４０，３４０の更新処理を制
御するものである。

【００２４】これにより、いずれかのプロセッサ１１
０，２１０，３１０において共通メモリ６００の書き込
みがあったとしても、コピー回路１５０，２５０，３５
０においてこれに追従してローカルメモリ部１４０，２
４０，３４０の内容を更新することができる。即ち、ロ
ーカルメモリ部１４０，２４０，３４０においては、プ
ロセッサ１１０，２１０，３１０から、共通メモリ６０
０に記憶されたデータの読み出し命令を受けると、当該
ローカルメモリ部１４０，２４０，３４０にコピーされ
た対応データを読み出して出力することができるように
なっている。

【００２５】また、ローカルメモリ部１４０は、詳細に
は図２に示すように、第１バッファ１４１，第２バッフ
ァ１４２，メモリアクセスアビトレーション回路１４３
およびコピーメモリ１４４をそなえて構成されている。
尚、他のローカルメモリ２４０，３４０についても、ロ
ーカルメモリ部１４０と同様の構成を有しているため、
以下においてはローカルメモリ部１４０の構成に着目し
て詳述していくこととする。

【００２６】ここで、コピーメモリ１４４は、共通メモ
リ６００の全内容データのコピーを記憶するための領域
をそなえたものである。第１バッファ１４１は、プロセ
ッサ１１０とバスにより双方向接続されて、プロセッサ
１１０からの上記読み出し命令のためのアドレス情報お
よび読み出されたデータ（リードデータ）と、後述する
第２バッファ１４２に出力されるプロセッサ１１０から
共通メモリ６００に対する更新要求の対象となるアドレ
スおよびデータ（ライトデータ）について、一旦保持す
るものである。

【００２７】また、第２バッファ１４２は、第１バッフ
ァ１４１からのプロセッサ１１０からの共通メモリ６０
０への更新要求の対象となるアドレスおよびデータ（ラ
イトデータ）とともに、プロセッサユニット２０１，３
０１のうちのいずれかのプロセッサ２１０，３１０によ
り更新された共通メモリ６００の内容（ライトデータお
よびアドレス）を共通メモリバス４００を介して入力さ
れて一旦保持しうるものである。尚、この第２バッファ
１４２に格納されたアドレスおよびデータは、後述する
ようにコピー回路１５０の制御に基づいてコピーメモリ
１４４に書き込まれるようになっている。

【００２８】換言すれば、第２バッファ１４２は、第１
バッファ１４１と、第１バッファ１４１から第２バッフ
ァ１４２に向かう方向でアドレスおよびデータが渡され
るように１方向でバス接続されて、第１バッファ１４１
を介してプロセッサ１１０からの書き込み対象となるア
ドレスおよびデータを入力されて一旦保持するようにな
っている。又、第２バッファ１４２は、共通メモリバス
４００に接続されて、この共通メモリバス４００を通じ
てプロセッサ２１０またはプロセッサ３１０により更新
された共通メモリ６００の内容を入力されて一旦保持す
るようになっている。

【００２９】また、この第２バッファ１４２は、プロセ
ッサ１１０から共通メモリ６００に対する更新要求の対
象となるアドレスおよびデータを保持した場合に、バス
調停回路５００に対する共通メモリバス４００の使用要
求を、制御バス４０３（図３参照）を通じて出力する機
能を有している。また、メモリアクセスアビトレーショ
ン回路（メモリアクセス調停回路）１４３は、プロセッ
サ１１０からの読み出し命令に基づいたコピーメモリ１
４４に対する読み出しアクセスと、第２バッファ１４２
にて保持されている内容に従ってコピーメモリ１４４を
更新するための更新アクセスとを、コピー回路１５０か
らの制御に基づいて調停するものである。換言すれば、
第１バッファ１４１側のリードアクセスと第２バッファ
１４２側のライトアクセスとが、コピーメモリ１４４に
対して正常に行なわれるようバス調停を行なうものであ
る。

【００３０】すなわち、メモリアクセスアビトレーショ
ン回路１４３は、コピーメモリ１４４と双方向にバス接
続される一方、第１バッファ１４１との間では第１バッ
ファ１４１に向けて読み出し対象のアドレスおよびデー
タが出力されるようにバス接続されるとともに、第２バ
ッファ１４２との間では第２バッファ１４２からの更新
対象のアドレスおよびデータが入力されるようにバス接
続されて、これら第１バッファ１４１および第２バッフ
ァ１４２とコピーメモリ１４４との間のデータのやりと
りを調停するようになっている。

【００３１】また、コピー回路１５０は、詳細には図３
に示すように、トランザクション監視部１５１およびコ
ピー処理制御部１５２をそなえて構成されている。尚、
他のコピー回路２５０，３５０についても、コピー回路
１５０と同様の構成を有しているため、以下においては
コピー回路１５０の構成に着目して詳述していくことと
する。

【００３２】ここで、トランザクション監視部１５１
は、共通メモリバス４００のトランザクションを監視す
るものである。具体的には、いずれかのプロセッサ１０
１，２０１，３０１から共通メモリ６００へのデータの
更新命令に対する共通メモリ６００からの更新完了応答
があったか否かを監視するものである。すなわち、トラ
ンザクション監視部１５１においては、上述の共通メモ
リ６００から制御バス４０３を通じて更新完了応答があ
ったときに、この更新アドレスおよびデータを取り込む
ための取込タイミングを第２バッファ１４２に供給する
ようになっている。

【００３３】換言すれば、第２バッファ１４２において
は、トランザクション監視部１５１からの取り込みタイ
ミングに基づいて、アクセス中アドレスバス４０１およ
びデータバス４０２上で参照可能な更新アドレスおよび
更新データを取り込むようになっている。また、更新制
御部としてのコピー処理制御部１５２は、トランザクシ
ョン監視部１５１からの監視結果に基づいて、ローカル
メモリ部１４０における更新処理を制御するものであ
る。

【００３４】具体的には、コピー処理制御部１５２は、
トランザクション監視部１５１における共通メモリバス
４００のトランザクションの監視の結果、プロセッサ１
１０，２１０，３１０から共通メモリ６００へのデータ
の更新命令に対する共通メモリ６００からの更新完了応
答を受けると、当該共通メモリ６００への更新内容に従
ってローカルメモリ部１４０の更新処理を制御するよう
になっている。

【００３５】上述のコピー処理制御部１５２において
は、ローカルメモリ１４０の更新処理の制御として、メ
モリアクセスアビトレーション回路１４３に対して、第
２バッファ１４２に取り込まれたデータの書き込みによ
る更新アクセスの要求を出力するとともに、このメモリ
アクセスアビトレーション回路１４３からのアクセス許
可の応答を受けると、コピーメモリ１４４に対して更新
指示を出力する。

【００３６】これにより、コピー回路１５０，２５０，
３５０が、いずれかのプロセッサ１１０，２１０，３１
０から共通メモリ６００へのデータの更新命令に対する
共通メモリ６００からの更新完了応答を受けると、当該
共通メモリ６００への更新内容に従ってローカルメモリ
部１４０，２４０，３４０の更新処理を制御するように
なっている。

【００３７】上述の構成により、本発明の第１実施形態
にかかるマルチプロセッサ装置１０のプロセッサユニッ
ト１０１，２０１，３０１におけるアプリケーション処
理を実行するにあたっては、運用開始時において、ロー
カルメモリ部１４０，２４０，３４０内のコピーメモリ
および共通メモリ６００の全てのデータを一致させるた
めに、初期化処理としてコピーメモリの全領域について
共通メモリ６００の内容の書き込みを行なう（全領域ラ
イト処理）。

【００３８】上述の初期化処理が行なわれると、各々の
プロセッサユニット１０１，２０１，３０１のプロセッ
サ１１０，２１０，３１０においては、それぞれ、以下
に詳述するように、ローカルメモリ部１４０，２４０，
３４０からデータを読み出すとともに、共通メモリ６０
０に記憶されたデータを更新する。尚、以下において
は、プロセッサユニット１０１の動作に着目して説明す
るが、他のプロセッサ２１０，３１０の動作について
も、プロセッサ１１０からの要求と基本的に同様であ
る。

【００３９】まず、自身のプロセッサ１１０から共通メ
モリ６００に対して書き込み要求（ライトアクセス要求
または更新要求）を発行した場合の動作について詳述す
る。すなわち、プロセッサ１１０が共通メモリ６００に
対して書き込み要求としてのライトアクセスを行なう
と、プロセッサ１１０が出力したアドレスおよびデータ
は第１バッファ１４１を経由して第２バッファ１４２に
一時的に格納される（図４（ａ）のＡ１，Ａ２参照）。

【００４０】第２バッファ１４２では、共通メモリバス
４００を介してバス調停回路５００にバス使用権を要求
する。バス調停回路５００では、他のプロセッサユニッ
ト２０１，３０１における共通メモリバス４００の使用
状況に基づいて、共通メモリバス４００の使用を許可す
る旨の応答を、制御バス４０３（図３参照）を通じて出
力する。

【００４１】さらに、第２バッファ１４２では、バス調
停回路５００からの応答を受けてバス使用権を確保する
と、共通メモリバス４００のアドレスバス４０１におよ
びデータバス４０２に対して、一時的に格納していたア
ドレスおよびデータをそれぞれ送出する（図４（ａ）の
Ａ３参照）。共通メモリ６００では、第２バッファ１４
２からのアドレスの該当データを、第２バッファ１４２
からのデータに書き換えられ、この書き換え処理が完了
すると、制御バス４０３を通じて共通メモリ更新応答と
しての正常応答信号を出力する。

【００４２】図３に示すように、コピー回路１５０のト
ランザクション監視部１５１では、共通メモリバス４０
０のトランザクションの監視を行なって、上述の共通メ
モリ６００からの正常応答信号を検出すると（図４
（ａ）のＡ４参照）、その旨をコピー処理制御部１５２
に出力する。コピー処理制御部１５２では、第２バッフ
ァ１４２に格納されたアドレスおよびデータを、コピー
メモリ１４４にコピーする為に、メモリアクセスアビト
レーション回路１４３およびコピーメモリ１４４を制御
する（図４（ａ）のＡ５参照）。その後、第２バッファ
１４２の内容がコピーメモリ１４４に書き込まれて（図
４（ａ）のＡ６参照）、共通メモリ６００上のデータと
コピーメモリ１４４の状態とを一致させることができ
る。

【００４３】ついで、プロセッサ１１０以外の他のプロ
セッサ２１０，３１０から共通メモリ６００に対して書
き込みアクセスを行なった場合の、ローカルメモリ部１
４０の更新動作について詳述する。すなわち、第２バッ
ファ１４２では、他プロセッサ２１０，３１０が共通メ
モリ６００に対してライトアクセスを行なった場合に、
コピー回路１５０から取り込みタイミングを受けて、共
通メモリバス４００上のアドレスおよびデータを一時的
に格納する。

【００４４】具体的には、第２バッファ１４２のトラン
ザクション監視部１５１では、共通メモリバス４００の
トランザクションの監視を行なって、上述の共通メモリ
６００からの正常応答信号を検出すると（図４（ｂ）の
Ｂ１参照）、第２バッファ１４２に対して共通メモリバ
ス４００上（即ち、共通メモリ６００上）の更新された
アドレスおよびデータを取り込むためのタイミングを与
えるとともに（図４（ｂ）のＢ２参照）、更新が行なわ
れた旨をコピー処理制御部１５２に出力する。

【００４５】上記の取り込みタイミングを受け取った第
２バッファ１４２においては、共通メモリ６００上にお
いて更新のあったアドレスおよびデータを共通メモリバ
ス４００を介して取り込む（図４（ｂ）のＢ３参照）。
その後、更新が行なわれた旨を受け取ったコピー処理制
御部１５２では、共通メモリバス４００上から第２バッ
ファ１４２に取り込まれたアドレスおよびデータを、コ
ピーメモリ１４４にコピーする為に、メモリアクセスア
ビトレーション回路１４３およびコピーメモリ１４４を
制御する（図４（ｂ）のＢ４参照）。その後、第２バッ
ファ１４２の内容がコピーメモリ１４４に書き込まれて
（図４（ｂ）のＢ５参照）、共通メモリ６００上のデー
タとコピーメモリ１４４の状態とを一致させることがで
きる。

【００４６】上述したように、共通メモリ６００の内容
が更新されると、コピー回路１５０，２５０，３５０の
制御により、ローカルメモリ部１４０，２４０，３４０
のコピーメモリの内容を共通メモリ６００の内容に符合
するように更新しているので、プロセッサ１１０，２１
０，３１０からのリードアクセス時においては、共通メ
モリ６００にアクセスすることなく、各々のローカルメ
モリ部１４０，２４０，３４０の内容からデータを読み
出すことができる。

【００４７】例えば、自身のプロセッサ１１０が読み出
し要求（リードアクセス要求）を発行した場合において
は、プロセッサ１１０が共通メモリ６００に対してリー
ドアクセスを行なうと、第１バッファ１４１では、プロ
セッサ１１０が出力したアドレスを一時的に格納される
（図４（ｃ）のＣ１参照）。第１バッファ１４１は、コ
ピーメモリ１４４上にある共通メモリ６００のコピーを
リードする為に、メモリアクセスアビトレーション回路
１４３にコピーメモリ１４４へのリードアクセスを要求
する（図４（ｃ）のＣ２参照）。リード可能な状態であ
れば、メモリアクセスアビトレーション回路１４３で
は、第１バッファ１４１が一時格納しているアドレスに
対応するデータをコピーメモリ１４４から読み出し、第
１バッファ１４１を経由してプロセッサ１１０に返送す
る。

【００４８】これにより、ローカルメモリ部１４０，２
４０，３４０において、共通メモリ６００に記憶された
データの読み出し命令をプロセッサ１１０，２１０，３
１０から受けると、当該ローカルメモリ部１４０，２４
０，３４０にコピーされた対応データを読み出して出力
する。このように、第１実施形態にかかるマルチプロセ
ッサ装置１０によれば、プロセッサユニット１０１，２
０１，３０１が、プロセッサ１１０，２１０，３１０と
ローカルメモリ部１４０、２４０，３４０とコピー回路
１５０、２５０，３５０とをそなえたことにより、共通
メモリ６００の全データのコピーを、それぞれのプロセ
ッサ１１０，２１０，３１０配下のコピーメモリ内に持
つ事で、共通メモリバス４００上でリードアクセスによ
るトランザクションが発生しないため、共通メモリバス
４００(競合制御)での競合を最小限に抑えることができ
る。これにより、バス競合によるアクセスの待ち合わせ
を短くすることが可能となる。特に、リアルタイム処理
を行なう場合でも、キャッシュメモリ方式のごときキャ
ッシュメモリ上のデータの無効化処理や再読み込み処理
等が増加することもなく、必要とする共通メモリ６００
上のデータへのアクセスを最小の待ち合わせで行なうこ
とができる。

【００４９】［Ｂ］第２実施形態の説明 図５は本発明の第２実施形態にかかるマルチプロセッサ
装置の要部を示すブロック図であるが、この図５に示す
マルチプロセッサ装置２０は、前述の第１実施形態にお
けるもの（符号１０参照）に比して、機能が付加された
ローカルメモリ部をそなえてなるプロセッサユニット１
００Ａ，２００Ａ，３００Ａをそなえている点が異な
り、それ以外の構成については基本的に同様である。

【００５０】なお、図５中においては、プロセッサユニ
ット１００Ａに着目して図示しているが、プロセッサユ
ニット２００Ａ，３００Ａについても、プロセッサユニ
ット１００Ａと同様の構成を有している。ここで、ロー
カルメモリ部１４０Ａは、第１バッファ１４１に替えて
ステータス判定機能を有する第１バッファ１４６をそな
える点とともに、ステータスメモリ１４５が追加されて
いる点が、前述の第１実施形態におけるローカルメモリ
部１４０に比して異なっている。尚、第２バッファ１４
２メモリアクセスアビトレーション回路１４３およびコ
ピーメモリ１４４は、前述の第１実施形態の場合と同様
である。

【００５１】ここで、ステータスメモリ１４５は、コピ
ーメモリ１４４上におけるアドレス領域に対応して、更
新されたデータが格納されているか否かを記録するもの
であって、詳細には図６に示すような構成を有してい
る。すなわち、このステータスメモリ１４５は、コピー
メモリ１４４の最小アクセス単位（例えばアドレス
‘Ａ’〜‘Ｚ’）に対応したステータスビット
（‘ａ′’〜‘ｚ′’）をそなえて構成されている。
尚、図６は、コピーメモリ１４４およびステータスメモ
リ１４５が、メモリアクセスアビトレーション回路１４
３からのアドレス情報，データ情報およびリード信号
と、コピー回路１５０からのライト信号とが並列的に授
受しうることを示している。

【００５２】また、ステータスメモリ１４５における最
小アクセス単位に対応したステータスビットは、コピー
回路１５０による制御に基づいて、それぞれのプロセッ
サユニット１００Ａ，２００Ａ，３００Ａが起動した当
初は、「データ無し」を示すビット値が記憶され、各ア
ドレス（‘Ａ’〜‘Ｚ’）に対して最初の共通メモリ６
００へのアクセスが行なわれたときに、「データ有り」
を示すビット値を記憶するようになっている。

【００５３】すなわち、コピー回路１５０のコピー処理
回路１５２においては、前述の第１実施形態の場合と同
様に、トランザクション監視部１５１から共通メモリ６
００の更新完了応答を受信した旨を受けると、第２バッ
ファ１４２に取り込み格納されたアドレスおよびデータ
を、コピーメモリ１４４にコピーする為に、メモリアク
セスアビトレーション回路１４３およびコピーメモリ１
４４を制御するが、同時にステータスメモリ１４５にお
ける更新アドレスに対応するステータスビットに対して
「データ有り」を示すビット値を記憶する。

【００５４】また、上述のステータスメモリ１４５に対
して「データ有り」を書き込むにあたり、例えばトラン
ザクション監視部１５１において正常応答信号を検出で
きなかった場合等、第２バッファ１４２にて保持されて
いる内容をコピーメモリ１４４に更新するための更新ア
クセスを正常に完了できなかった場合には、ステータス
メモリ１４５の対応アドレス領域には、「データ無し」
状態を記録するようになっており、これにより、コピー
メモリ１４４内のデータの信頼度を向上させている。

【００５５】また、第１バッファ１４６は、前述の第１
実施形態の場合と同様に、プロセッサ１１０とバスによ
り双方向接続されて、リードデータとライトデータとに
ついて、一旦保持するものであるが、ステータス判定部
１４６−１および読み出し処理部１４６−２をそなえて
いる。第１バッファ１４６のステータス判定部１４６−
１は、プロセッサ１１０からの読み出し命令のアドレス
に対応したデータをコピーメモリ１４４から読み出す際
に、ステータスメモリ１４５の記録を判定するものであ
る。即ち、ステータス判定部１４６−１においては、読
み出し命令のアドレスに対応したステータスビットをス
テータスメモリ１４５から読み出して、読み出したステ
ータスビットの内容が、「データ有り」かまたは「デー
タ無し」のいずれのビットかを判定するようになってい
る。

【００５６】また、読み出し処理部１４６−２は、ステ
ータス判定部１４６−１における判定結果に基づいて、
読み出し命令のアドレスに対応した更新データが保持さ
れていると判定された場合には保持されたデータをプロ
セッサ１１０に出力する一方、更新データが保持されて
いると判定されなかった場合には、共通メモリ６００に
対する読み出しのための処理を行なうものである。

【００５７】具体的には、ステータス判定部１４６−１
の判定の結果、ステータスメモリ１４５のステータスビ
ットの情報が「データ有り」ならば、最新のデータが格
納さているコピーメモリ１４４から、「データ無し」な
らば、第２バッファ１４２経由で共通メモリ６００か
ら、それぞれ記憶されているデータをリードするための
処理を行なうものである。

【００５８】なお、第２バッファ１４２では、共通メモ
リ６００に対して書き込みアクセスを行なう場合と同様
に、バス調停回路５００にバス使用要求を出力して、バ
ス使用権を取得した後に、共通メモリ６００上の読み出
しの対象となるアドレスおよびデータを共通メモリバス
４００を介して取り込む。なお、前述の第１実施形態に
おいては、ローカルメモリ部１４０における第１，第２
バッファ間のデータバスおよびアドレスバスは第１バッ
ファから第２バッファに向けた転送方向のみであった
が、第２実施形態においては、第１，第２バッファ間は
双方向の転送方向でアドレスおよびデータを転送できる
ようなバスにより構成する。

【００５９】上述の構成により、本発明の第２実施形態
にかかるマルチプロセッサ装置２０では、各プロセッサ
ユニット１００Ａ，２００Ａ，３００Ａでは、ステータ
スメモリ（プロセッサユニット１００Ａでは符号１４
５）をそなえるとともに、第１バッファ（１４６）にお
いて、コピーメモリ（１４４）に記憶されたデータが更
新済の最新のデータか否かに応じてリードアクセスを行
なっているので、前述した第１実施形態の場合のごと
き、運用開始時におけるコピーメモリ（１４４）の全領
域ライト処理を行なう必要がない。

【００６０】ここで、プロセッサユニット１００Ａに着
目し、プロセッサ１１０から共通メモリ６００に対して
書き込み要求が発行された場合の処理について詳述す
る。すなわち、プロセッサ１１０が共通メモリ６００に
対してライトアクセスを行なうと、プロセッサ１１０が
出力したライトアクセスの対象となるアドレスおよびデ
ータは第１バッファ１４６を経由して第２バッファ１４
２に一時的に格納される。

【００６１】第２バッファ１４２では、共通メモリバス
４００のバス調停回路５００にバス使用権を要求して、
バス使用権を確保すると、共通メモリバス４００に対し
て一時的に格納していたアドレスおよびデータを送出す
る。さらに、コピー回路１５０のトランザクション監視
部１５１において共通メモリ６００からの正常応答信号
を検出すると、コピー処理制御部１５２では、第２バッ
ファ１４２に格納されたアドレスおよびデータを、コピ
ーメモリ１４４にコピーする為に、メモリアクセスアビ
トレーション回路１４３およびコピーメモリ１４４を制
御し、共通メモリ６００上のデータとコピーメモリの状
態を一致させる。この時、ステータスメモリ１４５の該
当アドレスのステータスビットに「データ有り」を書き
込む。

【００６２】ついで、プロセッサ１１０が読み出し要求
を発行した場合には、以下に示すように動作する。ま
ず、プロセッサ１１０からの読み出し要求は第１バッフ
ァ１４６に一時的に格納される。この第１バッファ１４
６では、読み出し要求の対象アドレスに該当した、コピ
ーメモリ１４４上にある共通メモリ６００のコピーデー
タ、およびステータスメモリ１４５上にあるステータス
ビットをリードする為に、メモリアクセスアビトレーシ
ョン回路１４３にコピーメモリ１４４からのリードアク
セスを要求する。

【００６３】リード可能な状態であれば、メモリアクセ
スアビトレーション回路１４３では、第１バッファ１４
６が一時格納しているアドレスに対応するコピーデータ
をコピーメモリ１４４から、ステータスビットをステー
タスメモリ１４５からそれぞれ読み出し、第１バッファ
１４６に返送する。第１バッファ１４６のステータス判
定部１４６−１では、ステータスメモリ１４５から読み
出したステータスビットが、「データ有り」および「デ
ータ無し」のいずれかとなっているかを判定するが、こ
のステータスビットが「データ有り」の場合には、読み
出し処理部１４６−２において、コピーメモリ１４４か
ら読み出したデータをプロセッサ１１０に返送する。

【００６４】また、ステータス判定部１４６−１におい
て、「データなし」のステータスビットを読み出した場
合には、読み出し処理部１４６−２においては、第２バ
ッファ１４２を経由して共通メモリ６００から該当する
アドレスのデータを読み出して、プロセッサ１１０に返
送する。さらに、コピー回路１５０では、共通メモリ６
００からの正常応答信号（読み出しが正常に終了した旨
の応答）を検出すると、第２バッファ１４２に格納され
たアドレスおよびデータを、コピーメモリ１４４にコピ
ーする為に、メモリアクセスアビトレーション回路１４
３およびコピーメモリ１４４を制御し、共通メモリ６０
０上のデータとコピーメモリ１４４の状態を一致させ
る。この時、ステータスメモリ１４５の該当アドレスの
ステータスビットに「データ有り」を書き込む。

【００６５】ついで、プロセッサ１１０以外の他のプロ
セッサ２１０，３１０から共通メモリ６００に対して書
き込みアクセスを行なった場合の、ローカルメモリ部１
４０の更新動作について詳述する。すなわち、第２バッ
ファ１４２では、前述の第１実施形態の場合と同様に、
他プロセッサユニット２００Ａ，３００Ａのプロセッサ
が共通メモリ６００に対してライトアクセスを行なった
場合に、コピー回路１５０から取り込みタイミングを受
けて、共通メモリバス４００上のアドレスおよびデータ
を一時的に格納する。

【００６６】また、コピー回路１５０のコピー処理制御
部１５２では、共通メモリ６００からの正常応答信号を
受信した旨をトランザクション監視部１５１から受けた
後、メモリアクセスアビトレーション回路１４３および
コピーメモリ１４４を制御することにより、第２バッフ
ァ１４２に格納されたアドレスおよびデータを、コピー
メモリ１４４にコピーさせる。この時、ステータスメモ
リ１４５の該当アドレスのステータスビットに「データ
有り」を書き込む。

【００６７】ところで、第２実施形態におけるマルチプ
ロセッサ装置においては、後から起動したプロセッサユ
ニットがあった場合においては、当該プロセッサユニッ
トのコピーメモリ内に共通メモリ６００のデータをコピ
ーされていない場合でも、共通メモリ６００から直接読
み出しデータを読み出すことができる為、第１実施形態
の場合に比して、後から起動するプロセッサユニットの
初期化処理（コピーメモリの全領域ライト処理）を行な
う必要が無くなり、迅速に運用を開始することができ
る。

【００６８】この時、プロセッサ起動当初は共通メモリ
６００へのリードアクセスが発生するため共通メモリバ
ス４００での競合が一時的に増加するが、共通メモリ６
００の全アドレスへの１回以上のアクセスが行なわれた
時点から、全てのリードアクセスはコピーメモリに対し
て行なわれることになるため、その後は、共通メモリバ
ス４００(競合制御)での競合を最小限に抑えることがで
き、バス競合によるアクセスの待ち合わせを短くするこ
とが可能となる。

【００６９】このように、本発明の第２実施形態にかか
るマルチプロセッサ装置２０によれば、各プロセッサユ
ニット１００Ａ，２００Ａ，３００Ａのローカルメモリ
部（プロセッサユニット１００Ａの場合は符号１４０
Ａ）が、ステータスメモリ（プロセッサユニット１００
Ａの場合は符号１４５）および第１バッファ（プロセッ
サユニット１００Ａの場合は符号１４６）をそなえたこ
とにより、共通メモリ６００のデータがコピーメモリ
（プロセッサユニット１００Ａの場合は符号１４４）に
コピーされているか否かに応じて、それぞれのプロセッ
サ１１０，２１０，３１０に対して矛盾の無い読み出し
データを出力することができるので、前述の第１実施形
態の場合と同様、共通メモリバス４００(競合制御)での
競合を最小限に抑え、バス競合によるアクセスの待ち合
わせを短くすることが可能となる利点があるほか、３つ
のコピーメモリの全てのデータを一致させるための初期
化処理を省略することができる。

【００７０】また、上述のステータスメモリ（プロセッ
サユニット１００Ａの場合は符号１４５）に対して「デ
ータ有り」を書き込むにあたり、例えばトランザクショ
ン監視部（プロセッサユニット１００Ａの場合は符号１
５１，図３参照）において正常応答信号を検出できなか
った場合等、第２バッファ（プロセッサユニット１００
Ａの場合は符号１４２）にて保持されている内容をコピ
ーメモリ（プロセッサユニット１００Ａの場合は符号１
４４）に更新するための更新アクセスを正常に完了でき
なかった場合には、ステータスメモリ（プロセッサユニ
ット１００Ａの場合は符号１４５）の対応アドレス領域
には、「データ無し」状態を記録することもでき、この
ようにすれば、コピーメモリ（プロセッサユニット１０
０Ａの場合は符号１４４）内のデータの信頼度をより向
上させることができる利点もある。

【００７１】［Ｃ］第３実施形態の説明 図７は本発明の第３実施形態にかかるマルチプロセッサ
装置を示すブロック図であり、この図７に示すマルチプ
ロセッサ装置３０は、前述の第１実施形態におけるもの
（符号１０参照）に比して、共通メモリバスとして競合
用共通メモリバス４１０と個別用共通メモリバス４２０
とに機能を分離して構成するとともに、共通メモリ６０
０として競合用共通メモリ６１０と個別用共通メモリ６
２０とに機能を分離して構成している点が主として異な
っている。

【００７２】すなわち、競合用共通メモリバス４１０は
プロセッサユニット１００Ｂ，２００Ｂ，３００Ｂ，競
合用共通メモリ６１０およびバス調停回路５００に接続
され、個別用共通メモリバス４２０については、プロセ
ッサユニット１００Ｂ，２００Ｂ，３００Ｂ，個別用共
通メモリ６２０およびポーリング制御回路５１０に接続
されている。尚、これらのバス４１０，４２０はそれぞ
れ、前述の第１，第２実施形態の場合と同様に、図示し
ないアドレスバス，データバスおよび制御バスをそなえ
て構成することができる。

【００７３】また、プロセッサユニット１００Ｂ，２０
０Ｂ，３００Ｂは、前述の第１実施形態の場合に比し
て、２ウェイのローカルメモリ部１６０，２６０，３６
０をそなえている点が異なり、このローカルメモリ部１
６０，２６０，３６０以外のプロセッサおよびコピー回
路の構成については、基本的に同様である。尚、図７
中、図１と同一の符号は、ほぼ同様の部分を示す。

【００７４】また、各プロセッサユニット１００Ｂ，２
００Ｂ，３００Ｂにおいて動作するソフトウェアは、リ
アルタイムで共通使用する頻度の高いデータと、リアル
タイムで共通使用する頻度の低いデータとを識別して動
作する。後段のローカルメモリ部１６０，２６０，３６
０等のハードウェアへの識別の通知は、例えばアドレス
領域を分離することや、種別認識のための特定ビットの
付加ビットを立てることにより行なう。

【００７５】ここで、競合用共通メモリ（第１共通メモ
リ）６１０は、プロセッサユニット１００Ｂ，２００
Ｂ，３００Ｂにおけるアプリケーション処理にあたっ
て、リアルタイムにアクセス（使用）する頻度が高いデ
ータを記憶するものである。又、個別用共通メモリ（第
２共通メモリ）６２０は、例えば障害発生時プロセッサ
１１０，２１０，３１０間で処理の引継ぎを行なうデー
タのように、データ授受のリアルタイム性の低い、即
ち、リアルタイムに使用する頻度の低いデータを記憶す
るものである。

【００７６】また、ローカルメモリ部１６０は、図８に
示すように、共通／個別判定部１７０，第１ローカルメ
モリ部１８０および第２ローカルメモリ部１９０をそな
えて構成されている。同様に、ローカルメモリ部２６０
は、図示が省略された共通／個別判定部，第１ローカル
メモリ部および第２ローカルメモリ部をそなえて構成さ
れ、ローカルメモリ部３６０についても図示が省略され
た共通／個別判定部，第１ローカルメモリ部および第２
ローカルメモリ部をそなえて構成されている。

【００７７】なお、ローカルメモリ部２６０，３６０
は、ローカルメモリ部１６０に準じたほぼ同様の構成を
有しているので、以下においては、ローカルメモリ部１
６０の構成に着目して説明していくこととする。ここ
で、ローカルメモリ部１６０の共通／個別判定部１７０
は、プロセッサ１１０からの読み出し命令または更新命
令の対象となるデータについて、前述のアドレス領域や
特定ビットが付加されているか否か等に基づいて、プロ
セッサユニット１００Ｂ〜３００Ｂ間でリアルタイムに
共通使用する頻度の高低を分類するものであり、分類部
として機能する。

【００７８】換言すれば、共通／個別判定部１７０は、
プロセッサ１１０からの読み出し命令または更新命令の
対象となるデータについて、競合用共通メモリ６１０上
に記憶すべきリアルタイムに共通使用する頻度の高いデ
ータか、又は、個別用共通メモリ６２０上に記憶すべ
き、障害発生時にプロセッサユニット１００Ｂ〜３００
Ｂ間で処理の引継ぎを行なうためのデータのようにデー
タ授受のリアルタイム性が低いデータかを判定するもの
である。

【００７９】さらに、共通／個別判定部１７０は、上述
の判定の結果、リアルタイムで共通使用する頻度の高い
データである場合には上述の読み出しまたは更新の命令
を第１ローカルメモリ部１８０に、リアルタイムで共通
使用する頻度の低いデータである場合には上述の読み出
しまたは更新の命令を第２ローカルメモリ部１９０に、
それぞれ振り分けて出力するようになっている。

【００８０】さらに、第１ローカルメモリ部１８０は、
競合用共通メモリ６１０の全内容データのコピーを記憶
するためのものであって、図８に示すように、前述の第
１実施形態におけるローカルメモリ部１４０と同様（図
２参照）、第１バッファ１４１，第２バッファ１４２，
メモリアクセスアビトレーション回路１４３およびコピ
ーメモリ１４４をそなえて構成されている。

【００８１】すなわち、コピーメモリ１４４において、
競合用共通メモリ６１０の全内容データのコピーを記憶
するようになっている。尚、図８中、図２と同一の符号
は、ほぼ同様の部分を示している。さらに、第２ローカ
ルメモリ部１９０は、個別用共通メモリ６２０の全内容
データのコピーを記憶するためのものであり、第３バッ
ファ１４７および個別用コピーメモリ１４８をそなえて
構成されている。

【００８２】ここで、個別用コピーメモリ１４８は、共
通／個別判定部１７０と第３バッファ１４７との間に介
装されて、個別用共通メモリ６２０内の全内容データの
コピーを格納するものである。又、第３バッファ１４７
は、個別用コピーメモリ１４８および個別用共通メモリ
バス４２０の間に介装されて、個別用コピーメモリ１４
８内で、後述するポーリング制御回路５１０の制御に基
づくポーリング間隔内で変更されたアドレスおよびデー
タを格納しておくものである。

【００８３】また、コピー回路１５０は、プロセッサユ
ニット１００Ｂ，２００Ｂ，３００Ｂのいずれかのプロ
セッサにより競合用共通メモリ６１０の内容が更新され
た場合に第１ローカルメモリ部１８０におけるコピーメ
モリ１４４の更新処理を制御するようになっている。こ
れにより、コピーメモリ１４４においては、競合用共通
メモリ６１０の内容がいずれのプロセッサユニット１０
０Ｂ，２００Ｂ，３００Ｂで更新された場合において
も、コピーメモリ１４４の内容も当該競合用共通メモリ
６１０に符合するように追従して更新しているので、第
１ローカルメモリ部１８０において、競合用共通メモリ
６１０に記憶されたデータの読み出し命令をプロセッサ
１１０から受けた場合においても、当該第１ローカルメ
モリ部１８０にコピーされた対応データを読み出して出
力することができる。

【００８４】さらに、バス調停回路５００は、競合用共
通メモリバス４１０に接続されて、プロセッサユニット
１００Ｂ，２００Ｂ，３００Ｂによる競合用共通メモリ
６１０に対するアクセスが競合した場合のバスの使用を
調停するものである。また、ポーリング制御回路５１０
は、プロセッサユニット１００Ｂ，２００Ｂ，３００Ｂ
による個別用共通メモリバス４２０の使用を管理する第
２バス使用管理回路として機能するもので、第３バッフ
ァ１４７と個別用共通メモリ６２０との間の個別用共通
メモリバス４２０をポーリング方式でデータアクセスの
制御を行なうようになっている。

【００８５】ここで、ポーリング制御回路５１０は、例
えば図９に示すように、バス使用中応答監視部５１１お
よびバス使用許可通知部５１２をそなえて構成されてい
る。また、バス使用中応答監視部５１１は、各プロセッ
サユニット１００Ｂ，２００Ｂ，３００Ｂから個別用共
通メモリバス４２０を介して入力されるバス使用中信号
応答を監視し、使用中応答信号が無効となったとき、ま
たはプロセッサユニット１００Ｂ，２００Ｂ，３００Ｂ
からバス使用中応答が一定時間無かったときに、バス使
用許可通知部５１２に対してバス未使用通知を行なうも
のである。

【００８６】さらに、バス使用許可通知部５１２は、バ
ス使用中応答監視部５１１からのバス未使用通知を受け
て、次に個別用共通メモリバス４２０の使用権を与える
プロセッサユニットに対して、バス使用許可を通知する
ものである。例えば、バス使用許可通知部５１２におい
て、プロセッサユニット１００Ｂ向けにバス使用許可を
通知した後〔図１０（ａ）の時点ｔ１〕、バス使用中応
答監視部５１１では、プロセッサユニット１００Ｂから
のバス使用中応答信号を受ける〔図１０（ｂ）の時点ｔ
２〕。これにより、プロセッサユニット１００Ｂでは、
個別用共通メモリバス４２０を使用することができる
〔図１０（ｇ）の時点ｔ２〜ｔ３〕。

【００８７】ついで、バス使用中応答監視部５１１にお
いて、プロセッサユニット１００Ｂからのバス使用中応
答信号が無効となると〔図１０（ｂ）の時点ｔ３〕、バ
ス使用許可通知部５１２に対してバス未使用通知を行な
う。このバス未使用通知を受けたバス使用許可通知部５
１２においては、次に個別用共通メモリバス４２０の使
用権を与えるプロセッサユニット２００Ｂに対して、バ
ス使用許可を通知する〔図１０（ｃ）の時点ｔ４〕。

【００８８】なお、この場合においては、プロセッサユ
ニット２００Ｂからバス使用中応答が一定時間無い〔図
１０（ｄ）の時点ｔ４〜ｔ５〕。このため、バス使用中
応答監視部５１１ではバス使用許可通知部５１２に対し
てバス未使用通知を行ない、バス使用許可通知部５１２
では、次に個別用共通メモリバス４２０の使用権を与え
るプロセッサユニット３００Ｂに対して、バス使用許可
を通知する〔図１０（ｅ）の時点ｔ５〕。

【００８９】これにより、プロセッサユニット３００Ｂ
では、バス使用中応答信号を出力して〔図１０（ｆ）の
時点ｔ６〜ｔ７〕。個別用共通メモリバス４２０を使用
することができる〔図１０（ｇ）の時点ｔ６〜ｔ７〕。
上述の構成により、本発明の第３実施形態にかかるマル
チプロセッサ装置３０においては、例えばプロセッサユ
ニット１００Ｂのプロセッサ１１０では、アクセス対象
のデータに関してリアルタイムに共通使用する頻度の高
いデータか又は頻度の低いデータかを識別して、ハード
ウェアで識別できる情報形式で、データの読み出し又は
書き込みのアクセス要求を行なう。尚、以下において
は、プロセッサユニット１００Ｂに着目して詳述する
が、他のプロセッサユニット２００Ｂ，３００Ｂにおい
ても基本的に同様である。

【００９０】プロセッサ１１０からのアクセス要求を受
けたローカルメモリ部１６０の共通／個別判定部１７０
では、例えばアドレス領域やフラグの付加状態等に基づ
いて、プロセッサユニット１００Ｂ，２００Ｂ，３００
Ｂ間でのデータ授受のリアルタイム性の高低を判定す
る。共通／個別判定部１７０においては、リアルタイム
で共通使用する頻度が低いデータが、書き込みアクセス
対象であると判定された場合は、個別用コピーメモリ１
４８に書き込みを行なうとともに、第３バッファ１４７
および個別用共通メモリバス４２０を介して個別用共通
メモリ６２０にアクセスする。

【００９１】なお、個別用共通メモリ６２０に記憶され
たデータの読み出し要求については、個別用コピーメモ
リ１４８に書き込まれたデータを読み出して出力するこ
とにより、個別用共通メモリ６２０にアクセスする必要
がなくなる。これにより、リアルタイムで共通使用する
頻度が低いデータに対するアクセスを、リアルタイムに
共通使用する頻度の高いデータのアクセスに対して切り
離すことができるため、共通メモリへの遅いアクセス時
間によってプロセッサ処理時間が増加することはない。

【００９２】また、共通／個別判定部１７０において
は、リアルタイムで共通使用する頻度が高いデータが、
書き込みアクセス対象であると判定された場合は、前述
の第１実施形態の場合と同様に、競合用共通メモリバス
４１０を介して競合用共通メモリ６２０に書き込みが行
なわれる一方、コピー回路１５０の制御により、コピー
メモリ１４４の内容を更新することができる。従って、
リアルタイムで共通使用する頻度が高いデータが、読み
出しアクセス対象である場合においては、コピーメモリ
１４４へのアクセスのみで済み、競合用共通メモリバス
４１０にアクセスする必要がなくなる。

【００９３】このように、本発明の第３実施形態にかか
るマルチプロセッサ装置３０によれば、前述の第１実施
形態の場合と同様、競合用共通メモリ６１０の全データ
のコピーを、それぞれのプロセッサ１１０，２１０，３
１０配下のコピーメモリ内に持つ事で、競合用共通メモ
リバス４１０上でリードアクセスによるトランザクショ
ンが発生しないため、共通メモリバス４００(競合制御)
での競合を最小限に抑え、バス競合によるアクセスの待
ち合わせを短くすることが可能となる利点があるほか、
共通メモリバスとして、競合用共通メモリバス４１０お
よび個別用共通メモリバス４２０をそなえ、共通メモリ
として、競合用共通メモリ６１０および個別用共通メモ
リ６２０をそなえて構成しているので、リアルタイムに
共通使用する頻度の低いデータに対するアクセスを別の
バス経由でアクセスすることができ、特に、リアルタイ
ム処理を行なう場合、バス競合によるアクセスの待ち合
わせをより短くすることができる。

【００９４】なお、上述の第３実施形態においては、個
別用共通メモリバス４２０をポーリング制御回路５１０
によるポーリング制御によりバス転送制御を行なってい
るが、本発明によればこれに限定されず、他の公知の手
法を用いてバス転送制御を行なうことも可能である。ま
た、前述の第２実施形態におけるステータスメモリおよ
び第１バッファと同等の機能を、本実施形態にかかるマ
ルチプロセッサ装置に適用して構成することも可能であ
る。

【００９５】［Ｄ］第４実施形態の説明 図１１は本発明の第４実施形態にかかるマルチプロセッ
サ装置を示すブロック図であり、この図１１に示すマル
チプロセッサ装置４０は、前述の第１実施形態のマルチ
プロセッサ装置１０に比して、プロセッサユニット１０
０Ｃ，２００Ｃ，３００Ｃにおけるコピー回路１５０
Ａ，２５０Ａ，３５０Ａの構成が異なるとともに、共通
メモリ６００をそなえないで構成されている点が異なっ
ている。

【００９６】すなわち、この図１１に示すマルチプロセ
ッサ装置４０においても、アプリケーション処理を独立
して行なうための３つのプロセッサユニット１００Ｃ，
２００Ｃ，３００Ｃと、プロセッサユニット１００Ｃ，
２００Ｃ，３００Ｃとともに、バス調停回路５００を相
互に接続する共通メモリバス４００とをそなえて構成さ
れている。

【００９７】また、各プロセッサユニット１００Ｃ，２
００Ｃ，３００Ｃは、前述の第１実施形態の場合と同
様、データの読み出しおよび書き込みを行なって、上記
アプリケーション処理のための命令実行処理を行なうプ
ロセッサ１１０，２１０，３１０と、各プロセッサにお
けるアプリケーション処理のためのデータを記憶するた
めのローカルメモリ部１４０，２４０，３４０とをそな
えるとともに、前述の第１実施形態の場合と構成の異な
るコピー回路１５０Ａ，２５０Ａ，３５０Ａをそなえて
構成されている。

【００９８】なお、ローカルメモリ部１４０，２４０，
３４０については、前述の第１実施形態の場合と基本的
に同様の、第１バッファ，メモリアクセスアビトレーシ
ョン回路およびコピーメモリとともに、第２バッファを
そなえて構成されている（図２の符号１４１〜１４４参
照）。ここで、図１２に示すローカルメモリ部１４０の
第２バッファ１４２に着目すると、第１実施形態の場合
と同様に、プロセッサ１１０からコピーメモリ１４４へ
の更新要求の対象となるアドレスおよびデータ（ライト
データ）とともに、他のプロセッサユニット２００Ｃ，
３００Ｃのローカルメモリ部２４０，３４０で更新され
たコピーメモリの内容（ライトデータおよびアドレス）
を共通メモリバス４００を介して入力されて一旦保持し
うるものである。尚、この第２バッファ１４２に格納さ
れたアドレスおよびデータについても、後述するコピー
回路１５０Ａの制御に基づいてコピーメモリ１４４に書
き込まれるようになっている。

【００９９】また、この第２バッファ１４２は、プロセ
ッサ１１０からコピーメモリ１４４に対する更新要求の
対象となるアドレスおよびデータを保持した場合に、バ
ス調停回路５００に対する共通メモリバス４００の使用
要求を、制御バス４０３を通じて出力する機能を有して
いる。さらに、バス調停回路５００は、共通メモリバス
４００の使用を調停するものである。例えば、上述した
ような、各ローカルメモリ部の第２バッファからの共通
メモリバス４００の使用要求を受けて、当該プロセッサ
ユニットに対してバス使用許可を制御バス４０３を通じ
て通知する一方、後述するコピー回路１５０Ａ，２５０
Ａ，３５０Ａからのトランザクション終了通知を受ける
と、次のバス使用要求に対して共通メモリバス４００へ
のトランザクション開始指示を行なうものである。

【０１００】ここで、コピー回路１５０Ａ，２５０Ａ，
３５０Ａは、３つのプロセッサユニット１００Ｃ，２０
０Ｃ，３００Ｃのいずれかのローカルメモリ部１４０，
２４０，３４０の内容が更新された場合に、自身のロー
カルメモリ部の更新処理を制御するものであって、トラ
ンザクション監視部，更新制御部としてのコピー処理制
御部およびトランザクション応答部をそなえている。

【０１０１】なお、プロセッサユニット２００Ｃ，３０
０Ｃは、プロセッサユニット１００Ｃに準じて基本的に
同様の構成を有しているため、以下においては、プロセ
ッサユニット１００Ｃの構成に着目して説明していくこ
ととする。ここで、コピー回路１５０Ａは、図１２に示
すように、トランザクション監視部１５１，コピー処理
制御部１５２およびトランザクション応答部１５３をそ
なえて構成されている。

【０１０２】トランザクション監視部１５１は、共通メ
モリバス４００のトランザクションを監視するものであ
るが、具体的には、後述するいずれかのローカルメモリ
部１４０，２４０，３４０の第２バッファからのトラン
ザクション開始通知を検出するようになっている。さら
に、トランザクション監視部１５１においては、上述の
トランザクション開始通知を受けてから、自身の第２バ
ッファ１４２が共通メモリバス４００上のアドレスおよ
びデータを取り込むことができるタイミングになった
ら、第２バッファ１４２に対して共通メモリバス取り込
みタイミングを通知するとともに、コピー処理制御部１
５２に対してコピー処理開始タイミングを通知するよう
になっている。

【０１０３】これにより、自身の第２バッファ１４２に
おいては、共通メモリバス４００上の更新対象となるア
ドレスおよびデータを取り込むことができるようになっ
ている。また、コピー処理制御部１５２は、トランザク
ション監視部１５１からの監視結果に基づいて、ローカ
ルメモリ部１４０における更新アクセスを制御するもの
である。具体的には、トランザクション監視部１５１か
らのコピー処理開始タイミングを受けると、メモリアク
セスアビトレーション回路１４３にメモリアクセスを要
求する。このメモリアクセスアビトレーション回路１４
３からアクセス可能応答を受けると、コピーメモリ１４
４に対して、第２バッファ１４２に保持されたアドレス
およびデータによってメモリ更新を行なうように指示す
る。

【０１０４】なお、コピー処理制御部１５２において
は、上述のコピーメモリ１４４におけるコピー処理が完
了すると、正常コピー応答をトランザクション応答部１
５３に出力するようになっている。トランザクション応
答部（トランザクション終了通知部）１５３は、コピー
処理制御部１５２による書き込みアクセス、即ち第２バ
ッファ１４２のデータのコピー処理が終了した場合に、
トランザクション終了を、共通メモリバス４００を通じ
てバス調停回路５００へ通知するものである。

【０１０５】上述の構成により、本発明の第４実施形態
にかかるマルチプロセッサ装置４０では、それぞれ、以
下に示すコピー回路１５０Ａ，２５０Ａ，３５０Ａの制
御により、ローカルメモリ部１４０，２４０，３４０の
コピーメモリを更新して、データの同期化を図っている
ので、第１実施形態における共通メモリ６００をそなえ
なくとも動作させることができる。換言すれば、各ロー
カルメモリ部１４０，２４０，３４０のコピーメモリ
が、仮想の共通メモリとして動作させることができるの
である。

【０１０６】まず、装置運用開始時においては、各ロー
カルメモリ部１４０，２４０，３４０のコピーメモリに
記憶しているデータを同期化させるために、バス調停回
路５００によるバス調停のもとで仮想共通メモリとして
の各コピーメモリの全領域ライト動作を行なう。つい
で、例えばプロセッサユニット１００Ｃのプロセッサ１
１０がローカルメモリ部１４０へライトアクセスした場
合は、以下に示すように動作する。

【０１０７】すなわち、プロセッサ１１０がローカルメ
モリ部１４０に対してライトアクセスを行なうと、ロー
カルメモリ部１４０の第２バッファ１４２においてはプ
ロセッサ１１０が出力したアドレスおよびデータを一時
的に格納した状態で、バス調停回路５００にバス使用権
を要求する。バス調停回路５００がプロセッサユニット
１００Ｃにバス使用権を与えると、第２バッファ１４２
は共通メモリバス４００に対してライトアクセスの対象
となったアドレスおよびデータを送出する。

【０１０８】プロセッサユニット１００Ｃのコピー回路
１５０Ａでは、トランザクション監視部１５１におい
て、上述の第２バッファ１４２が共通メモリバス４００
に対してアドレスおよびデータを送出した旨の通知（第
２バッファ１４２からのトランザクション開始通知）が
あったか否かを監視する。トランザクション監視部１５
１では、このトランザクション開始通知に基づいて、コ
ピーメモリ１４４で正常に取り込めるタイミングを検出
し、コピータイミングとしてコピー処理制御部１５２に
通知する。

【０１０９】コピー処理制御部１５２においては、前述
の第１実施形態の場合と同様に、このコピータイミング
に基づいて、メモリアクセスアビトレーション回路１４
３およびコピーメモリ１４４を制御することにより、上
述のごとく第２バッファ１４２に格納されたアドレスお
よびデータをコピーメモリ１４４に書き込み制御する。

【０１１０】また、コピー処理制御部１５２では、共通
メモリバス４００上で指定されたアドレスへのデータの
書き込みが完了すると、正常コピー応答としてトランザ
クション応答部１５３に通知する。正常トランザクショ
ン応答部１５３では、正常コピー応答を受けると、トラ
ンザクション終了応答として、制御バス４０３を通じて
バス調停回路５００に通知する。

【０１１１】なお、トランザクション終了応答を受けた
バス調停回路５００においては、次のバス使用要求に対
してバス使用権を与えることができる。ついで、例えば
プロセッサユニット１００Ｃ以外の、例えばプロセッサ
ユニット２００Ｃのプロセッサ２１０が、ローカルメモ
リ部２４０へライトアクセスした場合において、プロセ
ッサユニット１００Ｃにおけるローカルメモリ部１４０
の同期化は、以下に示すように行なわれる。

【０１１２】すなわち、プロセッサ２１０がローカルメ
モリ部２４０に対してライトアクセスを行なうと、ロー
カルメモリ部２４０の第２バッファにおいてはプロセッ
サ２１０が出力したアドレスおよびデータを一時的に格
納した状態で、バス調停回路５００にバス使用権を要求
する。バス調停回路５００がプロセッサユニット２００
Ｃにバス使用権を与えると、ローカルメモリ部２４０の
第２バッファでは、共通メモリバス４００に対してライ
トアクセスの対象となるアドレスおよびデータを送出す
る。

【０１１３】プロセッサユニット１００Ｃのコピー回路
１５０Ａでは、トランザクション監視部１５１におい
て、ローカルメモリ部２４０の第２バッファが共通メモ
リバス４００に対してアドレスおよびデータを送出した
旨の通知（第２バッファからのトランザクション開始通
知）があったか否かを監視する。トランザクション監視
部１５１では、このトランザクション開始通知に基づい
て、共通メモリバス４００を通じ第２バッファ１４２で
正常に取り込めるタイミングを検出して、共通メモリバ
ス取り込みタイミングとしてコピー処理制御部１５２に
通知する。これにより、第２バッファ１４２において
は、他のプロセッサユニット２００Ｃで更新されたアド
レスおよびデータを自身の第２バッファ１４２に取り込
むことができる。

【０１１４】また、トランザクション監視部１５１にお
いては、上述の共通メモリバス取り込みタイミングとと
もに、第２バッファ１４２で取り込むことができたアド
レスおよびデータをコピーメモリ１４４にコピーするた
めのタイミングを検出し、コピータイミングとしてコピ
ー処理制御部１５２に通知する。コピー処理制御部１５
２においては、前述の第１実施形態の場合と同様に、こ
のコピータイミングに基づきメモリアクセスアビトレー
ション回路１４３およびコピーメモリ１４４を制御する
ことにより、上述のごとく第２バッファ１４２に格納さ
れたアドレスおよびデータをコピーメモリ１４４に書き
込み制御する。

【０１１５】また、コピー処理制御部１５２では、共通
メモリバス４００上で指定されたアドレスへのデータの
書き込みが完了すると、正常コピー応答としてトランザ
クション応答部１５３に通知する。正常トランザクショ
ン応答部１５３では、正常コピー応答を受けると、トラ
ンザクション終了応答として、制御バス４０３を通じて
バス調停回路５００に通知する。

【０１１６】なお、トランザクション終了応答を受けた
バス調停回路５００においては、次のバス使用要求に対
してバス使用権を与えることができる。換言すれば、ロ
ーカルメモリ部１４０，２４０，３４０が、いずれかの
プロセッサ１１０，２１０，３１０からのデータ更新要
求を受けると、バス調停回路５００に対してバス使用要
求を出力するように構成される。更に、それぞれのコピ
ー回路１５０Ａ，２５０Ａ，３５０Ａにおいては、トラ
ンザクション監視部における共通メモリバス４００のト
ランザクションの監視の結果バス調停回路５００からの
バス使用許可を受けると、コピー処理制御部において上
記データ更新要求の内容に従ってローカルメモリ部１４
０，２４０，３４０の更新処理を制御する。

【０１１７】これにより、ローカルメモリ部１４０，２
４０，３４０では、それぞれのプロセッサ１１０，２１
０，３１０からのデータ更新要求を受けると、バス調停
回路５００に対してバス使用要求を出力し、且つ、コピ
ー回路１５０Ａ，２５０Ａ，３５０Ａが、バス調停回路
５００からのバス使用許可を受けると、上記データ更新
要求の内容に従ってローカルメモリ部１４０，２４０，
３４０の更新処理をそれぞれ制御する。

【０１１８】さらに、例えばプロセッサ１１０から仮想
共通メモリとしてのローカルメモリ部１４０に対してリ
ードアクセスした場合について詳述する。すなわち、プ
ロセッサ１１０が仮想共通メモリとしてのローカルメモ
リ部１４０に対してリードアクセスを行なうと、ローカ
ルメモリ部１４０では、該当するアドレスのデータをプ
ロセッサ１１０に応答する。

【０１１９】このように、本発明の第４実施形態にかか
るマルチプロセッサ装置４０によれば、前述の第１実施
形態の場合と同様に、共通メモリとして記憶すべきデー
タを、それぞれのプロセッサ１１０，２１０，３１０配
下のローカルメモリ部内に持つ事ができるので、共通メ
モリバス４００上でリードアクセスによるトランザクシ
ョンが発生しないため、共通メモリバス４００(競合制
御)での競合を最小限に抑え、バス競合によるアクセス
の待ち合わせを短くすることが可能となる利点がある。

【０１２０】さらに、コピー回路１５０Ａ，２５０Ａ，
３５０Ａをそなえたことにより、各ローカルメモリ部１
４０，２４０，３４０を仮想共通メモリとして動作させ
て、第１実施形態における共通メモリ６００をそなえな
くともマルチプロセッサ装置として動作させることがで
きる利点もある。なお、上述の第４実施形態において、
前述の第２実施形態におけるステータスメモリおよび第
１バッファと同等の機能や、第３実施形態の特徴的な構
成である競合用および個別用に分離された共通メモリバ
スおよび２ウェイのローカルメモリ部の構成を適宜組み
合わせて適用して実施することも、もちろん可能であ
る。

【０１２１】［Ｅ］その他 上述の各実施形態におけるマルチプロセッサ装置におい
ては、３つのプロセッサユニットを共通メモリバスを介
して接続して構成されているが、本発明によればこれに
限定されず、少なくとも複数であればよい。また、各実
施形態におけるマルチプロセッサ装置においては、バス
調停回路５００をそなえているが、本発明によれば、こ
れを省略して構成することとしてもよい。

【０１２２】［Ｆ］付記 （付記１） アプリケーション処理を独立して行ないう
る複数のプロセッサユニットと、各プロセッサユニット
におけるアプリケーション処理に共通して用いられるデ
ータを記憶しておく共通メモリと、上記の複数のプロセ
ッサユニットと共通メモリとを相互に接続するバスとを
そなえるとともに、上記の各プロセッサユニットが、上
記アプリケーション処理のための命令実行処理を行なう
プロセッサと、上記のプロセッサとバスとの間に設けら
れ、該共通メモリの全内容データのコピーを記憶するた
めのローカルメモリ部と、該複数のプロセッサユニット
のいずれかのプロセッサにより該共通メモリの内容が更
新された場合に該ローカルメモリ部の更新処理を制御す
るコピー回路とをそなえ、該ローカルメモリ部におい
て、該共通メモリに記憶されたデータの読み出し命令を
該プロセッサから受けると、当該ローカルメモリ部にコ
ピーされた対応データを読み出して出力するように構成
されたことを特徴とする、マルチプロセッサ装置。

【０１２３】（付記２） 該コピー回路が、上記のプロ
セッサから共通メモリへのデータの更新命令に対する該
共通メモリからの更新完了応答を受けると、当該共通メ
モリへの更新内容に従って該ローカルメモリ部の更新処
理を制御するように構成されたことを特徴とする、付記
１記載のマルチプロセッサ装置。 （付記３） 上記の各プロセッサユニットのローカルメ
モリ部が、該共通メモリの全内容データのコピーを記憶
するための領域をそなえてなるコピーメモリと、該プロ
セッサからの上記読み出し命令のためのアドレス情報お
よび読み出されたデータを一旦保持する第1バッファ
と、該プロセッサからの該共通メモリへの更新要求の対
象となるアドレスおよびデータとともに、該複数のプロ
セッサユニットのいずれかのプロセッサにより更新され
た該共通メモリの内容を該バスを介して一旦保持しうる
第２バッファと、該プロセッサからの上記読み出し命令
に基づいた該コピーメモリに対する読み出しアクセス
と、該第２バッファにて保持されている内容に従って該
コピーメモリ更新するための更新アクセスとを、該コピ
ー回路からの制御に基づいて調停するメモリアクセス調
停回路とをそなえて構成されたことを特徴とする、付記
1記載のマルチプロセッサ装置。

【０１２４】（付記４） 該コピー回路が、該バスのト
ランザクションを監視するトランザクション監視部と、
該トランザクション監視部からの監視結果に基づいて、
該ローカルメモリ部における更新処理を制御する更新制
御部とをそなえて構成されたことを特徴とする、付記１
記載のマルチプロセッサ装置。 （付記５） 該トランザクション監視部における該バス
のトランザクションの監視の結果、上記のプロセッサか
ら共通メモリへのデータの更新命令に対する該共通メモ
リからの更新完了応答を受けると、該更新制御部が、当
該共通メモリへの更新内容に従って該ローカルメモリ部
の更新処理を制御するように構成されたことを特徴とす
る、付記４記載のマルチプロセッサ装置。

【０１２５】（付記６） 該ローカルメモリ部が、上記
のコピーメモリ上におけるアドレス領域に対応して、更
新されたデータが格納されているか否かが記録されるス
テータスメモリをそなえるとともに、該第１バッファ
が、該プロセッサからの読み出し命令のアドレスに対応
したデータをコピーメモリから読み出す際に、該ステー
タスメモリの記録を判定するステータス判定部と、該ス
テータス判定部における判定結果に基づいて、上記読み
出し命令のアドレスに対応した更新データが保持されて
いると判定された場合には上記保持されたデータを該プ
ロセッサに出力する一方、上記更新データが保持されて
いると判定されなかった場合には、該共通メモリに対す
る読み出しのための処理を行なう読み出し処理部とをそ
なえて構成されたことを特徴とする、付記３記載のマル
チプロセッサ装置。

【０１２６】（付記７） 該第２バッファにて保持され
ている内容を該メモリに更新するための更新アクセスを
正常に完了できなかった場合には、該ステータスメモリ
の対応アドレス領域にはデータ無し状態が記録されるよ
うに構成されたことを特徴とする、付記６記載のマルチ
プロセッサ装置。 （付記８） 該共通メモリが、該複数のプロセッサユニ
ットにおけるアプリケーション処理によりリアルタイム
に使用する頻度の高いデータを記憶する第１共通メモリ
と、上記頻度が低いデータを記憶する第２共通メモリと
をそなえるとともに、該バスが、上記の複数のプロセッ
サユニットと第１共通メモリとを相互に接続する第１バ
スと、上記の複数のプロセッサユニットと第２共通メモ
リとを相互に接続する第２バスとをそなえ、上記のプロ
セッサユニットによる第１バスの使用を調停する第１バ
ス調停回路と、上記のプロセッサユニットによる第２バ
スの使用を管理する第２バス使用管理回路とをそなえ、
上記の各プロセッサユニットのローカルメモリ部が、該
プロセッサからの読み出し命令または更新命令の対象と
なるデータについて、上記頻度の高低を分類する分類部
と、該第１共通メモリの全内容データのコピーを記憶す
るための第１ローカルメモリ部と、該第２共通メモリの
全内容データのコピーを記憶するための第２ローカルメ
モリ部とをそなえ、かつ、該コピー回路が、該複数のプ
ロセッサユニットのいずれかのプロセッサにより該第１
共通メモリの内容が更新された場合に該第１ローカルメ
モリ部の更新処理を制御すべく構成されるとともに、上
記の第１ローカルメモリ部において、該第１共通メモリ
に記憶されたデータの読み出し命令を上記のプロセッサ
から受けると、当該第１ローカルメモリ部にコピーされ
た対応データを読み出して出力するように構成されたこ
とを特徴とする、付記１記載のマルチプロセッサ装置。

【０１２７】（付記９） アプリケーション処理を独立
して行なうための複数のプロセッサユニットと、上記の
複数のプロセッサユニットを相互に接続するバスとをそ
なえるとともに、上記の各プロセッサユニットが、デー
タの読み出しおよび書き込みを行なって、上記アプリケ
ーション処理のための命令実行処理を行なうプロセッサ
と、該プロセッサにおける上記アプリケーション処理の
ためのデータを記憶するためのローカルメモリ部と、該
複数のプロセッサユニットのいずれかのローカルメモリ
部の内容が更新された場合に、自身のローカルメモリ部
の更新処理を制御するコピー回路とをそなえて構成され
たことを特徴とする、マルチプロセッサ装置。

【０１２８】（付記１０） 上記のプロセッサユニット
によるバスの使用を調停するバス調停回路をそなえ、該
ローカルメモリ部が、該プロセッサからのデータ更新要
求を受けると、該バス調停回路に対してバス使用要求を
出力するように構成され、且つ、該コピー回路が、該バ
ス調停回路からのバス使用許可を受けると、上記データ
更新要求の内容に従って該ローカルメモリ部の更新処理
を制御するように構成されたことを特徴とする、付記９
記載のマルチプロセッサ装置。

【０１２９】（付記１１） 上記の各プロセッサユニッ
トのローカルメモリ部が、上記アプリケーション処理の
ためのデータを記憶するメモリと、該プロセッサからの
上記データの読み出し命令のためのアドレス情報および
読み出されたデータを一旦保持する第1バッファと、該
プロセッサからの上記データの書き込み要求の対象とな
るアドレスおよびデータとともに、該複数のプロセッサ
ユニットにおけるのいずれかのローカルメモリ部のメモ
リにおいて更新された内容を、一旦保持する第２バッフ
ァと、該プロセッサからの上記読み出し命令に基づいた
該メモリに対する読み出しアクセスと、該第２バッファ
にて保持されている内容を該メモリに書き込むための書
き込みアクセスとを、該コピー回路からの制御に基づい
て調停するメモリアクセス調停回路とをそなえて構成さ
れたことを特徴とする、付記９記載のマルチプロセッサ
装置。

【０１３０】（付記１２） 上記のプロセッサユニット
によるバスの使用を調停するバス調停回路をそなえ、該
コピー回路が、該バスのトランザクションを監視するト
ランザクション監視部と、該トランザクション監視部か
らの監視結果に基づいて該ローカルメモリ部における更
新アクセスを制御する更新制御部と、該更新制御部によ
る上記書き込みアクセスが終了した場合に、トランザク
ション終了を該バスを通じて該バス調停回路へ通知する
トランザクション終了通知部とをそなえて構成されたこ
とを特徴とする、付記９記載のマルチプロセッサ装置。

【０１３１】（付記１３） 該ローカルメモリ部が、該
プロセッサからのデータ更新要求を受けると、該バス調
停回路に対してバス使用要求を出力するように構成さ
れ、且つ、上記のコピー回路のトランザクション監視部
における該バスのトランザクションの監視の結果、該バ
ス調停回路からのバス使用許可を受けると、該更新制御
部においては、上記データ更新要求の内容に従って該ロ
ーカルメモリ部の更新処理を制御するように構成された
ことを特徴とする、付記１２記載のマルチプロセッサ装
置。

【０１３２】（付記１４） 該ローカルメモリ部が、上
記のメモリ上において更新制御部による更新制御がなさ
れたアドレス領域に対応して、更新されたデータが格納
されているか否かが記録されるステータスメモリをそな
えるとともに、該第１バッファが、該プロセッサからの
読み出し命令のアドレスに対応したデータをメモリから
読み出して一旦保持するとともに、該ステータスメモリ
の記録を判定するステータス判定部と、該ステータス判
定部における判定結果に基づいて、上記読み出し命令の
アドレスに対応した更新データが保持されていると判定
された場合には上記保持されたデータを該プロセッサに
出力する一方、上記更新データが保持されていると判定
されなかった場合には、他のプロセッサユニットにおけ
るローカルメモリ部に対するデータ読み出しのための処
理を行なう読み出し命令出力部とをそなえて構成された
ことを特徴とする、付記１１記載のマルチプロセッサ装
置。

【０１３３】（付記１５） 該第２バッファにて保持さ
れている内容を該メモリに書き込むための書き込みアク
セスを正常に完了できなかった場合には、該ステータス
メモリの該当アドレス領域にはデータ無し状態が記録さ
れるように構成されたことを特徴とする、付記１４記載
のマルチプロセッサ装置。 （付記１６） 該バスが、上記アプリケーション処理に
よりリアルタイムに共通使用する頻度の高いデータを授
受するための第１バスと、上記頻度が低いデータを授受
するための第２バスとをそなえるとともに、該バス調停
回路が、上記のプロセッサユニットによる第１バスの使
用を調停する第１バス調停回路と、上記のプロセッサユ
ニットによる第２バスの使用を調停する第２バス使用管
理回路とをそなえ、上記の各プロセッサユニットにおけ
るローカルメモリ部が、該プロセッサからの読み出し命
令または更新命令の対象となるデータについて、上記頻
度の高低を分類する分類部と、該第１共通メモリの全内
容データのコピーを記憶するための第１ローカルメモリ
部と、該第２共通メモリの全内容データのコピーを記憶
するための第２ローカルメモリ部とをそなえ、かつ、該
コピー回路が、該複数のプロセッサユニットのいずれか
のプロセッサにより該第１共通メモリの内容が更新され
た場合に該第１ローカルメモリ部の更新処理を制御すべ
く構成されたことを特徴とする、付記９記載のマルチプ
ロセッサ装置。

【０１３４】

【発明の効果】以上詳述したように、請求項1，２記載
の本発明のマルチプロセッサ装置によれば、各プロセッ
サユニットが、プロセッサとローカルメモリ部とコピー
回路とをそなえたことにより、共通メモリの全データの
コピーを、それぞれのプロセッサ配下のコピーメモリ内
に持つ事で、バス上でリードアクセスによるトランザク
ションが発生しないため、バスでの競合を最小限に抑え
ることができる。これにより、バス競合によるアクセス
の待ち合わせを短くすることが可能となる。特に、リア
ルタイム処理を行なう場合でも、キャッシュメモリ方式
のごときキャッシュメモリ上のデータの無効化処理や再
読み込み処理等が増加することもなく、必要とする共通
メモリ上のデータへのアクセスを最小の待ち合わせで行
なうことができる。

【０１３５】また、請求項３記載の本発明によれば、各
プロセッサユニットのローカルメモリ部におけるステー
タスメモリおよび第１バッファにより、共通メモリのデ
ータがコピーメモリにコピーされているか否かに応じ
て、それぞれのプロセッサに対して矛盾の無い読み出し
データを出力することができるので、前述の第１実施形
態の場合と同様、共通メモリバスでの競合を最小限に抑
え、バス競合によるアクセスの待ち合わせを短くするこ
とが可能となる利点があるほか、複数のコピーメモリに
おける全てのデータを一致させるための初期化処理を省
略することができる。

【０１３６】さらに、請求項４記載の本発明によれば、
該共通メモリが第１共通メモリと第２共通メモリとをそ
なえる、該バスが第１バスと第２バスとをそなえるとと
もに、各プロセッサユニットにおけるローカルメモリ部
の分類部をそなえたことにより、リアルタイムに共通使
用する頻度の低いデータに対するアクセスを別のバス経
由でアクセスすることができ、特に、リアルタイム処理
を行なう場合、バス競合によるアクセスの待ち合わせを
より短くすることができる。

【０１３７】さらに、請求項５記載の本発明のマルチプ
ロセッサ装置によれば、複数のプロセッサユニットとバ
スとをそなえるとともに、各プロセッサユニットが、プ
ロセッサとローカルメモリ部とコピー回路とをそなえて
構成しているので、共通メモリとして記憶すべきデータ
を、それぞれのプロセッサ配下のローカルメモリ部内に
持つ事ができるので、バス上でリードアクセスによるト
ランザクションが発生しないため、バスでの競合を最小
限に抑え、アクセスの待ち合わせを短くすることが可能
となる利点があるほか、各ローカルメモリ部を仮想共通
メモリとして動作させて、従来よりの共通メモリをそな
えなくともマルチプロセッサ装置として動作させること
ができる利点もある。

【図面の簡単な説明】

【図１】本発明の第１実施形態にかかるマルチプロセッ
サ装置を示すブロック図である。

【図２】第１実施形態におけるローカルメモリ部の構成
に着目したブロック図である。

【図３】第１実施形態におけるコピー回路の構成に着目
したブロック図である。

【図４】（ａ）は自身のプロセッサユニットからの書き
込み要求時の信号経路を示す図、（ｂ）は他のプロセッ
サユニットからの書き込み要求時の信号経路を示す図、
（ｃ）は自身のプロセッサユニットからの読み出し要求
時の信号経路を示す図である。

【図５】本発明の第２実施形態にかかるマルチプロセッ
サ装置を示すブロック図である。

【図６】本発明の第２実施形態におけるステータスメモ
リの構成を示す図である。

【図７】本発明の第３実施形態にかかるマルチプロセッ
サ装置を示すブロック図である。

【図８】本発明の第３実施形態にかかるマルチプロセッ
サ装置を詳細に示すブロック図である。

【図９】第３実施形態におけるポーリング制御回路の構
成に着目したブロック図である。

【図１０】第３実施形態におけるポーリング制御動作を
説明するためのタイムチャートである。

【図１１】本発明の第４実施形態にかかるマルチプロセ
ッサ装置を示すブロック図である。

【図１２】第４実施形態におけるコピー回路の構成に着
目したブロック図である。

【図１３】マルチプルセッサ装置を示すブロック図であ
る。

【符号の説明】

１０〜４０ マルチプロセッサ装置 １００，１０１，１００Ａ〜１００Ｃ プロセッサユニ
ット １１０，２１０，３１０ プロセッサ １２０，２２０，３２０ キャッシュメモリ １３０，２３０，３３０ スヌープ回路 １４０，１６０，２４０，２６０，３４０，３６０ ロ
ーカルメモリ部 １４１，１４６ 第１バッファ １４２ 第２バッファ １４３ メモリアクセスアビトレーション回路（メモリ
アクセス調停回路） １４４ コピーメモリ １４５ ステータスメモリ １４６−１ ステータス判定部 １４６−２ 読み出し処理部 １５０，２５０，３５０，１５０Ａ，２５０Ａ，３５０
Ａ コピー回路 １５１ トランザクション監視部 １５２ コピー処理制御部（更新制御部） １５３ トランザクション応答部 ２００，２０１，２００Ａ〜２００Ｃ プロセッサユニ
ット ３００，３０１，３００Ａ〜３００Ｃ プロセッサユニ
ット ４００ 共通メモリバス ４１０ 競合用共通メモリバス ４２０ 個別用共通メモリバス ４０１ アドレスバス ４０２ データバス ４０３ 制御バス ５００ バス調停回路 ５１０ ポーリング制御回路 ５１１ バス使用中応答監視部 ５１２ バス使用許可通知部 ６００ 共通メモリ ６１０ 競合用共通メモリ ６２０ 個別用共通メモリ ７００ マルチプロセッサ装置

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/08 ５５１ Ｇ０６Ｆ 12/08 ５５１Ｚ 15/16 ６４５ 15/16 ６４５ 15/167 15/167 Ｃ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 アプリケーション処理を独立して行ない
   うる複数のプロセッサユニットと、各プロセッサユニッ
   トにおけるアプリケーション処理に共通して用いられる
   データを記憶しておく共通メモリと、上記の複数のプロ
   セッサユニットと共通メモリとを相互に接続するバスと
   をそなえるとともに、 上記の各プロセッサユニットが、 上記アプリケーション処理のための命令実行処理を行な
   うプロセッサと、 上記のプロセッサとバスとの間に設けられ、該共通メモ
   リの全内容データのコピーを記憶するためのローカルメ
   モリ部と、 該複数のプロセッサユニットのいずれかのプロセッサに
   より該共通メモリの内容が更新された場合に該ローカル
   メモリ部の更新処理を制御するコピー回路とをそなえ、 該ローカルメモリ部において、該共通メモリに記憶され
   たデータの読み出し命令を該プロセッサから受けると、
   当該ローカルメモリ部にコピーされた対応データを読み
   出して出力するように構成されたことを特徴とする、マ
   ルチプロセッサ装置。
2. 【請求項２】 上記の各プロセッサユニットのローカル
   メモリ部が、 該共通メモリの全内容データのコピーを記憶するための
   領域をそなえてなるコピーメモリと、 該プロセッサからの上記読み出し命令のためのアドレス
   情報および読み出されたデータを一旦保持する第1バッ
   ファと、 該プロセッサからの該共通メモリへの更新要求の対象と
   なるアドレスおよびデータとともに、該複数のプロセッ
   サユニットのいずれかのプロセッサにより更新された該
   共通メモリの内容を該バスを介して一旦保持しうる第２
   バッファと、 該プロセッサからの上記読み出し命令に基づいた該コピ
   ーメモリに対する読み出しアクセスと、該第２バッファ
   にて保持されている内容に従って該コピーメモリ更新す
   るための更新アクセスとを、該コピー回路からの制御に
   基づいて調停するメモリアクセス調停回路とをそなえて
   構成されたことを特徴とする、請求項1記載のマルチプ
   ロセッサ装置。
3. 【請求項３】 該ローカルメモリ部が、上記のコピーメ
   モリ上におけるアドレス領域に対応して、更新されたデ
   ータが格納されているか否かが記録されるステータスメ
   モリをそなえるとともに、 該第１バッファが、該プロセッサからの読み出し命令の
   アドレスに対応したデータをコピーメモリから読み出す
   際に、該ステータスメモリの記録を判定するステータス
   判定部と、該ステータス判定部における判定結果に基づ
   いて、上記読み出し命令のアドレスに対応した更新デー
   タが保持されていると判定された場合には上記保持され
   たデータを該プロセッサに出力する一方、上記更新デー
   タが保持されていると判定されなかった場合には、該共
   通メモリに対する読み出しのための処理を行なう読み出
   し処理部とをそなえて構成されたことを特徴とする、請
   求項２記載のマルチプロセッサ装置。
4. 【請求項４】 該共通メモリが、該複数のプロセッサユ
   ニットにおけるアプリケーション処理によりリアルタイ
   ムに使用する頻度の高いデータを記憶する第１共通メモ
   リと、上記頻度が低いデータを記憶する第２共通メモリ
   とをそなえるとともに、 該バスが、上記の複数のプロセッサユニットと第１共通
   メモリとを相互に接続する第１バスと、上記の複数のプ
   ロセッサユニットと第２共通メモリとを相互に接続する
   第２バスとをそなえ、 上記のプロセッサユニットによる第１バスの使用を調停
   する第１バス調停回路と、上記のプロセッサユニットに
   よる第２バスの使用を管理する第２バス使用管理回路と
   をそなえ、 上記の各プロセッサユニットのローカルメモリ部が、 該プロセッサからの読み出し命令または更新命令の対象
   となるデータについて、上記頻度の高低を分類する分類
   部と、 該第１共通メモリの全内容データのコピーを記憶するた
   めの第１ローカルメモ リ部と、 該第２共通メモリの全内容データのコピーを記憶するた
   めの第２ローカルメモリ部とをそなえ、 かつ、該コピー回路が、該複数のプロセッサユニットの
   いずれかのプロセッサにより該第１共通メモリの内容が
   更新された場合に該第１ローカルメモリ部の更新処理を
   制御すべく構成されるとともに、 上記の第１ローカルメモリ部において、該第１共通メモ
   リに記憶されたデータの読み出し命令を上記のプロセッ
   サから受けると、当該第１ローカルメモリ部にコピーさ
   れた対応データを読み出して出力するように構成された
   ことを特徴とする、請求項１記載のマルチプロセッサ装
   置。
5. 【請求項５】 アプリケーション処理を独立して行なう
   ための複数のプロセッサユニットと、上記の複数のプロ
   セッサユニットを相互に接続するバスとをそなえるとと
   もに、 上記の各プロセッサユニットが、 データの読み出しおよび書き込みを行なって、上記アプ
   リケーション処理のための命令実行処理を行なうプロセ
   ッサと、 該プロセッサにおける上記アプリケーション処理のため
   のデータを記憶するためのローカルメモリ部と、 該複数のプロセッサユニットのいずれかのローカルメモ
   リ部の内容が更新された場合に、自身のローカルメモリ
   部の更新処理を制御するコピー回路とをそなえて構成さ
   れたことを特徴とする、マルチプロセッサ装置。