JP2656543B2 - ブロードキャストメモリ方式分散コンピュータシステム - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、複数台のコンピュータを連係し、それらの
複数台のコンピュータに処理、機能あるいは負荷を分散
させ、それらの共同処理によりシステム全体の機能を実
現する分散コンピュータシステムに係わり、特に各分散
コンピュータ間の交信方式の改良に関する。

（従来の技術） 処理能力の向上を主たる目的とする並列分散処理シス
テムや、機能の自律性を主たる目的とする機能分散処理
システムなどの分散コンピュータシステムは、コンピュ
ータ処理方式の中でもシステム全体の処理の高速度性や
システム構成上の有利性などの点から今後有望視されて
いるものである。

ところで、複数のコンピュータを連係して並行処理を
行う場合、全体の秩序を保ちながら処理を進めるため
に、各コンピュータは他の複数のコンピュータの動作を
認識しながら自己の動作を行わなければならない。その
ためのコンピュータ間交信方式により、従来の分散コン
ピュータシステムは、（ｉ）各分散コンピュータが共用
主メモリを共通バスを通じて交互にアクセスする密結合
方式と、（ii）各分散コンピュータがLAN（Local Area
Network）などの伝送装置を介してお互いに情報をやり
とりしながら処理を進める疎結合方式とに大別できる。

（ｉ）の方式は、ミニコンピュータやワークステーシ
ョンなどの１箇のシステムキャビネットの中で、マルチ
バスを用いて各分散コンピュータを密結合に接続するも
のであり、マルチバスを通じて各分散コンピュータ間の
情報の受渡しを高速に行うことが可能である。しかし、
このシステムは１箇のキャビネットの中で各分散コンピ
ュータを結合化した１セットとしてのシステムとなるた
め、各分散コンピュータの自律性、拡張性、保守性など
は特別期待できない。また、コンピュータ間の情報受渡
しが速い反面、複数台のコンピュータが一つの主メモリ
を共用するため、その共用主メモリ上で複数の分散コン
ピュータが競合しアクセス待ちが生ずるという問題があ
り、性能劣化の原因となっている。

一方、（ii）の方式は各分散コンピュータがそれぞれ
のキャビネットに分けられそれぞれ別々に取り扱うこと
ができるので、自律性、拡張性、保守性に優れる。しか
し、その反面、各分散コンピュータ間の情報の受渡しは
Ethernet等のLANを経由するため（ｉ）に比べればかな
り低速とならざるを得ない。

（発明が解決しようとする課題） 上記のように、従来の分散コンピュータシステムは、
密結合方式によれば情報を高速に伝達できるが各分散コ
ンピュータの自律性、拡張性等に欠け、またアクセス待
ちの問題が生じ、一方疎結合方式によれば自律性、拡張
性等に優れる反面、情報伝達の高速性に劣るという問題
点がある。

本発明は、前記密結合方式のような情報の高速伝送が
可能で、しかも疎結合方式のような自律性、拡張性に優
れ、かつ主メモリに対するアクセス待ちも問題にならな
い分散処理コンピュータシステムを実現することを目的
とする。

〔発明の構成〕

（課題を解決するための手段） 上記目的達成のため、本発明は、複数台の分散コンピ
ュータの各々に、ブロードキャスト方式により記憶内容
の全部又は一部が共通化される主メモリを個別に設けた
ものである。即ち、本発明は処理、機能あるいは負荷を
分散させた複数台の分散コンピュータを連係し、それら
の分散コンピュータの共同処理によりシステム全体の機
能を実現する分散コンピュータシステムにおいて、各分
散コンピュータは各々に専用の主メモリを有し、これら
各主メモリ内の内容の全部又は一部を他の各分散コンピ
ュータの主メモリにブロードキャストするブロードキャ
スト手段が設けられていることを特徴とするブロードキ
ャストメモリ方式分散コンピュータシステムを提供する
ものである。そして、前記ブロードキャスト手段は、前
記各主メモリから他の主メモリへデータをブロードキャ
ストするための分散ブロードキャストコントローラを各
主メモリ毎に有し、前記ブロードキャストコントローラ
相互間は、ブロードキャスト用通信路により相互に接続
されており、前記分散ブロードキャストコントローラの
制御動作により、前記ブロードキャスト用通信路を通じ
て前記各主メモリからのブロードキャストを互いに独立
に行うことを特徴とするブロードキャストメモリ方式分
散コンピュータシステム、を提供するものである。

（作 用） 本発明の分散コンピュータシステムは、各分散コンピ
ュータが各々の主メモリ内のデータをブロードキャスト
手段を通じて他に通信し他の分散コンピュータの主メモ
リに書き込むようになっている。このように各分散コン
ピュータが相互間でデータを交換し合うことにより、各
々の主メモリの内容が共通化される。従って、各分散コ
ンピュータは、自分の主メモリをアクセスすることだけ
で以心伝心的に他のコンピュータの動きを認識して自己
が何を行うべきかを判断でき、よって自律的に処理を進
めることが可能である。尚、システムの性質に応じて、
主メモリの全領域をブロードキャスト対象に指定しても
一部だけを指定しても良い。そして、各分散コンピュー
タからのブロードキャストは、各分散コンピュータに設
けられた分散ブロードキャストコントローラの制御動作
によってブロードキャスト用通信路を通じて互いに独立
に行なわれる。従って、各分散コンピュータは他の分散
コンピュータの動作に左右されることなく、自己の処理
の都合のみに従ってブロードキャストを行なえるため、
ブロードキャストが各分散コンピュータの内部処理の支
障になることなく、処理の高速化が図れる。

（実施例） 次に本発明の実施例について図面を参照しつつ具体的
に説明する。

第１図は、本発明にかかる分散処理コンピュータシス
テムの一実施例のブロック図である。

まず、同図を参照して本発明にかかる分散処理コンピ
ュータシステムの一実施例についてその構成を説明す
る。

各々が分散処理を行うワークステーションやミニコン
ピュータ等の分散コンピュータ10−1,10−2,…,10−ｎ
は夫々別個のキャビネットに収容されており、各々の内
部バスをキャビネット外部に引き出すための外部バスア
ダプタ20−1,20−2,…,20−ｎを備え、これに接続され
た外部バス30−1,30−2,…,30−ｎを介してキャビネッ
ト外に設けられた主メモリとしてのブロードキャストメ
モリ60−1,60−2,…,60−ｎに接続されている。各ブロ
ードキャストメモリ60−1,60−2,…,60−ｎは外部バス3
0−1,30−2,…,30−ｎを介して各々に専用に設けられた
分散ブロードキャストコントローラ（以下、DBCと略称
する）70−1,70−2,…,70−ｎに接続されている。DBC70
−1,70−2,…,70−ｎは、全ブロードキャストメモリ60
−1,60−2,…,60−ｎの内容を共通化するために、それ
らメモリ内のデータをブロードキャストするコントロー
ラで、ｍ本のブロードキャスト用通信路80−1,80−2,
…,80−ｎにより相互に接続されている。各ブロードキ
ャスト用通信路80−1,80−2,…,80−ｎは、それぞれ各
分散コンピュータ10−1,10−2,…,10−ｎからのブロー
ドキャストに専用に設けられているもので、例えば、通
信路80−１は分散コンピュータ10−１からのブロードキ
ャストに、また通信路80−２は分散コンピュータ10−２
からのブロードキャストに専用に用いられる。ブロード
キャストメモリ60−1,60−2,…,60−ｎは、それぞれｎ
個の領域B1,B2,…,Bnを備えており、これら各領域B1,B
2,…,Bnには対応する各分散コンピュータ10−1,10−2,
…,10−ｎからのブロードキャストデータが格納され
る。すなわち、分散コンピュータ10−１からのブロード
キャストデータは全ブロードキャストメモリ60−1,60−
2,…,60−ｎ中のB1領域に格納され、分散コンピュータ1
0−２からのブロードキャストデータは全ブロードキャ
ストメモリ60−1,60−2,…,60−ｎ中のB2領域に格納さ
れる。このように、各分散コンピュータ10−1,10−2,
…,10−ｎからのブロードキャストデータは全ブロード
キャストメモリ60−1,60−2,…,60−ｎ中のその分散コ
ンピュータの物理アドレスに対応した領域に格納され
る。このようなブロードキャスティングの詳細は後述す
るように各DBC70−1,70−2,…,70−ｎによって制御され
る。

次にこの実施例についてその作用を説明する。

例えば分散コンピュータ10−１が、他の分散コンピュ
ータ10−2,…,10−ｎにブロードキャストを行う場合、
分散コンピュータ10−１は、ブロードキャストしたいデ
ータをそのアドレスと共に外部バス30−１に出力する。
これにより上記データはブロードキャストメモリ60−１
のB1領域に書き込まれる。この時、DBC70−１は、分散
コンピュータ10−１から外部バス30−１上に出力される
メモリ書き込み信号を検出して外部バス30−１上のデー
タとアドレスを取込み、これをブロードキャスト用通信
路80−１に出力する。他の分散コンピュータ10−2,…,1
0−ｎのDBC70−2,…,70−ｎは、ブロードキャスト用通
信路80−１を流れる上記データとそのアドレスを、ブロ
ードキャストストローブ信号（後述）をトリガ信号とし
て自身の記憶領域に取込み、次いで各々が外部バス30−
1,30−2,…,30−ｎのアクセス権を獲得した時に上記デ
ータをそのアドレスに基づいて自ブロードキャストメモ
リのB1領域に書込む。

同様の動作が他の分散コンピュータ10−2,…,10−ｎ
からのブロードキャストの場合にも行なわれる。

このように、各分散コンピュータは各々専用のDBCお
よびブロードキャスト用通信路を通じて自己のデータの
ブロードキャスト行うため、他の分散コンピュータの動
作を意識すること無く互いに独立に自己のデータを他へ
ブロードキャストすることが可能となる。一方、データ
をブロードキャストされた側の分散コンピュータも、他
の分散コンピュータの動作を意識することなく、自己の
内部処理の都合に応じて適当な時点でDBCに外部バスの
アクセス権を獲得させブロードキャストされたデータを
ブロードキャストメモリに書き込むことができる。この
ように、いずれの分散コンピュータ10−1,10−2,…,10
−ｎも他の分散コンピュータの動作に全く左右されず
に、自己の内部処理の都合に従って能率良く自己のデー
タをブロードキャストし、また他からブロードキャスト
されたデータをブロードキャストメモリに書込むことが
できる。さらに、各分散コンピュータ10−1,10−2,…,1
0−ｎは自己の管理するブロードキャストメモリ60−1,6
0−2,…,60−ｎをアクセスするだけで他の分散コンピュ
ータの動作が把握できるため、他のコンピュータの動作
を意識せずに自律的に処理を進めることができる。以上
の諸点により、本実施例によればシステム全体の処理速
度が大幅に向上する。

また、上記実施例では、各分散コンピュータ10−1,10
−2,…,10−ｎはそれぞれ別個のキャビネットに分けら
れているため、別々に取扱うことができる。そのため、
本実施例は自律性、拡張性、保守性に一層優れたものと
なる。

第２図は、上記実施例における分散ブロードキャスト
コントローラ（DBC）70−１のブロック図である（同図
において、低レベル信号“0"でアクティブとなる端子は
参照符号の上に−を付加して記述してある）。

まず、同図を参照してDBC70−１の構成について説明
する。

DBC70−１は、分散コンピュータ10−１から外部バス3
0−１上へ出力されたメモリ書込み用のコントロール信
号を検出するメモリ書込み検出回路71、外部バス30−１
上へ出力されたデータおよびアドレスをそれぞれ取込む
ゲートバッファ72および73を備える。検出回路71は、上
記コントロール信号を検出するとメモリセレクト（▲
▼）端子から低レベル信号“0"を出力する。この低
レベル信号“0"はゲートバッファ72−１および73−１の
各イネーブル（▲▼）端子に加えられる。これによ
り、ゲートバッファ72−１および73−１はそれぞれデー
タおよびアドレスを取込みこれを保持する。保持された
データおよびアドレスはそれぞれゲートバッファ72−１
および73−１の出力に現れる。ゲートバッファ72−１お
よび73−１の出力はそれぞれFIFO（First In First ou
t）メモリ74−１および75−１の入力に接続されてい
る。

FIFOメモリ74−１および75−１は、ライト（▲
▼）端子に低レベル信号“0"が加えられた時に入力に加
えられている情報を取込み保持し、リード（▲▼）
端子に低レベル信号“0"が加えられた時に保持している
情報を早く取込んだ順に出力するものである。それらFI
FOメモリ74−１および75−１の各出力はブロードキャス
ト用通信路80−１に接続されている。

アドレス用のゲートバッファ73−１の出力はまた、ア
ドレス範囲検出回路76の入力に接続されている。アドレ
ス範囲検出回路76は、入力に加えられたアドレスに基づ
いて上記データがブロードキャストするデータであるか
否かを判断するもので、ブロードキャストするデータと
判断すると、セレクト（▲▼）端子から低レベル信
号“0"を出力する。この低レベル信号は、メモリ書込み
検出回路76のメモリセレクト端子からの低レベル信号と
共に、OR回路77に入力される。このOR回路77の出力はFI
FOメモリ74−１および75−１の各ライト端子に加えられ
る。即ち、OR回路77の出力が低レベル“0"となった時、
つまりメモリ書込み信号が検出されかつデータがブロー
ドキャストすべきデータであると判断された時、データ
およびアドレスがFIFOメモリ74−１および75−１に取込
まれる。

FIFOメモリ74−１および75−１は情報を保持している
時、各々のエンプティ（▲▼）端子から高レ
ベル信号“1"を出力する。これらエンプティ端子からの
高レベル信号はAND回路79−１に入力される。このAND回
路79−１の出力はブロードキャスト送信コントローラ78
aのデータイネーブル（▲▼）端子に加えられる。
ブロードキャスト送信コントローラ78aは、データイネ
ーブル端子が高レベル“1"になった時、ブロードキャス
ト（▲▼）端子から低レベル“0"のブロードキャス
トストローブ信号を発すると共に、リード（▲▼）
端子から低レベル信号“0"を発するものである。そのブ
ロードキャスト端子はブロードキャスト用通信路80−１
に接続され、リード端子はFIFOメモリ74−１および75−
１の各リード端子に接続されている。従って、FIFOメモ
リ74−１および75−１内にデータおよびアドレスが格納
されると、ブロードキャスト送信コントローラ78aから
ブロードキャスト用通信路80−１にブロードキャストス
トローブ信号が送出されると共に、FIFOメモリ74−１お
よび75−１からブロードキャスト用通信路80−１にデー
タおよびアドレスが送出される。

DBC70−１はまた、ブロードキャスト用通信路80−2,
…,80−ｎにそれぞれの入力が接続されたFIFOメモリ74
−2,…,74−ｎおよび75−2,…,75−ｎを備える。これら
FIFOメモリ74−2,…,74−ｎおよび75−2,…,75−ｎは、
他の分散コンピュータ10−2,…,10−ｎからブロードキ
ャスト用通信路80−2,…,80−ｎ上に出力された低レベ
ル“0"のブロードキャストストローブ信号をそれぞれの
ライト（▲▼）端子に受けた時、ブロードキャスト
用通信路80−2,…,80−ｎ上のデータおよびアドレスを
それぞれ取込んで保持し、次いでそれぞれのリード（▲
▼）端子に低レベル信号“0"を受けた時、保持して
いるデータおよびアドレスを早く取込んだものから順に
出力するものである。これらFIFOメモリ74−2,…,74−
ｎおよび75−2,…,75−ｎの出力は、ゲートバッファ72
−2,…,72−ｎおよび73−2,…,73−ｎの入力に接続され
ている。ゲートバッファ72−2,…,72−ｎおよび73−2,
…,73−ｎは、それぞれのイネーブル（▲▼）端子
に低レベル信号“0"を受けた時、それそれの入力に加え
られているデータおよびアドレスを取込みこれを保持す
る。保持されたデータおよびアドレスは、それぞれのゲ
ートバッファ72−2,…,72−ｎおよび73−2,…,73−ｎの
出力に現れる。これらゲートバッファ72−2,…,72−ｎ
および73−2,…,73−ｎの出力は外部バス30−１に接続
されている。

同じブロードキャスト用通信路に接続されているデー
タ用およびアドレス用のFIFOメモリ、つまりFIFOメモリ
74−２および75−2,…,74−ｎおよび75−ｎはそれぞれ
対を成しており、それら各FIFOメモリの対74−２および
75−2,…,74−ｎおよび75−ｎの各エンプティ（▲
▼）端子はそれぞれAND回路79−2,…,79−ｎの入
力に接続されている。これらAND回路79−2,…,79−ｎの
各出力は、ブロードキャスト受信コントローラ78bの各
データイネーブル（DE2,…,DEn）端子にそれぞれ接続さ
れている。従って、各FIFOメモリの対74−２および75−
2,…,74−ｎおよび75−ｎ内にデータおよびアドレスが
格納された時、ブロードキャスト受信コントローラ78b
の対応するデータイネーブル端子に高レベル信号“1"が
加えられる。ブロードキャスト受信コントローラ78bに
はまた、外部バス30−１上のメモリ書込み用および読出
し用のコントロール信号が入力されるようになってい
る。このブロードキャスト受信コントローラ78bには、
外部バス30−１上に上記コントロール信号がない時、換
言すればDBC70−１が外部バス30−１のアクセス権を獲
得した時、各データイネーブル端子に高レベル信号“1"
を受けると、対応するリード（▲▼，…，▲
▼）端子から低レベル信号“0"を出力すると共に、外部
バス30−１にメモリ書込み用のコントロール信号を出力
するものである。各リード端子は、それぞれに対応する
FIFOメモリの対74−２および75−2,…,74−ｎおよび75
−ｎの各リード端子に接続されると共に、その対応する
FIFOメモリの対に接続されたゲートバッファの対72−２
および73−3,…,72−ｎおよび73−ｎの各イネーブル端
子にも接続されている。従って、各FIFOメモリの対74−
２および75−2,…,74−ｎおよび75−ｎにデータおよび
アドレスが格納されると、そのデータおよびアドレス
は、DBC70−１が外部バス30−１のアクセス権を獲得し
た時にFIFOメモリの対74−２および75−2,…,74−ｎお
よび75−ｎから読出され、ゲートバッファの対72−２お
よび73−2,…,72−ｎおよび73−ｎを通じて外部バス30
−１に送出される。

次に、このDBC70−１について、分散コンピュータ10
−１（第１図）が他の分散コンピュータ10−2,…,10−
ｎ（第１図）にデータをブロードキャストする場合の動
作を説明する。

分散コンピュータ10−１は、外部バス30−１にメモリ
書込み用のコントロール信号、データおよびアドレスを
出力することにより、そのデータをブロードキャストメ
モリ60−１（第１図）のアドレス指定されたB1領域に書
き込む。この時、DBC70−１では、メモリ書込み信号を
メモリ書込み検出回路71が検出し、メモリセレクト端子
から低レベル信号“0"を出力する。この信号は、ゲート
バッファ72−１および73−１のイネーブル端子に入力さ
れ、外部バス30−１上のデータとアドレスがDBC70−１
内に取り込まれる。この時、上記データがブロードキャ
ストするデータなのか否かをアドレス範囲検出回路76が
アドレスに基づき判断する。すなわち、上記アドレスに
より指定されたブロードキャストメモリ60−１の領域が
B1領域なのか否かを判定し、B1領域の場合はブロードキ
ャストするデータであるのでセレクト端子から低レベル
信号“0"を出力する。

書込み検出回路71のメモリセレクト端子からの出力
と、アドレス範囲検出回路76のセレクト端子からの出力
との論理和が、FIFOメモリ74−１および75−１の各ライ
ト端子に入力されることにより、ブロードキャストする
データがFIFOメモリ74−１に、またそのアドレスがFIFO
メモリ75−１に格納される。

ブロードキャストするデータとそのアドレスがFIFOメ
モリ74−１および75−１に格納されると、それぞれのエ
ンプティ端子から高レベル信号“1"が出力される。この
２つの信号の論理積が、ブロードキャスト送信コントロ
ーラ78aのデータイネーブル端子に入力される。ブロー
ドキャスト送信コントローラ78aは、データイネーブル
端子が高レベルとなるため、ブロードキャストするデー
タとアドレスがFIFOメモリ74−１および75−１に格納さ
れていると判断してリード端子に低レベル信号“0"を出
力する。この信号は、FIFOメモリ74−１および75−１の
リード端子に入力されるので、データとアドレスがブロ
ードキャスト用通信路80−１に出力される。

ブロードキャスト送信コントローラ78aはまた、リー
ド端子に低レベル信号“0"を出力すると同時にブロード
キャスト端子からブロードキャスト用通信路80−１にブ
ロードキャストストローブ信号を出力する。この信号
は、他の分散ブロードキャストコントローラ70−2,…,7
0−ｎ（第１図）がブロードキャストされたデータとア
ドレスを受信する時のトリガ信号となる。

次に分散コンピュータ10−１（第１図）が分散コンピ
ュータ10−２（第１図）からブロードキャストされたデ
ータを受信する場合の動作について説明する。

分散コンピュータ10−２（第１図）からブロードキャ
ストされたデータ、アドレス及び、それらの受信トリガ
信号であるブロードキャストストローブ信号は、ブロー
ドキャスト用通信路80−２を経由してFIFOメモリ74−２
および75−２に入力される。

受信データとそのアドレスがFIFOメモリ74−２および
75−２に入力されると、それぞれのエンプティ端子から
高レベル信号“1"が出力される。この２つの信号の論理
積が、ブロードキャスト受信コントローラ78bの第２デ
ータイネーブル（DE2）端子に入力される。ブロードキ
ャスト受信コントローラ78bは、第２データイネーブル
端子が高レベルとなるため、ブロードキャストされて来
たデータとそのアドレスがFIFOメモリ74−２および75−
２に受信されていると判断する。そして、外部バス30−
１のアクセス権を獲得した時に、第２リード（▲
▼）端子に低レベル信号“0"を出力する。この信号は、
FIFOメモリ74−２および75−２の各リード端子とゲート
バッファ72−２および73−２のイネーブル端子に入力さ
れるので、受信したデータとアドレスが外部バス30−１
に出力される。これと同時に、ブロードキャスト受信コ
ントローラ78bは外部バス30−１に対してメモリ書込み
用のコントロール信号を出力する。

これらの動作により、分散コンピュータ10−２（第１
図）がブロードキャストしたデータは、分散コンピュー
タ10−１（第１図）が管理するブロードキャストメモリ
60−１（第１図）のB2領域に格納される。同様な動作が
他の分散コンピュータのDBC70−3,70−4,…,70−ｎ（第
１図）において行われ、分散コンピュータ10−２（第１
図）がブロードキャストしたデータは、分散コンピュー
タ10−3,10−4,…,10−ｎ（第１図）がそれぞれ管理す
るブロードキャストメモリ60−3,…,60−ｎ（第１図）
の各B2領域に格納される。

分散コンピュータ10−２（第１図）以外の他の分散コ
ンピュータからブロードキャストされたデータを分散コ
ンピュータ10−１が受信する動作も上記と同様である。
その場合には、ブロードキャストした分散コンピュータ
に対応したFIFOメモリおよびゲートバッファを通じて上
記動作が行われる。例えば、分散コンピュータ10−ｎか
らブロードキャストされたデータの受信の場合には、そ
のデータおよびアドレスはブロードキャスト用通信路80
−ｎからFIFOメモリ74−ｎおよび75−ｎに入力される。
そして、ブロードキャスト受信コントローラ78bによる
上記と同様の制御により、DBC70−１が外部バス30−１
のアクセス権を獲得した時に、FIFOメモリ74−ｎおよび
75−ｎ内のデータおよびアドレスはゲートバッファ72−
ｎおよび73−ｎを通じて外部バス30−１へ出力され、ブ
ロードキャストメモリ60−１（第１図）のBn領域に書込
まれる。

これらの動作により、分散コンピュータ10−2,…,10
−ｎからブロードキャストされたデータは、分散コンピ
ュータ10−１が管理するブロードキャストメモリ60−１
のB2,…,Bn領域にそれぞれ格納される。

同様な動作が他の分散コンピュータのDBC70−2,…,70
−ｎ（第１図）でも行われ、各分散コンピュータ10−1,
10−2,…,10−ｎ（第１図）がブロードキャストしたデ
ータは、全分散コンピュータ10−1,10−2,…,10−ｎ
（第１図）がそれぞれ管理するブロードキャストメモリ
60−1,60−2,…,60−ｎ（第１図）の各B1,B2,…,Bn領域
に格納され、全ブロードキャストメモリ60−1,60−2,
…,60−ｎが共通化される。

尚、上記実施例では主メモリの全内容をブロードキャ
スト対象としたが、システムの性質に応じて主メモリの
一部をブロードキャスト対象としてもよいことは勿論で
ある。

〔発明の効果〕

本発明は上述のように、各分散コンピュータが各々に
専用の主メモリおよびブロードキャスト手段を有し、ま
た各主メモリ相互間がブロードキャスト用通信路により
接続されていて主メモリの内容の全部又は一部を相互に
ブロードキャストして共通化するようにしているため、
各分散コンピュータは他の分散コンピュータの動作に左
右されずに自己専用の主メモリだけをアクセスすること
で他の分散コンピュータの動作を認識することができ、
各分散コンピュータは自律的に高速で処理を進めること
ができる。そして、このような各分散コンピュータの自
律性、拡張性によって通信システム全体の処理速度が大
幅に向上できる。

【図面の簡単な説明】

第１図は本発明に係るブロードキャストメモリ方式分散
コンピュータシステムの一実施例を示すブロック構成
図、第２図は第１図の実施例の分散ブロードキャストコ
ントローラを示す回路図である。 10−1,10−2,…,10−ｎ……分散コンピュータ、30−1,3
0−2,…,30−ｎ……外部バス、60−1,60−2,…,60−ｎ
……ブロードキャストメモリ、70−1,70−2,…,70−ｎ
……分散ブロードキャストコントローラ、80−1,80−2,
…,80−ｎ……ブロードキャスト通信路、71……メモリ
書込み検出回路、72−1,72−2,…,72−n,73−1,73−2,
…,73−ｎ……ゲートバッファ、74−1,74−2,…,74−n,
75−1,75−2,…,75−ｎ……FIFOメモリ、76……アドレ
ス範囲検出回路、78a……ブロードキャスト送信コント
ローラ、78b……ブロードキャスト受信コントローラ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−145460（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】それぞれ別のキャビネットに収容されてお
   り、キャビネット外に設けられた主メモリに外部バスを
   介して接続されていて、処理、機能あるいは負荷が分散
   された複数台の分散コンピュータを連係し、それらの分
   散コンピュータの共同処理によりシステム全体の機能を
   実現する分散コンピュータシステムにおいて、 前記分散コンピュータの各々は、専用の主メモリを有す
   るとともに、これら主メモリ内の内容の全部または一部
   を他の各分散コンピュータの主メモリにブロードキャス
   トするブロードキャスト手段を有し、 前記ブロードキャスト手段は、前記主メモリの各々から
   他の主メモリへデータをブロードキャストするための分
   散ブロードキャストコントローラを各主メモリ毎に有
   し、 前記ブロードキャストコントローラ相互間を、分散ブロ
   ードキャストコントローラの各々が他の分散ブロードキ
   ャストコントローラの全てと独立に接続される前記外部
   バスとは別個のブロードキャスト専用通信路によって相
   互に接続しており、 前記分散ブロードキャストコントローラの制御動作によ
   り、前記ブロードキャスト専用通信路を通じて前記主メ
   モリの各々からのブロードキャストを互いに独立に行う
   ことによって前記分散コンピュータの各々の主メモリの
   内容の全部又は一部を共有する ことを特徴とするブロードキャストメモリ方式分散コン
   ピュータシステム。