SU802957A1 - Устройство св зи дл вычислительнойСиСТЕМы - Google Patents

Description

(54) УСТРОЙСТВО св зи ДЛЯ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ щих регистров группы, первые управл ющие входы узлов вентилей группы св заны с распределител ми импульсов группы, вторые управл ющие входы узлов вентилей группы соединены с узлами синхронизации группы С2. Свойственна  этому устройству низ ка  пропускна  способность особенно, про вл етс  при большом числе подклю ченных к устройству модулей. Цель изобретени.  состоит в повышении пропускной способности устройства . Достигаетс  это тем, что в устройство , содержащее блок- синхронизации и М блоков сопр жени , каждый из которых включает передающий и приемный регистры, распределитель им пульсов, управл ющий регистр, узел синхронизации, узел коммутации управ л ющих сигналов, схему сравнени , ре гистр адреса, первый буферный регист и элемент ИЛИ, причем выход передающего регистра i-ro блока сопр жени  соединен с информаиионным входом при емного регистра i+1-го блока сопр жени  (,М), выход передающего регистра М-го блока сопр жени  соединен информационным входом приемного регистра первого блока сопр жени , а Б каждом блоке сопр жени  выход приемного регистра подключен к к первому входу элемента ИЛИ, йторой вход которого соединен с выходом пер вого буферного регистра, а выход - с информационным входом передающего регистра, выход которого подключен к первому входу схемы сравнени , первы управл ющий вход - с первым выходом блока синхронизации, а второй управл ющий вход - с первым выходом узла коммутации управл ющих сигналов, вто рой выход которого подключен к управ л ющему входу первого буферного регистра , первый и второй входы - соответственно к выходам распределител  импульсов и узла синхронизации, а первый и второй входы-выходы - соответственно к выходам-входам схемы сравнени  и управл ющего регистра, выход регистра адреса соединен со вторым входом схемы сравнени  и первым информационным входом первого буферного регистра, вход распределител  импульсов подключен к управл  ющему Входу приемного регистра и вто рому выходу блока синхронизации, в каждый блок сопр жени  введены регистр состо ни , второй и третий буферный регистры и коммутатор информации , причем в каждом блоке сопр же ни  группы информационных и управл ю щих входов коммутатора информации  в л ютс  соответственно группами инфор мационных и управл ющих входов устройства , а первый и второй управл ющие выходы - соединены соответственно с первым отправл ющим входо $ узла синхронизад1,ии и входом регистра GOсто ний , вход-выход которого подключен к третьему входу-выходу узла коммутации управл ющих сигналов, седьмой выход которого соединен с входом коммутатора информации, первым и вторым информационным выходами , подключенного соответственно к выходу из первой группы информационных выходов устройства и второму информационному входу первого буферного регистра, третий выход узла коммутации управл ющих сигналов  вл етс  выходом из второй группы управл ющих выходов устройства, четвертый и п тый выходы - подключены соответственно к yпpaвл юш м входам второго и третьего буферных регистров , информационные входы которых соединены с выходом передающего регистра , а выходы - соответственно с вторым входом элемента ИЛИ и с выходом из второй группы информационных выходов устройства, второй управл ющий вход узла синхронизации соединен с входом упрсгвл ющего регистра и первым управл ющим входом передающего регистра, а третий управл ющий вход - с шестым выходом узла коммутации управл ющих сигналов. На чертеже представлена блок-схема устройства. Устройство содержит блоки 1 сопр жени , включающие приемный регистр 2, элемент ИЛИ 3, передающий регистр 4, распределитель 5 импульсов, схему сравнени  6, регистр 7 адреса, управл ющий регистр 8, узел 9 синхронизациК ( буферные регистры 10, 11, 12 узел 13 коммутации управл ющих сигналов, регистр 14 состо ши  и коммутатор информации(мультиплексор) 15, блок 16 синхронизации, К каждому блоку 1 сопр жени  подключены группы модулей 17 и 18 вычислительной системы. Блок синхронизации 16, содержащий генератор тактовых импульсов, узлы сброса, пуска-останова и панель управлени  предназначен дл  приведени  устройства Б исходное состо ние,- пуска и синхронизации. Блок 16 вырабатывает две серии скихронизирующих сигналов: серию А (второй выход блока) и серию В (первый выход блока). Периоды повторени  сигналов обеих серий одинаковы. Сери  В сдвинута относительно серии А на врем  такта работы устройства. Приемные 2 и передающие 4 регистры содержат узлы сброса., занесени  и выдачи информации и предназначены дл  переменного хранени  и динамического перемещени  информации по ма. гистрали. Формат слова информации, пересылаемого между приемными и передающими регистрам, имеет следующий вид: признак типа модул  (синхронный/ асинхронный);

адрес отправител ;

адрес получател )

данные (собственно информации, режим чтени  или записи и/или, адрес  чейки оперативной пам ти) .

Структура адреса отправител  (получател ) следующа : адрес группы, модулей, адрес модул  внутри группы.

Распределители 5 импульсов содержат элементы задержки дл  выработки по каждому сигналу серии А сигналов А (через врем  равное такту работы устройства) и А2(через врем , равное двум тактам работы устройства.

Схемы сравнени  б включают наборы элементов комбинационной логики и предназначены дл  сравнени  адресов групп модулей, поступающих на первые входы с собственными адресами групп, поступающими на вторые входы из регистров адреса 7. В схемы сравнени  6 поступают такнсе разр ды признаков типа модул  (синхронный или асинхронный ).

Управл ющие регистры 8 содержат по два триггера с узлами занесени  сброса и .используютс  дл  указани  состо ний (зан то-свободно) и режимов работы (Чтение/Запись) модулей 17(18 Каждый из узлов 9 синхронизации предназначен дл  синхронизации запроса, поступающего из соответствующего коммутатора 15.

Узлы 13 содержат наборы элементов комбинационной логики и служат дл  выдачи управл ющих сигналов.

Второй и четвертый выходы узла 13 служат дл  передачи сигналов разрешени  на прием (выдачу) информации в (из)первый 10 и второй 11 буферные регистры, п тый выход узла 13 разрешает прием информации в третий буферный регистр. По третьему выходу узла 13 в модули 17 или 18 поступают сигналы, разрешающие прием информации в один из модулей выхода третьего буферного регистра 12. Первые буферные регистры 10 предназначены дл  приема адресов отправителей по первым информационным входам, приема информации из мультиплексоров 15, а также передачи информации через элементы ИЛИ 3 в передающие регистры 4 .,

Вторые буферные регистры 11 предназначены дл  временного хранени  информации, поступающей с выходов передающих регистров 4. Третьи буферные регистры 12 предназначены дл  приема информации из передающих регистров 4 и выдачи её в соответствующие модули 17 (IB) .

Каждый из регистров состо ний 14 предназначен дл  указани  состо ни  (зан то-свободно) первого, второго и третьего буферных регистров соответственно .

Мультиплексор 15 (например, первог блока 1) предназначен дл  псдключени  любого из модулей 17 к первому буферному регистру 10 или к шине межмодульной св зи. Это дает возможность организовать обмен между модул ми 17 по межмодульной св зи, а обмен меж ду модул ми различных групп (напри-: мер, модул ми 17 и 10 через первые буферные регистры 10,

Первый управл ющий выход мульти:Плексора 15 подключен к первому управл ющему входу узла 9 синхрониза ции и предназначен дл  установки триггера узла 9 в положение Запрос.

Мультиплексор 15 подключен также к управл ющему.входу регистра состо ний 14, по этом входу поступает сигнал Прин то и триггер третьего буферного регистра 12 устанавливаетс  в состо ние Свободно.

Св зь узла 13 с мультиплексором 15 используетс  дл  передачи сигнала разрешени  на подключение очерёдного модул  17 к первому буферному регистру 10.

На управл ющие входы мультиплексоров 15, св занные с модул ми, поступают запросы на вну.тригрупповые (межмодульные) или межгрупповые обмв ны между модул ми вычислительной системы .

Устройство работает следующим образом .

Работу устройства св зи рассмот- РИМ на примере работы первого блока 1 сопр жени , к которому подключены модули 17, совместно с блоком синхронизации 10. Модули каждой группы можно разделить на пассугвные (оперативна  пам ть) и активные (процессеоры, диски и т.п.) . В последних можно выделить синхронные (диски, ленты) и асинхронные (процессоры, терминалы и т.п.) модули.

В вычислительной системе происход т парные взаимодействи  активных и пассивных модулей, причем после посылки сообщени  пассивному модулю, активный мо уль ожидает ответа. В силу этого целесообразно использовать оборудование приемного регистра 2, элемента ИЛИ 3 и передающего регистра 4 дл  работы пары модулей - активные -пассивный.

Количество активных модулей 17 зависит от того,  вл ютс  ли они синхронными или асинхронными. Если активный модуль синхронный, то он . входит в группу только с одним пасси ным модулем. Количество асинхронных .активных модулей, соединенные с пассивным модулем более одного, приводит к эффективному использованию оборудовани  приемных 2 .регистров, элементов ИЛИ 3 и передаювщх регистров 4.

В работе модулей системы можно выделить внутригрупповые и мехгрупповые обманы. Реализаци  первых чере мультиплексор 15 и пр мые мeжмoдyJIь ные св зи позвол ет снизить нагрузк на приемные 2 и передающие 4 регист через которые происход т межгрупповые обмены. Синхронные активные модули должны получать гарантированное обслуживани так как они не могут ожидать. Ввиду того, что слова информации жестко не закрепл ютс  за группами модулей, не обходимо обеспечить более высокий приоритет синхронных активных модулей при межгрупповых обменах. В целом, число блоков 1 и количес во приемных регистров 2, элементов ИЛИ 3 и передающих регистров 4 должно быть не менее числа пар активныхпассивных .модулей, при этом в аилу первого приоритета активных синхронных модулей они всегда будут получать гарантированное обслуживание, а параметры обслуживани  асинхронных активных модулей будут мен тьс  в зависимости от нагрузки со стороны синхронных активных модели. Така  ор ганизаци  устройства св зи позвол ет сщаптировать его пропускную способность к входной рабочей нагрузке Пв пуску устройства св зи блок синхронизации начинает вырабатывать обе серии сигналов А и В, под управлением которых в магистрали (представл ющей собой совокупность приемных 2, передающих 4 .регистров, элементов ИЛИ 3 и информационных св зей между ними) начинает циркулировать свободные слова. По каждому А сигналу информаци  приемных регистров передаетс  в передающие регистры. Сигнал В осуществл ют сдвиг информации предыдущих передающих регистров в последующие приемные регистры 2. Каждый блок 1 сопр жени  может работать в одном из трёх режимов: Чтение, Запись, Межмодульный обмен. Ч Т е.н и е. По сигналу В информаци  передающего регистра 4 Пересылаетс  в приемный регистр 2, управл  ющий регистр 8 устанавливаетс  в состо ние Свободно (Св-, ) и Чтение .(Чт.), опрашиваетс  узел 9 синхронизации на наличие запроса мультиплексора 15. Сигналом А информаци  приемного регистра 2 пересылаетс  в передающий регистр 4. Если запрос не поступил, то по сигналу Д узел 13 опрашивает схему сравнени  б, в разультате чего на ее выходе по витс  один из следую щих сигналов: Свободно (Св), Рав но, Зан то и Асинхронный модуль (Знт.АМ).. . Сигналы СВ и Знт.АМ в этом режиме не используютс , так как они указывают на то, что поступившее слово не адресовано ни одно1му из модулей 17 группы. По сигналу Равно и свободному третьему буферному регистру 12 информаци  из передающего регистра 4 в парафазном коде поступает в третий буферный регистр 12, ас выхода узла 13 в соответствующий модуль 17 поступает сигнал Прин ть. Состо ние управл ющего регистра 8 мен етс  на Зан то и Запись, триггер регистра состо ний 14, указывающий состо ние третьего буферного регистра 12, переводитс  в состо ние Зан то. Задержанным сигналом из узла 13 переда-i ющий регистр 4 сбрасываетс . По сигналу Прин то выбранкый модуль 17 пересылает на свой внутренний регистр информацию из третьего буферного регистра 12, после чего с управл ющего выхода модул  17 в мульти-плексор 15 поступает сигнал Прин то , по которому триггер третьего буферного регистра 12 в регистре состо ний 14 сбрасываетс . Запись. После обработки прин той информации модуль 17 посылает в мультиплексор 15 запрос и переходит в режим ожидани . В соответствии с приоритетом модул  17 его информаци  принимаетс  в регистр мультиплексора 15 и одновременно посылаетс  запрос на первый вход узла 9 синхронизации. По сигналу В управл ющий регистр 8 переводитс  в состо ние (Чт.) и (Св.1), опрашиваетс  узел 9 и при наличии запроса устанавливаетс  триггер запроса в узле 9. По сигналу А информаци  из регистра мультиплексора 15 и регистра адреса (адрес отправител ) в парафазном коде переписываетс  в первый регистр 10, триггер состо ни  первого буферного регистра 10 в регистре состо ний 14 устанавливаетс  в положение Зан то. В мультиплексор 15 посылаетс  сигнал Запрос удовлетворен , по которому мультиплексор 15 переходит к обработке следующего запроса от одного из модулей 17. По сигналу А из распределител  импульсов 5 узел 13 опрашивает схему сравнени  6. Если схема сравнени  б отвечает Свободно, то управл ющий регистр 8 переходит в состо ние Зан то, Запись , а по сигналу А информаци -из первого буферного регистра 10 переписываетс  через элемент ИЛИ 3 в передающий регистр 4, триггер запроса в узле 9 синхронизации и триггер состо ни  первого буферного регистра 10 в регистре состо ний 14 сбрасываетс . Если схема сравнени  б отвечает Равно , и третий буферный регистр 12 свободен, то информаци  передающего регистра 4 .пересылаетс  в третий буферный регистр 12, задержанным сигналом передающий регистр 4 сбрасываетс  и управл ющий регистр 8 переходит в состо ние Зан то, Запись.

По си-гналу А выполн ютс  те же действи , что и при получении ответа Свободно из схемы сравнени  6.

Если схема сравнени  б отвечает Равно и буферный регистр 12 зaн т то информаци  передающего регистра 4 принимаетс  во второй буферный регистр 11 и далее выполн ютс  такие же действи , как и при получении ответа Знт, AM.

Если схема сравнени  6 отвечает Знт.AM, то при установленном в узле 9 триггера запроса (запрос получен от синхронного модул ) и зан том первомбуферном регистре 10 информаци  передающего регистра 4 в парафазном коде пересылаетс  во второй буферный регистр 11, устанавливаетс  триггер состо ни  второго буферного регистра 11 в регистре состо ний 14, задержанныг/ сигналом передающий регистр 4 сбрасываетс  и управл ющий регистр переходит в состо ние Зан то , Запись. По сигналу А, выполн ютс  те же действи , что и при получении ответа Свободно из схемы сравнени  6.

В следующем такте, если по сигналу А получен ответ Свободно из схемы сравнени  б, то управл ющий регистр переходит в состо ние Зан то , Запись, а по сигналу А и установленному триггеру состо ни  второго буферного регистра 11 в регистре состо ний 14 информаци  второго буферного регистра пересылаетс  в передающий регистр 4, триггер состо ни  второго буферного регистра в регистресосто ний 14 сбрасываетс 

Межмодульныйобмен Данный режим используетс  дл  передачи информации между модул ми одной и той же группыi Некоторый модуль 17 (например, 17-1) иницирует обмен посылкой сигнала в мультиплексор 15.

в соответствии с приоритетом запроса мультиплексор 15 подключает модуль 17-1 к шине межмодульных св зей . Получив доступ к шине модуль 17-1 становитс  ведущим и посылает по шине менсмодульных св зей запрос, например, в модуль 17-2. Если запрашиваемый модуль 17-2 не зан т обменом , то он становитс  ведомым. Между ведущим и ведомым модул ми происходит обмен информацией.

Если модуль 17-2 зан т обменом, то запрос модул  17-1 запоминаетс  в буферном регистре модул 17-2. После того, как модуль 17-2 закончит предыдущий обмен, он проводит анализ своего буферного регистра, и, обнаружив запрос модул  17-1, выставл ет запрос на шину межмодульного обмена Получив шину 17-2 он сам становитс  ведущим. Взаимодействие продолжаетс  до окончани  обмена.

Таким образом устройство обладает более высоким быстродействиам чем прототип, поскольку слово отводитс  не каждому модулю, как это сделано в прототипе, а каждой паре: активный модуль-пассивный модуль: дл  активных асинхронных модуг й используетс  мультиплексирование средств магистрали: магистраль занимаетс  только межгрупповыми обменами.

10

Claims (2)

1. Формула изобретени 

   Устройство св зи дл  вычислительной- системы, содержащее блок синхро5 низации и М блоков сопр жени , каждый из которых включает передающий и приемный регистры; распределитель импульсов, управл ющий регистр, узел синхронизации, узел кoм 1yтaции управ0 л ющих сигналов, схему сравнени , регистр адреса, первый буферный регистр и элемент ИЛИ, причем выход передающего регистра i-го блока српр жени  соединен с информационным входом приемного регистра i+1-го блока

   5 сопр жени  (,M), выход передающего регистра М-го блока сопр жени  соединен с информационньа1 входом приемного регистра первого блока сопр жени  , а в каждом блоке сопр жени  вы0 ход приемного регистра подключен к первому входу элемента ИЛИ, второй вход которого соединен с выходом первого буферного регистра, а выход с информационным входом передающего

   5 регистра, выход которого подключен к первому входу схем ;равнени , первый управл ющий вход - с первым выходом блока синхронизации, а второй управл ющий вход - с первым выходом

   0 узла коммутации управл ющих сигналов, второй выход которого подключен к управл ющему входу первого буферного регистра, первый и второй входы - соответственно к выходам распределител  импульсов и узла синхронизации, а

   5 первый и второй входы -выходы соответственно - к выходам -входам сравнени  и управл ющего регистра, выход регистра адреса соединен с вторым входом схемы сравнени  и первым

   0 информационным входом первого буфера ного регистра, вход распределител  импульсов подключен к управл ющим входам приемного регистра и второму выходу блока синхронизации, отлича5 ющеес  тем, что, с целью повышени  пропускной способности устройства , в каждый блок сопр жени  введены регистр состо ни , второй и третий буферный регистры и коммутатор информации , причем в каждом блоке сопр же0 ни  гругшы информационных и управл ющих входов кoм 1yтaтopa информации  вл ютс  соответственно группам инфорйационных и управл ющих входов устройства , а первый и второй управл ющие выходы - соединены соответственно с первым управл ющим входом узла синхронизации и входом регистра состо ний , вход-выход которого подключен к третьему входу-выходу узла коммутации управл ющих сигналов, седьмой выход которого соединен с входом коммутатора информации, первым и вторым информационными выходами подключенного соответственно к выходу из первой группы информационных выходов устройства и вторбму информационногду входу первого буферного регистра, третий выход узла коммутации управл ющих сигналов  вл етс  выходом из второй группы управл киаих выходов уст ройс,тва, четвертый и п тый выход подключены соответственно к управл ющим входсЫ второго и третьего буфер-; ных регистров, информационные входы которых соединены с выходом передающего регистра, а выходы - соответственно с вторым входом элемента ИЛИ и с выходом из второй -группы информационных выходов устройства, второй управл ющий вход узла синхронизации соединен с входом управл ющего регистра и первым управл ю1дим входом передающего регистра, а третий управл ющий вход - с шестым выходом узла коммутации управл ющих сигналов. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 444062, кл. Q Об F 9/00, 1972.
2. 2.Авторское свидетельство СССР по за вке № 2557320/18- 14 i кл. GI Об F 3/04, 1977 (прототип).