Изобретение относитс к вычислительной технике и может бъгть использовано при построении модульных вычислительных систем. Известно устройство св зи дл вычислительной системы, содержащее генератор и М блоков сопр жени , состо щих из приемного и передающего регистров, регистра адреса, распределител импульсов , управл ющего регистра, трех Оуферкных регистров, схему сравнени , регистр сос то ни , коммутатор управл ющих сигналов и выходной коммутатор, группы входов и выхо дов которого подключены к соотве-тствующи модул м вычислительной системы Cll Недостаток данного устройства состоит в низкой пюпускной способности. Наиболее близким по технической сущности к предлшаемому вл етс . устройство св зи дл вычислительной . системы, содержащее узел тактовых импульсов и (М блоков сопротивлени , каж-. дый из которых содержит два приемных регистра, два передающих регистра, два элемента ИЛИ, два буферных регистра, регистр адреса, соединенный выходом с первыми входами блока сравнени , блока формировани признака передачи и первого буферного регистра, выхода которого соединены соответственно с первыми входами элементов ИЛИ, а . третий выход и второй вход - соответственно с информационным входом и выходом модул вычислительной системы, управл ющий вход-выход и синхронизирующий выход которого подключены соответственно к первому входу-выходу узла комг утации управл ющих сигналов и первому входу узла синхронизации, распределитель импульсов, управл ющий регистр и регистр признака передачи С2 . Недостатки известного устройства состо т в низкой пропускной способности и ограниченной области применени , которые вызваны тем, что в его формате сообщений размер пол адреса фиксирован и, следовательно, фиксировано оборудовнни схемы сравнени , регистра адреса модул , приемных и передающих регистров, которые вход т в состав каналов o&vieHa. Дл того, чтобы увеличит пропускную спосойюсть системы путем увеличени числа модулей, необходимо замен ть оборудование каналов обмена усаройства св зи. Цель изобретени - повышение пропускной способности устройства. Поставленна цель достигаетс тем, что в устройство, содержащее генератор тактовых импульсов и М каналов обмена, каждый из которых содержит первый блок сопр жени , включающий первые передающий регистр и приемный регистр, управл кшьй вход которого соединен с первым управл ющим входом регистра состо ний, подключенного двусторонней св зью к узлу коммутации управл ющих сигналов, первый выход которого соединен с управл ющим входом второго передающего регистра, регистр адреса, выход которого соединен с первым входом у згш сравнени и первым информационным входом второго приемного регис тра, причем второй информационный вход второго приемного регистра и управл ющий вход первого приемного рехт стра пеовогч бло1 сопр жени i -го канала обмена ( i 1 ,М) соединены соответствен но с i -м информационным входом устройства и выходом генератора тактовых импульсов, введены в каждый канал обмена N -1 блоков сопр жени , а каждый блок сопр жени дополнительно содержит узел дешифраций состо ни , элемент задержки и мультиплеюсор, причем в каждо блоке сопр жени выход первого приемного регистра соединен с информационными вкодами первого и второго передающих регистров и вторьпу входом узла сравнени , первый и второй информадион ные входы и управл ющий вход мультиплексора соединены соответственно с выходами первого передающего регисгра, второго приемного регистра и BTopbns выходом узла коммутации управл ющих сигналов, входом подключенного к выходу уапа дешифрации состо ни , управл ющий вход первого приемного регистра подклт чен через элемент задержки к управл ющему,входу первого передающего регистра иь второму управл к цему входу регистра состо ний, выход которог соединен с управл ющим входом второго приемного регистра, информационный вход первого приемного регистра j-ro блока сопр жени (j 1,N) i -го канала 9 44 обмена, кроме первого, соединен с вы- i ходом мультиплексора j -го блока сопр жени i -1-го канала обмена, информационный вход первого приемного регистра . j-ro блока сопр жени первого канала обмена соединен с выходом мультиплексора j -го блока сопр жени М-го канала обмена, второй информационный вход второго приемного регистра и выход второго передающего регистра j -го блока сопр жени i -го канала обмена соединены соответственно с i -ми информационными входом и выходом устройства , первый и третий управл ющие входы и выход регистра состо ний и первый выход узла коммутации управл и щих сигналов j -го блока сопр жени 1-го канала обмена подключены соответственно к выходу генератора тактовых импульсов, входу и первому и второму выходам 1 -и группы управл ющих входов и выходов устройства, выход узла сравнешш j -го блока сопр жени i -го канала обмена подключен к j -му входу узла дешифрации состо ни к-го блока сопр жени (К 1,N) i -го канала обмена . На фиг, 1 представлена блок-схема устройства; на фиг. 2 - функциональные схемы узла дешифрации состо ни и узла сравнени ; на фиг. 3 - функциональна схема узла коммутации управл ющих сигналов; на фиг. 4 - пример структуры системы, использующей данное устройство . Устройство содержит (фиг. 1) генератор 1 тактовых импульсов, блоки 2 сопр жени , соединенные с соответствующими модул ми 3 вычислительной системы . Группа блоков 2 сопр жени , соединенных с информационными и управл кадими входалет и выходами с одним и тем же модулем 3, образует канал обмена . Каждый блок 2 сопр жени содержит первый приемный регистр 4, элемент 5 задержки, первый передающий регистр 6, мультиплексор 7, рет-истр 8 адреса, узел 9 сравнешш, узел 10 дешифрации состо ни , регистр Псосго ни , узел 12 коммутации управл ющих сигналов , вторые приемный 13 и передающий 14регистры. Узел 10 дешифрации состо ни и узел 9 сравнени содержат {фиг. 2) сумматоры 15по модулю 2, элемент ИЛИ 16, элемент ИЛИ-НЕ 17, элемент ИЛИ 18. элемент НЕ 19, элементы И 20, 21 и элемент НЕ 22. Узел 12 коммутации управл ющих сигналов (фиг. 3) состоит из первого элемента И 23, элемента НЕ 24, второ элемента И 25, первого элемента ИЛИ 26, третьего элемента И 27, второхх) элемента ИЛИ 28, четвертого элемента И 29, Генератор 1 тактовых импульсов пре назначен дл синхронизации работы устройства . Блоки 2 идентичны по структуре преднйзначены дл приема (выдачи) информашга из (в) модулей 3 вычислитель ной системы и выдачи (приема) информ ции в (из) магистраль, образованную из пассивных шин адреса и данных и замкнутых в кольцо. Элемент о задержки предназначен дл задержки тактового импульса, посту пающего на управл кх1тий вход блока 2. Мультиплексор 7 содержит набор управл емых , элементов И и элемент ИЛИ и предназначен дл выбора и передачи информации с выходов второго приемног регистра 13 или первого передаюшегю регистра 6. Регистр 8 адреса преднаа1ачен дл хранени собстзеннохч) адреса блока 2. Адрес в регистр 8 адреса заноситс с помснцью тумблерного набора (не показан ). Узел 9 сравнени предназначен дл сравнени пол адреса получател с соб ственным адресом данного блока 2, Узел 10 предназначен дл интерпретации значений сигналов, поступакндих как из узла 9 сравнени данного блока 2, так и узпоь сравнени других блоков 2 того же канала охотна, и формирован сигналов управлени режимами работы блока 2. Регистр 11 состо ни содержит дВа триггера и предназначен дл индикации состо ни блока 2. В качестве модулей 3 вычислительно системы могут использоватьс процессо ры, блотга пам ти, пр мого доступа и т.п. Устройство работает следующим обра зом. После пуска устройства генератор 1 (фиг. 1) начинает вырабатывать тактовые имп льсы, под управлением которых в устройстве нрчинаюг циркулировать свободные слова информации. Формат слова информации, пересыпаемого между блоками каналов обмена, имеет следующие пол : адрес отправител ; адгюс пол чател ; данные (адрес чейки пам ти, признак Запрос/Ответ, признак Чтение/Запись, собственно информаци ). По каждому TaKToBcAjy импульсу происходит передача слов информации между блоками каналов о&лена. Под управлением тактового икшульса информаци записываетс в первый приемный регистр 4, а под управлением задержанного тактового импульса она записываетс в первый передающий регистр 6. По приему инфoJ aции в первый приемный регистр 4 в каждсм бпоке 2 происходит сравнение попей адреса получател с собственным адресом данного блока 2, в ре льтате чего на выходе узла 9 формируютс сигналы Равно, Не равно, Свободно , Зан то, nociynaioщие на соответствующий выход блока 2 и вход узла 1О. Е.ли на входах узла 10 присутствует набор сигналов Равно, Не равно , Свободно , Зан то, то на его ы 1ходе формируетс сигаал Чужой, означающий , что на информационней выходе первого регистра 4 всех бгюков данного канала обмена присутствует информаци , адресованна не своему модулю 3. Если на входах у ала 1О присутствует набор сигналов Равно, Свободно, Зан то , или Равно, Зан то, то на его выходе формируетс сигн л Свой, означающий, что на информационном выходе первого приемното регистра 4 всех блоков 2 данного канала обмена присутствует информаци , адресованна данному своему модулю 3. Если на входах узла 1О присутствует набор сигналов Свободно, Равно, Не равно или Свободно, Не равно , то Hfl его выходе формируетс сигнал Свободно, означающий, что на информационном выходе первого приемного регистра 4 всех блоков 2 данного канала присутствует нулева информаци (адрес получател равен нулю). Каждый канал обмена работает в двух pexHiviax: Чтение и Запись . Режим Чтение вьшолн етс в два этапа. На первом этапе происходит сравнение пол адреса получател слова информации , прин того в первый приемный регистр 4 из блока 2 предшествующего канала обмена, описанное выше. На втором этапе в зависимости от сигналов, сформированных на выходе узла 10, вьшолн етс собственно режим Чтение. Если чр выходе уата 10 сформировалс сигнал Чужой, то из узла 12 н упрнвл кхций иход лгультиплексора 7 ; поступает сигнал, по которому информаци с первого передающего регистра 6 поступает на выход КГультиплексора 7. В следующем такте эта информаци з йисываетс в одноименный блок 2 поспеду кщего кан ал а обмена. Если на выходе узла Ю сформировалс сигнал Свободно, то УЗИЛ 12 не вырабатывает ситнала управлени мультиплексором 7 и информаци с первого передакхцего регистра 6 не поступ ет на выход мультиплексора 7. В следу щем такте в одноименный блок 2 последу ющмо канала обмена записываетс нулева информаци . Пели на выходе узла 1О сформировал с сигнал Свой и первый триггер регистра И состо ни , фиксирующий незан тность второго передающего регистра 14, находитс в состо нии Свободен то узел 12 вырабатывает сигнал, поступающий в регистр 11, сигнал, поступающий во второй передающий регистр 14, и сигнал Прин ть, поступакдций в свой модуль 3. По сигналу из узла 12 во вто рой передакпгой регистр 14 записываетс информаци (адрес отправител , данные) из первого приемного регистра 4. В сле дующем такгге задержанным тактовым импульсом первый триггер регистра 11 устанавливаетс в состо ние Зан т. В одноименный блок 2 послед кшегг канала записываетс нулева информаци . I По сигналу Прин ть модуль 3 переписывает информацию (адрес отправител , данные) из второго передающего регистра 14 на свои регистры и формирует сигнал ТЕрин то, которым по приходу тактового импульса первый триггер регистра 11 устанавливаетс в состо ние Свободен. Если на выходе узла 10 сформировалс сигнал Свой и первый триггер регистра 11 находитс в состо нии Зан т , то узел 12 формирует сигнал, пос тупающий на управл ющий вход мультиплексора 7. Далее происход т действи , аналогичные де тви м по сигналу Чужой , описанным выше, В режиме Запись, когда модулю 3 Необходимо передать информацию в м гистраль , он формирует сигнал Запрос на передачу, поступает на управл ющий вход регистров 11 блокоэ 2 данного канала обмена. Режим Запись выполн етс в два этапа. На первом этапе, если втррой триггер регистра 11, фиксирующий незан тость второго приемного регистра 13, находитс в состо нии Свободен, ix по приходу тактового импульса в регистре 11 формируетс сигнал, по которому второй триггер регистра 11 устанавливаетс в состо ние Зан т. Во второй приемный регистр 13 посылаетс сигнал, по которомув него записываетс информаци (адрес получател , данные) из своего модул 3 и информаци (адрес отправител ) из регистра 8 адреса. С выхода регистра 11 в модуль вычислительной системы посылаетс сигнал Запрос удовлетворен, по приему которого модуль вышслительной системы снимает сигнал Запрос на передачу. На первом этапе также происходит сравнение пол адреса получател слова кнформашги, прин того в первый приемный регистр 4 из одноименного блока предществующего канала обмена, описанное вьпие. На втором этапе в зависимости от сигналов, сформированных на выходе узла 10, вьшолн етс собственно режим Запись, Если на выходе узла 10 сформ фовалс сигнал Чужой, то происход т действи , аналогичные действи м по этому сигналу, описанным в режиме Чтение. Если на выходе узла Ю сформировалс сигнал Свободно, то узел 12 по состо нию второго триггера Зан т регистра 11 состо ни формирует сигнал, поступающий на управл ющий вход ryльтиплeксора 7, и сигнал, поступающий в регистр 11. По сигналу из узла 12 на выход мультиплексора 7 поступает информаци с второго приемного регистра 13. В следующем такте по приходу задержанного тактового импульса второй триггер регистра 11 устанавливаетс в состо ние Свободен. Если на выходе узла Ю сформировалс сигнал Свой и первый триггер регистра 11 находитс в состо нии Свободен , то вьтолн етс режим Чтение, описанный выше, и по состо нию второго триггера Зан т регистра 11 узел 12 формирует сигнал, поступающий на управл каций вход мультиплексора 7 и врегистр 11. Далее происход т действи , аналогичные действи м по сигналу Свободно , описанные выше в режиме Запись . В процессе работы устройства узел 12 вырабатывает сигналы управлени следующим образом (фиг. 3). На входы элемента И 29 поступает сигнал Свободно из узла Юн сигнал Зан то со второго триггера регистра 11 состо ни . Сигнал Свой из узла 10поступает на входы элементов И 23 к 25. Сигнал Чужой из узла 10 пос тупает на вход элемента ИЛИ 26. Сигнал Зан т со второго триггера регистра 11 поступает на вход элемента И 27 Сигнал Свободен с первого триггера регистра 11 поступает на вход элемента И 23, с выхода которого поступает сигнал установки первого триггера регистра 11в состо ние Зан т и сигнал приема информации во второй передающий регистр 14. С выхода элемента ИЛИ 26 поступает сигнал в мультиплексор 7, по которому информахш с первого передающего регистра 6.поступает на выход мультиплексора 7. С выхода элемента . ИЛИ 28 поступает сигнал установки второго триггера регистра 11 в состо ние Свободен и сигнал, поступающий в мультиплексор 7, по которому информаци с второго передающего регистра 13 поступает на выход мультиплексора 7. В систему, используклыую данное устройство , могут входить в качестве модулей 3 процессоры, блоки пам ти, каналы пр мого доступа и другие устройства необходимые дл обработки данных. Все модули вычислительной системы должны обладать способностью читать информацию из вторых передающих регистров блоков сопр жени по сигналу Прин ть и записывать информацию во вторые приемные регистры блоков сопр жени , сопровожда ее сигналом Запрос на передаНа фиг. 4 показана структура вычислительной системы, содержаща четыре канала обмена дл св зи четырех модулей , каждый из которых состоит из двух блоков 2 сопр жени . Система содержит два тгпа модулей: процессорный модуль и модуль оперативной пам ти. Процессорный модуль 3.1 (З.З) может быть выполнен например, на микропроцессорных секци х серии К589 и содержит 8 центральных процессорных элементов 30, управл кис/ю паг.тъ 31, блок 32 микропрограммного управлени , блок 33 проритетного прерывани , регистр 34 микрокоманд, элементы И 35 и 36. Выходы вторых передающих регистров 14 блоков 2.1.1. и2.1.2. под- соединены к нгане 37 центрального процессорного элемента ЗО. Сигнал Приг н ть поступает из коммутирующих блоков 2.1.1. и 2.1.2. на вход 38 блока 32. Сигнал трин то формируетс одним из триггеров регистра 34. Вторые информаинонгале входы вторых приемных регистров 13 блоков 2.1.1. и 2.1.2. подсоединены к шинам адреса 39 и данных 40 дентралыгого процессорного элемента ЗО. В режиме Запись одновременно с установкой информации на шинах 39 и 4О в бпокн 2.1.2. и 2.1.1. посылаетс сигнал Запрос на передачу, который формируетс одним из I тржггеррв регистра 34. Этот сигнал поступает на вход регистра 11 каждого блока. Процессорный , модуль переходит в режим ожидани . Никаких операций в процессорном элементе ЗО не производитс . После того, как в одном из тактов работы устройства информаци из процессорного элемента ЗО прин та во вторые приемные регистры 13 блоков 2.1.1, и 2.1.2., на вход 38 блока 32 из блоков 2.1.1. и 2.1.2. поступает сигнаЯ Запрос удовлетворен; По этому сигналу модуль 3.1 выходит, из режима ожидани и продолжает свою работу. В частности, он может перейти в режим ожидани ответа. В этом режиме также контролируетс состо ние входа 38 блока 32. Сигнал Прин ть поступает на вход 38 блока 32, если в прин той во вторые передающие регистры 14 блоков 2.1.1. и 2.1.2. информации есть признак Ответ . Модуль 3.1 выходит из режима ожидани и принимает содержимое вюрых передающих регистров 14 блоков 2.1.1. и 2.1.2. на внутренние регистра процессорного элемента ЗО. Сигнал Прин ть поступает на вход блока 33, если в прин той во вторые передающие регистр 14 блоков 2.1.1. и 2.1.2. информации нет признака Ответ . Блок 32 вырабатьгоает сигнал Прерывание , который поступает на вход 41 блока 33. Код прерывани поступает на вход 4 2 процессорного элемента ЗО. По сигналу Прерывание модуль 3.1 переходит на выполнение программы обработки прерывани . Закончив обработку прерывани , модуль 3.1 продолжает работу , начина с последней комгшды, выполнение которой было прервано. Посланна модулем 3.1 информаци поступает в блоки 2.2.1. и 2.2.2. 1192 (2,4.1. и 2.4.2.), к которым подключен модуль 3.2 (3.4) оперативной пам ти. Бпоки 2.2.1. и 2.2.2. вырабатывают сигнал Прин ть, по которому запускает с схема 43 тактировани модул 3.2 оперативной пам ти, формирующа времен ную диаграмму работы матрицы 44 пам Режим работы пам ти задаетс признаком Чт/ 3п, который поступает из вторых передакших i erucTpoB 14 блоков 2.2.1. и 2.2.2. в схему 43. В режиме Чтение схема тактировани вырабатьюает сигнал разрешени выборки , по которому адрес чейки пам ти зшружаетс из вторых передающик ре гистроп 14 блоков 2.2,1. и 2.2.2. в матрицу пам ти. Через некоторый щх межуток времени на выходе матрицы 44 пам ти по вл етс считанна информаци Схема 43 вырабатьюает сигнал Запрос на передачу, который поступает на вход регистров 11 блоков 2. В одном из тактов работы устройства св зи адрес получател и информаци принимаютс во BTOfftie приемные регистры 13 блоков 2 и одновременно вырабатываетс сигнал Запрос удовлетворен, который поступае в схему 43. По этому сигналу схема 43 с-цкма&т на выходе 45 сигнал разрешени выборки и через опр зделенный промежуток времени вырабатывает сигнал ТТоин то который поступает в блоки 2.2.1. и 2.2.2. В режиме Запись адрес чейки пам ти и информаци поступают из вторых передающих регистров 14 блоков 2.2.1. и 2.2.2. на вход матрицы 44 пам ти. По сигналу Прин ть схема 43 тактировани вырабатывает сигнал разрешени выборки на выходе 45, по которому адрес чейки пам ти принимаетс в матрицу па м ти, и сигнал на выходе 46, по которому кнфо1л а11н записываетс в матрицу 44 пам ти . Сигнал разрешени выборки снимаетс и на выходе схемы 43 гакгировани формируетс сигнал Прин то, который поступает на входы регистров 11 блоков 2.2.1. и 2.2.2. Таким образом, предлагаемое устройство позво;шет расшир ть адресное пространство системы путем наращивани числа блоков сопр жени в каналах обмена устройства, что позвол ет повысить совокупную способ ость и расширить область применени устройства. Формула изобретени Устройство св зи дл вычислительной системы, содержащее генератор тактовых 412 импульсов и -М каналов обмена , каждый из KOTopbtx содержит первый блок сопр жени , включаЮ1Ш1й первые передающий регистр и приемный регистр, управл ющий вход которого соединен с первым управл ющим входом регистра состо ний, подключенного двусторонней св зью к узлу коммутации управл ющих сигналов, первый выход которого соединен с управл гацим входом второго передающего регистра, регистр адреса, выход которого соединен с первым входом узла сравнени и первым информационным входом второго приемного регистра, причем второй информационный вход второго приемного регистра и управл ющий вход первого приемного регистра первого блока сопр жени 1 -го канала обмена ( i 1/А) соединены соответственно с i -м информационным входом устройства и выходом генератора тактовых импульсов, отличающеес тем, что, с целью повышени пропускной способности устройства , в каждый его канал обмена введены N-1 блоков сопр жени , а каждый блок сопр жени дополнительно содержит узел дешифрации состо ни , элемент задержки и мультиплексор , причем в каждом блоке сопр жени выход первого приемного регистра соединен с информационными входами первого и второго передающих регистров и вторым входом узла сравнени , первый и второй информационные входы и управл ющий вход мультиплексора соединены соответственно с выходами первого передаю щего регистра, второго приемного регистра и вторым выходом узла коммутации управл ющих сигналов, входом подключенного к выходу узла дешифрации состо ни , управл ющий вход первого приемного регистра подключен через элемент задержки к управл ющему входу первого передающего регистра и второму управл ющему входу регистра состо ний, выход которого соединен с управл ющим входс м второго приемного регистра, информационный вход первого приемного регистре j -го блока сопр жени (j 1 ,N) i -го канала обмена , кроме первого, соединен с выходом мультиплексора j -го блока сопр жени i -1-го канала обмена, информационный вход первого приемного регистра j -го блока сопр жени первого капала обмена соединен с выходом мультиплексора j -го блока сопр жени М-го канала обмена, второй информационный выход второго передающего регистра и вход второго приемного регистра j -го блока сопр жени i -го канала обмена соединены соответственно с { -ми информационными входом и выходом устройства, первый и третий управл ющие входы и. выход регистра состо ний и первый выход узла коммутации управл ющих сигналов j-го блока сопр жени i -го канала обмена подключены соответственно к выходу генератора тактовых импульсов, входу и перво и второму выходам i -и группы управл ющих входов и выходов устройств выход узла сравнени j -го блока сопр жени i -го канала обмена подключен к 9 4 j -му входу узла дешифрации состо ни к-го блока сопр жени (К 1 ,N) i -го капала обмена. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидвтелы;тво СССР по за вке № 2765316/18-24. кл. G 06 F 3/04. 1979. 2.Авторское свидетельство СССР по за вке № 29О7230/18-24, ,кл. QO6F 3/О4, О8.О4.8О (прототип).