SU898413A1 - Устройство св зи дл вычислительной системы - Google Patents

Description

I

Изобретение относитс  к выиислительной технике и может быть использовано при проектиробёнии ЭВМ и мультипроцессорных вымислительных систем.

Известны устройства св зи, дл  вычислительной системы, содержащие блок синхронизации и группу каналов, каждый из которых включает буферный регистр , регистр адреса, приемный и пе редающий регистры, управл ющий регистр , распределитель импульсов, узел синхронизации5 блок сравнени , узел коммутации управл ющих сигналов 13.

Недостаток этих устройств состоит в низкой пропускной способности.

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство св зи дл  вычислительной системы , содержащее группу приемных регистров , группу элементов ИЛИ, группу передающих регистров, группу распределителей импульсов, группу блоков сравнени , группу регистров адреса , группу управл ющих регистров.

группу узлов синхронизации, группы первых- и вторых буферных регистров, группу узлов элементов И и блок синхронизации , первый выход которого соединен со входами распределителей импульсов группы и управл ющими входами приемных регистров, второй выхо блока синхронизации, соединен с пер управл ющими входами передающих регистров группы, вход каждого пере10 дающего регистра группы через соответствующий элемент ИЛИ группы подключен к выходу каждого приемного регистре группы, выход каждого передающего регистра группы соединен с информа15 ционным входом каждого последующего приемного регистра группы и первыми информационными входами каждых блока сравнени  и вторых буферных регистров группы, вторые информационные дходы

Claims (2)

1. 20 которых соединены с выходами соответствующих регистров адреса группы и первым информационным входом первы( буферных регистра, выходы первых и вторых буферных регистров группы св  заны со вторыми информационными входами элементов ИЛИ группы, управл ющие входы первых и вторых буферных регистров группы подключены соответственно к первым и вторым управл ющим выходам узлов элементов И группы первые вход-выход узлов вентилей гру пы св заны с входами-выходами управл ющих регистров группы, вторые вход ёыход подключены к входам-выходам бл ков сравнени  группы, третьи управл ющие выходы ко вторым управл ющим входам передающих регистров группы, первые управл ющие входы ко входам распределителей импульсов группы, а вторые управл ющие входы к первым вы ходам узлов синхронизации группы, пе вые входы которых соединены со входа ми соответствующих управл ющих регист ров группы и вторым выходом блока син хронизации, а второй вход - с первым выходом выходного коммутатора группы вторым выходом соединенного со входом регистра состо ний, третьим вь(ходом - со вторым информационным, входом перв.ого буферного регистра, группой информационных входов-выходов с группой соответствующих информацион h4(x входов-выходов устройства, а груп пой управл ющих входов - с группой со ответствующих управл ющих входов устройства , третьи и четвертые входы-выходы каждого узла элементов И группы соединена соответственно с входами выходами соответствующих регистров со сто ний группы и выходных коммутаторов 23. Недостаток этдго устройства состоит в низкой пропускной способности, поскольку парные обмены (меЛду смежными вычислительными модул ми) реализуютс  за врем , равное такту магистрали только в том случае, если направление обмена совпадает с направлением движени  информации в устройстве . Впротивном случае врем  обмена составл ет величину, равную времени цикла магистрали (произведение числа подключенных модулей на врем  такта магистрали). Целью изобретени   вл етс  повышение пропускной способности, устройства . Поставленна  цель достигаетс  тем, что в устройство, содержащее блок тактовых импульсов и М каналов обмена , каждый из которых включает узел синхронизации, распределитель импульсов , первый передающий регистр, соединенный информационным входом с выходом первого элемента ИЛИ, первый вход которого подключен к выходу первого приемного регистра, а второй вход - к первым выходам первого и второго буферных регистров, управл ющие входы которых подключены соответственно к первому и второму выходам узла коммутации управл ющих сигналов, первые информацисннь1е входы второго буферного регистра и блока сравнени  соединены с выходом первого передающего регистра , выход регистра адреса подклю-г чей к первому информационному входу первого буферного регистра и второму информационному входу блока сравнени , первый и второй входы, третий выход и первый и второй вхвды-выходы узла коммутации управл ющих сигналов соединены соответственно с выходом распределител  .импульсов и первым выходом узла синхронизации, первым управл ющим входом первого передающего регистра и входами-выходами управл ющего регистра и блока сравнени , причем первый выход блока тактовых импульсов соединен с входами первых при- . емных регистров и входами распределителей импульсов, всех каналов обмена, а второй выход - со входами управл ющих регистров, первыми входами узлов синхронизации и вторыми управл ющими входами передающих регистров всех каналов обмена, выход первого передающего регистра К-го канала обмена ) соединен с информационным входом первого приемного регистра (К-1)-го канала обмена, выход первого передающего регистра первого канала обмена соединен с информационным входом первого Приемного регистра М-го канала обмена, в каждый канал обмена введены вторые приемный и передающий регистры , второй элемент ИЛИ, блок формировани  признака обмена и регистр признака передачи, причем в каждом кайале выход первого передающего регистра подключен ко второму информационному входу первого буферного регистра, третий информационный вход которого соединен с выходом второго передающего регистра и третьими информационными входами второго буферного регистра и третьим информационным входом блока сравнени , управл ющим входом соединенного с выходом регистра признака передачи, вход-выход и вход которого соответственно подключены к 589 третьему входу-выходу узла коммутации управл ющих сигналов и выходу формировани  признака обмена, первый и второй информационные входы которого соединены соответственно с nep вым и четвертым информационными входа ми первого буферного регистра, а управл ющий вход - со вторым выходом узла синхронизации, выход второго при емного регистра соединен с первым вхо дом второго элемента ИЛИ, вторым входом подключенного ко вторым выходам ; первого и второго буферных регистров, а выходом - к информационному входу второго передающего регистра, первый и второй управл ющие входы которого соединены соответственно с четве тым выходом узла коммутации управл ющих сигналов и вторым управл ющим вхо дом первого передающего регистра, управл юи й вход второго приемного регистра соединен с управл ющим входом первого приемного регистра, информационный вход второго приемного регистра Кто канала обмена соединен с выходом второго передающего регистра (K-l)-ro канала обмена, информацион ный вход второго приемного регистра первого канала обмена соединен с выходом второго передающего регистра М-го канала обмена, четвертый информационный вход и третий выхоА первого буферного регистра, четвертый вход выход узла коммутации управл ющих сиг налов и второй вход узла синхронизации К-го канала обмена  вл ютс  соответственно К-ми инфopмaциoнны и входом и выходом, управл ющим входом- выходом и запросным Входом устройства а также тем, что блок формировани  признака обмена содержит два узла сло жени , первые входы которых соединены с первым информационным входом блока, а вторые входы - с управл ющим входом блока и через элемент задержки с управл ющими входами, первого и второго узлов сравнени , первые информационные входы которых подклю 1вны соответственно к выходам первого и второго узлов сложени , вторые информационные входы - ко второму информационному входу блока, а выходы - к выходу блока. На фиг. 1 показана блок-схема устройства; на фиг. Z - схема блока формировани  признака передгии. В состав устройства вход т блок 1 тактовых импульсов, и М каналов обмена , включающие первые приемные регист 3« ры 2, первые элементы ИЛИ 3, первые передающие регистры 4, вторые передают щие регистры 5, вторые элементы ИЛИ. 6, вторые приемные регистру 7, распреде лители 8 импульсов, узлы 9 коммутации управл ющих сигналов, блоки 10 сравнени , первые буферные регистры П, вторые буферные регистры 12, управл ющие регистры 13. узлы И синхронизации , регистры 15 признака передачи , блоки 16 формировани  призна ка обмена, регистры 17 адреса, информационные вход и выход, управл ющие вход и вход-выход каждого канала обмена соединены с соответствующими шинами модулей 18 вычислительной системы (эти же позиции встречаютс  в описании с индексомК, дл  К-го канала обмена, где ). Блок 1 тактовых импульсов содержит генератор тактовых импульсов и элемент задержки и предназначен дл  синхронизации работы устройства.Генератор тактовых импульсов вырабатывает две серии синхронизирующих сигналов: серию А и серию В. Периоды повторени  обеих серий одинаковы. Сери  В сдвинута относительно серии А на врем  такта работы устройства. Сигналы серии А выдаютс  с первого выхода, а серии В со второго выхода блока 1. Приемные р.егистры 2 и 7 и передающие регистры t и 5 содержат узлы сброса, занесени  и выдачи информации . . Формат слова информации, пересылаемого между приемными и передающими регистрами, имеет следукицие пол : признак парного обмена , адрес получател , адрес отправител  признак зан тости слова информации данные (режим чтени  и записи, собственно информаци , адрес  чейки пам ти). Распределители 8 импульсов содержат элементы задержки дл  выработки по каждому сигналу серии А сигналоп А {через врем ,равное подтакту работы устройства) и Aj(4epe3 времП равное двум подтактам работы устройства ). Узлы 9 коммутации управл ющих сигналов содержат наборы элементов И и ИЛИ и служат дл  коммутации управл ющих сигналов. Блоки сравнени  предназначены дл  сравнени  адрессгв получателей, лоступающих на первые и третьи информационные входы с адресами, содержащимис  в регистрах 17- , 7 Вторые буферные регистры предназначены дл  хранени  информации, прин той из первого передающего регистра в случае парного обмена с последующим модулем вычислительной системы .или из второго передающего регист ра, в случае парного обмена с предыдущим модулем вычислительной системы Управл ющие регистры 13 содержат элементы занесени , сброса и первую группу триггеров, указывающих состо  ние (зан то-свободно) первых буферных регистров, вторую группу триггеров , указывающих состо ние (зён то-сво бодно) вторых буферных регистров 12, третью группу триггеров,указывающих ре жим работа (запись-чтение) модулей вычислительной системы 18. Узлы 1 синхронизации содержат триггеры, элементы занесени  и сброса , предназначены дл  синхронизации запросов, поступающих из модулей. Регистры 15 признаков передачи содержат триггеры, элементьс занесени  и сброса и предназначены дл  хра нени  информации о направлении парного обмена, поступающей из блоков 16. формировани  признака обмена, которые предназначены дл  определени  направлени  парного обмена в зависимости от адресов получател , поступа щих из модулей вычислительной систем В состав К-го блока (фиг. 2) формировани  признака обмена вход т пер вый узел сложени  19- К элемент задержки 20. К, второй узел сложени  2t. К, первый узел сравнени  22.К и второй узел сравнени  23-К. Первый узел сложени  19.К содерй ит группу элементов И 2.К-24.К.Н, группу элементов сложени  по модулю 2 25.К.1-25.К.Н и предназначен дл  увеличени  на единицу адреса отправител , поступающего из регистра 17. Элементы И 2.КЛ-2.1(.Н предназ .начены дл  формировани  сигналов поразр дного переноса. Элементы сложени  по модулю 2 25.К.1-25.К.Н предназначены ДОЯ пора р дного суммировани  сигналов перено са с разр дами адреса, поступающего на вход узла сложени  19.К. Элемент задержки 20.К прейназначе дл  задержки сигнала опроса, поступа щего на управл ющий вход блока форми ровани  признака передачи 16. Второй узел сложени  21.К по составу аналогичен первому узлу сложени  19.К и предназначен дл  уменьше38 ни  на единицу адреса отправител , поступающего в обратном коде из регистра адреса 17.. Первый узел сравнени  22.К предназначен дл  сравнени  адреса, поступающего на первые информационные входы, с адресом, поступающим на вторые информационные входы блока и содержит группу элементов сложени  по модулю 2 26.К.1-26.К.Н, элемент ИЛИ 27.К и элемент И-НЕ 28.К. Второй узел сравнени  23.К по составу аналогичен первому узлу сравнени  22. К. Регистры 17 адреса предназначены дл  хранени  адресов отправителей и содержат узлы сброса и занесени  информации с пульта управлени  (не показан ) . 8 качестве модулей 18 вычислительной системы могут использоватьс  процессоры , блоки оперативной пам ти, каналы пр мого доступа и т.п. Устройство работает следующим образом . По пуску устройства блок 1 наминает вырабатывать серии сигналов А и В, под управлением которых в устройстве начинают циркулировать свободные слова . По каждому сигналу В информаци  в парафазном коде передаетс  из первых и вторых передающих регистров соответственно в первые и вторые приемные регистры. По сигналу А информации из первых и вторых приемных регистров в парафазном коде передаетс  в первые и вторые передающие регистры. Кажда  К-  часть может работать в двух режимах: Чтение и Запись. Режим Чтение предназначен дл  приема информации, адресованной К-ой частиустройства м передачи ее модулю 18 вычислительной системы. По сигналу В и состо нию Чтение третьего триггера в управл ющем регистре 13.К информаци  первых ii.K-1 и вторых 5.К+1 передающих регистров соответственно пересылаетс  в первые 2.К и вторые 7-К приемные регистры и опрашиваетс  узел 1t..на наличие запроса от модул  18. К. Если запрос из модул  18.К отсутствует , то по сигналу А информаци  из первых 2.К и вторых 7-К приемных регистров пересылаетс  соответственно в первые 4.К и вторые 5.К передающие регистры. Поле из слова информации , соответствующее адресу получател  из первого .К и второго 5-К пе 9 редающих регистров, поступает в блок 10.К, где сравниваетс  с содержимым регистра 17.К. По сигналу А из распределител  импульсов 8.К узел 9.К посылает в блок сравнени  10,К сигнал Опрос , в результате чего на выходе блока 10.К по витс  один из следующих сигналов: Прин ть справа или Прин ть слева. Сигнал Прин ть справа означает , что во второй передающий ре гистр 5.К поступила информаци , адресованна  данному модулю, или, что така  информаци  одновременно находитс  в первом .К и втором 5.К передающих регистрах. Сигнал Прин ть сле ва означает, что в первый передакмций регистр .К поступила информаци , адресованна  данному модулю, или, что така  информаци  одновременно находитс  во втором 5.К и первом 4.К передающих регистрах. По сигналу Прин ть справа и свободному первому буферному регистру It.К информаци  из второго передающего регистра 5-К переписываетс  в первый буферный регистр 11.К и в модуль iS.K поступает сигнал Прин ть При этом триггер управл ющего регистра 13.К, указывающий состо ние пер вого буферного регистра 11,К, переходит в состо ние Зан то. Задерман ным сигналом из узла 9.К второй пере дающий регистр 5.К сбрасываетс , чем обеспечиваетс  очистка слова информа ции. Сигналом серии В нулевое слово продвинуто влево по магистрали. По сигналу Прин ть модуль 18.К принимает информацию из первого буферного регистра 11.К на свои внутренние регистры, после чего на выход узла 9-К поступает сигнал Прин  то, по которому триггер первого бу ферного регистра 11. К в управл ющем регистре 13. К переводитс  в состо ние Свободно, первый буферный регистр 11. К сбрасываетс . По сигналу Прин ть слева и свободному первому регистру 11.К информ ци  из первого передающего регистра ,К переписываетс  в первый буферный регистр 11,К. Со входа-выхода уз ла 9. К в модуг ь 18.К поступает сигна Прин ть, триггер управл ющего регистра 13.К, указывающий состо ние первого буферного регистра 11.К, пер водитс  в состо ние Зан то. Задерж анным сигналом из узла 9.К первый передающий регистр i.K сбрасываетс . 310 чем обеспечиваетс  очистка слова информации . Сигналом i серии В нулевое слово продвинуто вправо по магистрали. По сигналу Прин ть - выполн ютс  операции, аналогичные описанным. Режим Запись предназначен дл  выдачи информации модул  18.К вычислительной системы в первый или второй передающие регистры, В зтом случае, когда модуль 18.К должен передать информацию, он выставл ет данные на четвертый информационный вход первого буферного регистра 11.К, адрес получател  подает на второй информационный вход блока 16.К и одновременно посылает сигнал в узел Н.К. По сигналу В при налимий запроса от модул  18.К триггер синхрозапроса в узле синхронизации устанавливаетс  в состо ние Синхрозапрос и третий триггер управл ющего регистра 13.К переводитс  в режим Запись. По сигналу А и установленному триггеру синхрозапроса в узле синхронизации данные из модули вычисли тельной системы и регистра 17.К переписываютс  8 первый буферный регистр 11,К, первый триггер управл ющего регистра 13.К устанавливаетс  в состо ние Зан то, на втором выходе узла .K по вл етс  сигнал опроса первого 19.К (фиг. 2) и второго.21.К узлов сложени . По сигналу опроса элемента И 2,К. 1г2й.К.Н формируют сигналы переноса в каждом разр де, которые суммируютс  с разр дами адреса , поступаюцими на входы узла сложени  19 .К, в результате чего, на выхо де элементов сложени  по модулю 2 25.К.1-25.К.Н формируетс  адрес на единицу больший адреса отправител . Этот адрес поступает на первые информационные входы узла сравнени  22.К, где поразр дно суммируетс  Иа элементах сложени  по модулю 26.К.1-26.К.Н с адресом получател , поступающим на вторые информационнее входы узла сравнени  22,К. При , совпадении адресов на выходе элемента И-НЕ 2В.К формируетс  сигнал, означающий , что адрес получател  на единицу больше адреса отправител , по которому регистр 15.К устанавливаетс  .в состо ние Передать вправо. Аналогичные операции выполн 1&тс  во вторых узлах сложени  и сравнени  при формировании сигнала Передать влево. При отсутствии сигналов на выходе первого 22,К и второго 23.К узлов сложени , регистр 15.К устанавливает с  в состо ние Передать. Признак Передать означает, что абсолютна  величина разности адреса получател  из модул  18.К вычислительной системы и адреса отправител  из регистра 17-К больше единицы, т.е. должен быть выполнен перекрес ный обмен. По .сигналу А и установленному признаку Передать производитс  ана лиз слов информации, поступивших в первый 4.К и во второй 5.К передающи регистры на незан тость слова информации (свободное слово). Если первый передающий регистр . свободен или первый .tC и второй передающие регистры свободнь, то по ;сигналу AJ узел 9.К вырабатывает сиг jнал Записать вправо 1, По этому сигналу информаци  из первого буферного регистра И.К переписываетс  в первый передающий регистр 4.К, задержанным сигналом из узла 9.К, сбра сываютс - первый буферный регистр И. триггер синхрозапроса в узле И.К и. первый триггер в управл ющем регистр t3.K, третий триггер в управл ющем регистре 13.К переводитс  в режим Чтение. . Если второй передающий регистр 5.К свободен, а первый передающий ре гистр .К зан т, то по сигналу Ад из узла 9.К вырабатываетс  сигнал Записать влево 1, по которому информа ци  из первого буферного регистра 11.К переписываетс  во второй переда щий регистр 5.К. Далее производ тс  действи , аналогичные действи м по сигналу Записать вправо , По сигналу А и установленному признаку Передать вправо производи с  анализ слова информации на незан тость в первом передающем регистре .К. Если первый передающий регистр k.K свободен, то по сигналу А вырабатываетс  сигнал Записать вправо 1 Если первый передающий регистр i.K зан т, то по сигналу А информаци  из первого передающего регистра 4,К переписываетс  во второй буферный регистр 12.К и второй триггер управл ющего регистра 13.К устанавливаетс  в состо ние Зан то. По сигналу А,, узел 9.К вырабатывает сигнал Записат вправо 1. После выпблнени  всех необ ходимых операций, св занных с сигналом Записать вправо 1, канал обмена устройства находитс  в состо нии Чтение и второй буферный регистр 12.К зан т. При этом могут аыполн тьс  операции режима Чтение, а режим Запись не может быть выполнен , так как триггер синхроаапроса от модул  18.К блокирован. Очистка второго буферного регистра 12.К производитс  следующим образом . По сигналу А и установленному второму триггеру в управл ющем регистре 13-К производитс  анализ на незан  о слов информации, поступающих в первые ij.K и вторые 5.К передающие регистры . Если первый передающий регистр .К свободен, или первый Л.К и второй 5.К передающие регистры свободны , то по сигналу 9.К вырабатывает сигнал Записать вправо 2. По этому сигналу информаци  из второго буферного регистра 12.К переписываетс  в передающий регистр .К, задержанным сигналом из узла 9.1 сбрасываютс  второй буферный регистр 12.К и второй триггер в управл ющем регистре 13. К. Если второй передающий регистр 5.К свободен, а первый передающий регистр .К зан т, то по сигналу A«i узел 9.К вырабатывает сигнал Записать влево 2 по которому информации из второго буферного регистра 12.К переписываетс  во второй передающий регистр 5.К. Далее производ тс  действи , аналогичные действи м по сигналу Записать вправо 2. По сигналу А;, и установленному j признаку Передать влево пйоизводитс  анализ слова информации на незан тость во втором передающем регистре 5.К. Если он свободен, то по сигналу А вырабатываетс  сигнал Записать влево Т. По этому сигналу информаци  из первого буферного регистра 11.К переписываетс  во второй передающий регистр 5.К, задержанным сигналом из узла 9.К сбрасываютс  первый буферный регистр 11.К, триггер синхрозапроса в узле 14.К, первый триггер в управл ющем регистре 13.К, третий триггер в управл ющем регистре 13.К переводитс  в режим Чтение. Если второй передающий регистр 5 .1 зан т, то по сигналу Aj информаци  из второго передающего регистра 5.К переписываетс  во второй буферный регистр 12,К и второй триггер уп13 равл ющего регистра 13.К устанавлива етс  в состо ние Зан то. По сигналу АJ узел 9.К вырабатывает сигнал Записать влево t. После выполнени  всех необходимых операций, св за ных с сигкалом Записать влево 1, К-ый канал обмена находитс  в состо  ние Чтение и второй буферный регистр 12.К зан т. В следующем также по сигналу А и установленному второму триггеру управл ющего регистра 13«К производитс  анализ на незан тость слов информации, поступающих в первый (К и второй передающие регистры. Если первый передающий регистр k,K свободен или первый 4.К и второй 5.К передающие регистры сво бодны, то по сигналу А узел 9.К вырабатывает сигнал Записать вправо 2 и производ тс  все операции, св занные с этим сигналом. Если второй передающий регистр свободен, а первый передаюифиЙ регистр U.K зан  то по сигналу Aj узел коммутации управл ющих сигналов вырабатывает сигнал Записать влево 2, по которому информаци  из второго буферного регистра 12.К переписываетс  во втсчэой передаюи й. регистр 5.К и производ тс  все операции, аналогичные операци м по сигналу Записать вправо 2. Таким образом,.Предлагаемое уст ройство обладает более высокой пропускной способностью по сравнению с известным, поскольку парные взаимоде стви  независимо от физического расположени  модулей реализуютс  за такт магистрали. Формула изобретени  1. Устройство св зи дл  вычислительной системы, содержащее блок так товых импульсов и М каналов обменов, каждый из которых включает узел синхронизации , распределитель импульсов первый передающий регистр, соединенный информационным входом с выходом первого элемента ИЛИ, первый вход ко торого подключен к выходу первого приемного регистра, а второй вход к первым выходам первого м второго буферных регистров, управл ющие вход которых подключены соответственно к первому и второму выходам узла комму тации управл ющих сигналов, первые и формационные входы второго буферного регистра и блока сравнени  соединены 31А с выходом первого передающего регистра , выход регистра адреса подключен к первому информационному входу первого буферного регистра и второму информационному входу блока сравнени , первый и второй входы, третий выход и первый и второй вхйды-выходы узла коммутации управл ющих сигналов соедине1Ш соответственно с выходом распределител  импульсов и первым выходом узла синхронизации, первым управл ющим входом первого передающего регистра и входами-выходами управл ющего регистра и блока сравнени , причем первый выход блока тактовых импульсов соединен с управл ющими входами первых приемных регистров и вхрдами распределителей импульсов всех j каналов обкюна, а второй выход - со входами управл ющих.регистров, .первыми входами узлов синхронизации и вторыми управл ющими входами передающих регистров всех каналов обмена, выход первого передающего регистра К-го канала обмена (,М) соединен с информационным входом первого приемного регистра {К-1)-го канала обмена, выход первого передающего регистра первого канала обмена соединен с информационным входом первого приемного регистра М-го канала обмена, отличающеес  тем, что, с целью повышени  пропускной способности устройства , в каждый канал обмена введены вторые приемный и передающий регистры , второй элемент ИЛИ, блок фор мировани  признака обмена и регистр признака передачи, причем в дом канале выход первого передающего, регистра подключен ко второму информационному входу первого буферного регистра, третий информационный вход которого соединен с выходом второго передающего регистра, вторы.ч информационным входом второго буферного регистра и третьим информационным входом блока сравнени , управл ющим входом соединенного с выходом регистра признака передачи, вход выход и вхрд которого соответственно подключены к,,, третьему вход-выходу узла коммутации управл ющих сигналов и выходу блока формировани  признака обмена, первый и второй информационные входы, которого , соединены соответственно с первым и четвертым информационными входами первого буферного регистра, а управл ющий вход - со вторым ВЫХОДОМ узла синхронизации, выход второго приемного регистра соединен с первым входом второго элемента ИЛИ, вторым входом подключенного ко вторым выходам первого и второго буферных регистров , а выходом - к информационному входу второго передающего регистра, первый и второй управл ющие входы которого соединены соответственно с чет вертым выходом узла коммутации управ л ющих сигналов и вторым управл ющим входом первого передающего регистра, управл ющий вход второго приемного р гистра соединен с управл ющим входом первого приемного регистра, информационный вход второго приемного регистра К-го канала обмена соединен с выходом второго передающего регистра (К-1)-го канала обмена, информационный вход второго приемного регистра первого канала обмена соединен с выходом второго передающего регистра М-го канала обмена, четвертый информационный вход и третий выход первого буферного регистра, четвертый вход выход узла коммутации управл ющих сиг налов и второй вход узла синхронизации канала обмена  вл ютс  соот8 16 ветственно (-ми информационными вхо дом и выходом, управл ющим входом-выходом и запросным входом устройства.
2. 2. Устройство по п. 1, о т л и чающеес  тем, что, блок формировани  признака обмена содержит два узла сложени , первые входы которых соединены с первым информацион ным входом блока,а вторые входы - с управл ющим входом блока и через эле мент задержки с управл ющими входами первого и второго узлов сравнени , первые информационные входы которых подключены соответственно к выходам первого и второго узлов сложени , вторые информационные входы ко второму информационному входу блока , а выходы - к выходу блока.Источники информации, прин тые во внимание при экспертизе 1.-Авторское свидетельство СССР по за вке № 2557320/18-2, кп. G 06 F 3/0, 197.7. 2, Авторское свидетельство СССР по за вке № 2765316, кл, G Об F 3/0, 1979 (прототип).

   СГЦ. . ф1

   иг.2

   п. к