RU1793436C - Модуль матричного коммутатора - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть применено при построении соедста коммутации мультипроцессорных систем. Целью изобретени   вл етс  расширение функциональных возможностей за счет изменени  направлени  передачи на противоположное. В модуль введены четыре входные демультиплексоры, четыре блока элементов ИЛИ и триггеры управлени . 5 ил. 1 табл.

Description

Изобретение относитс  к вычислительной технике и может найти применение при построении средств коммутации мультипроцессорных систем,абонентских систем св зи с децентрализованным управлением, коммутационных средств параллельного обмена информацией в измерительных системах .

Известен модуль матричного коммутатора , содержащий блоки организации очереди сообщений, мультиплексор, регистр идентификатора модул , демультиплексор, регистр, триггер, два дешифратора, блок синхронизации, блок анализа очереди сообщений , два элемента сравнени , элемент И.

Недостатком основного изобретени   вл етс  ограниченна  область его применени , обусловленна  следующим. Передача сообщений осуществл етс  по двум конвейерам - по горизонтали и вертикали. Этим достигаетс  полна  св зность в системе , коммутационна  сеть которой основана на базе сети однотипных модулей. Однако, например, при отказе одного из модулей нарушаетс  обмен сообщени ми как в вертикальном , так и горизонтальном конвейере , что приводит к ограничению обменных взаимодействий, Кроме того, в вычислительных системах возникает необходимость адаптивной настройки средств передачи сообщений . В известном устройстве така  возможность отсутствует.

Целью изобретени   вл етс  расширение функциональных возможностей за счет возможности изменени  направлени  передачи на противоположное.

Поставленна  цель достигаетс  тем, что модуль матричного коммутатора, содержащий с первого по п тый блоки организации очереди сообщений, мультиплексор, блок анализа очереди сообщений, блок синхронизации , две схемы сравнени , демультиплексор , триггер запуска, два дешифратора. регистр идентификатора модул , регистр, элемент И, причем первый выход блока синхронизации соединен с управл ющим входом регистра идентификатора модул  и синхронизирующим входом регистра, выход первого пол  которого соединен с информационным входом демультиплексора, первый выход которого соединен с первым выходом модул , первые выход перпого-п ел С

XI

О

СА

N О)

о

ND

того блоков организации очереди сообщений с соответствующими информационными входами мультиплексора, пр мой выход триггера запуска соединен с управл ющим входом блока синхронизации, второй выход которого соединен с тактовыми входами первого-п того блоков организации очереди сообщений, выход элемента И соединен с R-входом триггера запуска; третий выход блока синхронизации соединен с информационным входом дёмультиплексора и пр мым , входом элемента И, выходы первого дешифратора соединены с соответствующими управл ющими входами первого-п - тотр блоков организации очереди сообщений, выходы первой и второй схем сравнени .соединены с входами второго дешифратора , выход которого соединен с уп- р а в гс  ю щи м .вх о до м де му л ьти о л е к с о ра, п е рвы ивы ход ре гистра и дентифи катора модул  соединен с первым входом первой схемы: сравнени , второй вход которой соединен с выходом второго пол  регистра и информационным входом демультиплексора , второй выход регистра идентификатора модул  соединен с первым входом -второй схемы сравнени , второй вход которой соединен с выходом демутильтиплексо- ра, вторые выходы первого-п того блоков организации очереди сообщений соединены с входом блока анализа очереди сообще- ний, выход которого соединен с управл ющим входом мультиплексора, и входом первого дешифратора, выход. мультиплексора соединен с информационным входам регистра, управл ющий выход блока анализа очереди сообщений соединен с S-входом триггера запуска и инверсным входом элемента И, дополнительно содержит с первого по четвертый входные демультиплексоры, с первого по четвертый блохи элементов ИЛИ, триггер управлени , вход установки в начальное состо ние которого соединен суправл ющим входо м.мод у- л  , пр мой выход триггера управлени  соединен с управл ющими входами перво- го-четверто го входных .демультиплексоров, первые выходы которых соединены с ин-. форма ционными входами соответственно второго-п то го блоков организации очереди сообщений, вторые выходы первогр-чет- вертото входных демультиплексоров соединены с первыми входами блоков с Т по 4 элементов ИЛИ, выходи которых соединены с выходами обмена модул , входы обменакоторого соединены с информационными входами входных де- мультиплексоров, вторые входы первого- четвертого блоков элементов ИЛИ

соединены соответственно с вторым-п тым выходами демультиплексора.

Сущность изобретени  состоит в следующем . В системе распределенной обработки матричного типа коммутации сообщений осуществл етс  матричным коммутатором, состо щим из однотипных модулей (М), Каждому модулю присваиваетс  номер, идентификатор , определ ющий его

О местоположение в матрице однотипных модулей . Коммутаци  сообщений в матрице модулей осуществл етс  по горизонтали (по строкам) и вертикали (столбце). При этом вертикальный и горизонтальный обмен в

5 матрице модулей реализуетс  в виде двух однонаправленных колец: сверху-вниз; снизу-вверх; справа-налево и слева-направо . Каждый модуль коммутации может изменить направление передачи сообще0 ни  на противоположное направление и тем самым расширить функциональные возможности модул , а следовательно, и область целесообразного его применени .

Определение принадлежности сообще5 ни  происходит путем анализа поступившей информации на основе сравнени  кода идентификатора модул  и адреснойУчасти передаваемого сообщени . При несовпадении этих кодов сообщение передаетс  сл.е0 дующему модулю.

Введение первого-четвертого демультиплексоров и обусловленных ими св зей . необходимо дл  коммутации поступающих сообщений либо к данному модулю, либо

5 транзитом к соседним модул м коммутации . ..

Введение триггера управлени  и обусловленных им св зей необходимо дл  идентификации и управлени , передачей

0 транзитом поступающих сообщений.

Введение первого-четвертогб блоков элементов ИЛИ и обусловленных ими св зей необходимо дл  сборки сообщений от собственного модул  либо от модулей, пере5 дающих сообщени  транзитом.

На фиг. 1 представлена функциональна  схема модул  матричного коммутатору; на фиг. 2-функциональна  схема i-ro(l 1.5). блока организации очереди сообщений (БО0 ОС); на фиг. 3-функциональна  схема блока анализа очереди сообщений (БАОС); на фиг. 4 и 5-структурные схемы образовани  матричных коммутаторов на основе отдельных .модулей. .

5 Модуль матричного коммутатора (фиг. 1) содержит первый-п тый блоки организации очереди сообщений (БООС) 1,1-1.5, регистр 2 идентификатора модул , блок анализа очереди сообщений (БАОС) 3, мультиплексор 4, блок из четырех входных демультиплексоров 5.1-5.4, демультиплексор 6. блок синхронизации 7, первый 8 и второй 9 дешифраторы, регистр 1.0. первый 11 и второй 12 элементы сравнени , триггер запуска 13, триггер управлени  14, первый- четвертый блоки элементов ИЛИ 15.1-15.4, элемент И 16, информационный вход 17, информационные входы обмена 18.1-18.4, управл ющий вход 19 модул , информационный выход 20, информационные выходы обмена 21.1-21.4 1-й (I 1,5) блок организации очереди сообщений (БООС) (фиг. 2} содержит с первого по К-1 регистры 22.1-22.К, где К - глубина очереди сообщений, группу из (К-1) блока элементов ИЛИ 23.1-23.К-1, первую группу из элементов И 24.1-24.К, вторую группу из К элементов И 25.1-25. К, группу из К элементов ИЛИ 26.1-26.К, де- .мультиплексор 27, первый элемент И 28, второй элемент И 29, элемент НЕ 30, элемент ИЛИ 31, элемент задержки 32, регистр 33 глубины очереди.

Блок анализа очереди сообщений (фиг. 3) содержит с первого по дес тый элементы сравнени  34.1-34.10. элемент ИЛИ 35, узел 36 посто нной пам ти.

Назначение основных элементов и узлов модул  состоит в следующем.

Блоки 1.1-1.5 организации очереди сообщений предназначены дл  организации очередей сообщений, поступающих от четырех аналогичных устройств и собственного устройства, например процессорного модул  (элемента) (ПЭ) в мультипроцессорной системе матричного типа.

Регистр 2 идентификатора модул  предназначен дл  хранени  кода, определ ющего местоположение модул  в матрице модулей коммутатора.

Блок 3 анализа очереди сообщений предназначен дл  анализа загруженности блоков 1,1-1.5 организации очереди сообщений и организации их опроса в зависимости от длины очереди поступивших сообщений.

i-й входной демультиплексор 5.1 предназначен дл  коммутации входного сообщени  на модуль либо транзитом в противоположное направление обмена (фиг. 4).

Выходной демультиплексор б предназначен дл  коммутации сообщени  в зависимости от его принадлежности в одно из п ти направлений к соседним модул м и собственному процессорному элементу (или иному операционному устройству).

Модуль работает следующим образом.

Матричный коммутатор состоит из множества однотипных программируемых модулей , осуществл ющих передачу

сообщений в четырех направлени х: влево, вправо, вверх, вниз.

Така  организаци  обмена сообщени ми позвол ет организовать двойное кольцо 5 как в строке, так и в столбце матричного коммутатора. Это расшир ет область обменных взаимодействий, а следовательно, уменьшает врем  коммутации сообщений в вычислительном процессе.

0 Пусть необходимо осуществить коммутацию сообщени  от модул  с номером (31) к модулю с номером (13). В этом случае сообщение поступает на вход 17 (фиг. 1) модул  и заноситс  в блок 1.1 организации

5 очереди сообщений.

Так как регистры 22.1-22.К блока 1.1 (фиг. 2) находились в нулевом состо нии, то на выходах элементов И 24,1-24.К присутствуют сигналы логических Г. Эти сигналы

.0 поступают на управл ющий вход демуль- типлексора 27 и определ ют запись сообщени  в регистр 22.1 через блок элементов ИЛИ 23.1.

Состо ние регистра 22.1 отлично от ну5 левого и.на выходах элементов И 24.1-24.К будет код 11...О, который заноситс  в регистр 33 глубины очереди. На выходе элемента НЕ 30 по вл етс  сигнал логической 1, идентифицирующий наличие информз0- ции в блоке 1,1. Этот сигнал одновременно с кодом длины очереди с выхода регистра 33 поступаете выхода блока 1.1 на вход блока анализа очереди сообщений (фиг. 1, 3). На выходе элемента ИЛИ 35 (фиг. 3) формиру5 етс  сигнал логической 1, устанавливаю- , щий триггер 13 запуска в единичное состо ние.

Так как очереди сообщений в блоках 1.2-1.5 пусты, то на выходе элементов срав0 нени  34.1-34.5, формируетс  сигнал больше , этот сигнал поступает на вход узла 36 посто нной пам ти и образует на его выходе код опроса блока 1.1. Этот код поступает .

5 на управл ющий вход мультиплексора 4 и по первому тактовому импульсу с выхода блока 7 синхронизации информаци  с регистра 22.1 блока 1.1 через мультиплексор 4 будет записана в регистр 10.

0 Передаваемое сообщение состоит из двух частей - адресной и операционной. Адресна  часть определ ет местоположение модул -получател  информации по горизонтали (в строке) и вертикали (в столбце).

5 Поэтому при Несовпадении адресов по горизонтали и вертикали с кодом - идентификатором модул , считываемым из регистра 2, на элементах сравнени  11 и 12, дешифратором 9. определ етс  направление дальнейшего продвижени  сообщени  через демультиплексор и соответствующий блок

элементов ИЛИ 15.1(1 1.4) на выход модул  к другим аналогичным модул м матричного коммутатора.

Очередной тактовый импульс с выхода блока 7 синхронизации поступает на вход синхронизации блока 1.1. Этот сигнал через элемент И 28 и элементы ИЛИ 26.1-26.К поступает на входы записи (чтение регистров 22.1-22.К. в результате чего происходит сдвиг информации). Так как регистр 22.2 -был в нулевом состо нии, то в регистр 22.1 будет записана нулева  информаци /На выходе элемента НЕ 30 будет сигнал логического О. Если очередь сообщений в блоках 1.2-1.5 пуста, то на выходе элемента ИЛИ 35 (фиг. 3) будет сигнал логического О. Этот сигнал поступает на инверсный вход элемента И 16 и разрешает тем самым по оче- : редному тактовому импульсу с выхода блока 1 7 синхронизации обнуление триггера 13 запуска , v - - ;

Выбор направлени  передачи информации в матричном коммутаторе происходит следующим образом. Адресна  часть сообщени  сравниваетс  с адресом (идентификатором ) модул  по номерам строки и столбца и определ етс  одно из п ти возможных направлений передачи по следую- ще му правилу.. . .:. . . ,;,

Пусть А и В - коды адресов модул  соответственно по горизонтали и вертикали в матричном коммутаторе, а С и D - коды адресов приемника информации. Процедура выбора направлени  передачи информации определ етс  таблицей.

Процедура выбора направлени  продвижени  информации реализуетс  дешифратором 9.

Процедура опроса блоков 1.1-1.5 организации очереди сообщений основана на

приоритетном обслуживании блоков, имеющих максимальную глубину очереди сообщений , При равенстве очередей осуществл етс  последовательный их опрос , начина  с блока 1.1, что реализуетс  блоком 3 анализа очереди сообщений.

Сравнение кодов длин (глубины) очередной осуществл етс  элементами сравнени  34.1-34.10 и в зависимости от их

соотношени  с выходов узла 36 посто нной пам ти выдаетс  код опроса блока 1.1-1.5. Узел 36 посто нной пам ти реализуетс  в виде программируемой логической матрицы (ПЛМ),

При необходимости реализации двойных конвейеров матричным коммутатором (фиг. 5) и выдаче транзитом, мину  модуль сообщени , в противоположном направлении на управл ющий вход 19 модул  матричного коммутатора (фиг. 1) подаетс  сигнал логической 1. .

Этот сигнал поступает на S-вход триггера 14 управлени  и устанавливает его в единичное состо ние. На пр мом выходе

триггера 14 будет сигнал логической 1, поступающий на управл ющие входы первого-четвертого входных демультиплексо- ров 5.1...5.4.

Единичный, сигнал на управл ющем входе 1-го (I 1,4) входного демультиплексо- ра 5.I обусловливает поступление сообще- ни  с соответствующего входа 18.1 на второй выход входного демультиплексора 5.1 и через соответствующий блок элементов ИЛИ 15.1 поступает на противоположный выход 21.1 модул  к соседнему модулю откуда поступило сообщение. Далее модуль функционирует аналогично описанному.

. .

Ф о р м у л а и з о б р е т е н и л Модуль матричного коммутатора по авт. св. N 1575167, от л и чаю щи и с   тем, что, с целью расширени  функциональных возможностей за счет возможности изменени  направлени  передачи сообщений на противоположное , модуль дополнительно содержит с первого по четвертый входные демультиплексоры,с первого по четвертый блоки элементов ИЛИ и триггер управлени , причем установочный вход триггера управлени   вл етс  входом установки модул , а вход сброса триггера  вл етс  входом уста- новки в начальное состо ние, пр мой выход триггера управлени  соединен с управл ющими входами первого-четвертого входных демультиплексоров, перва  группа выходов которых соединена соответственно с информационными входами второго-п того блоков организации очереди сообщений, втора  группа выходов первого-четвертого входных демультиплексоров соединена соответственно с первыми входами первого- четвертого блоков элементов ИЛИ, выходы которых образуют второй информационный выход модул , вторые входы первого-четвертого блоков элементов ИЛИ соединены соответственно с выходами выходного демультиплексора .

Фиг.1

«

v«

m

т

ШТЙ

01

6

f

9Ct7C6iL

Фиг. 3

фиг.4

фиг. 5

ПРИ НОРМАЛЬНОМ ФУНКЦИОНИРОВАНИИ

(ЩИРОКО&ЕШ ТЕЛЬНЫИ ОБМЕН СООБЩЕН И Я МИ)