SU1256037A1 - Многоканальное устройство дл обмена данными между модул ми вычислительной системы - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть испль- зовано в многомашинных и многопроцессорных вычислительных системах, построенных на основе использовани  общей магистрали дл  обмена данными между абонентами . Цель предлагаемого изобретении - расширение класса решаемых задач устройства за счет реализации на нем совмещенных во времени функций буферизации и передачи данных через общую магистраль. Цель достигаетс  тем, что в каждый канал многоканального устройства, содержащий по два элемента И, ИЛИ, три элемента НЕ, триггер и два элемента задержки, введены шесть элементов И, элемент ИЛИ, два формировател  импульсов, три триггера, три элемента задержки, четыре счетчика, дешифратор , две схемы сравнени  и два блока буферной пам ти. Устройство обеспечивает передачу данных между абонентами без их участи  в этом процессе, что позвол ет абонентам использовать освободившеес  врем  на решение функциональных задач. 2 ил. (О (Л ю ел Од о со

Description

Изобретение относитс  к вычислительной технике и может быть применено дл  построени  многоманшнных и многопроцессорных вычислительных систем (ВС) с использованием общей магистрали.

Цель изобретени  - расширение класса решаемых задач устройства путем обеспечени  возможности совмещени  функций буферизации и передачи данных через обп1.ую магистраль.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - пример выполнени  формировател  импульсов.

Устройство содержит каналы , (количество которых равно количеству модулей вычислительной системы), каждый из которых содержит четыре триггера, 2-5, первый , третий и второй элементы НЕ 6-8, иервый-четвертый, шестой, п тый, седьмой, восьмой элементы И 9-16, второй, первый и третий элементы ИЛИ 7-19, первый, третий, второй и четвертый элементы 20- 23 задержки, два формировател  24 и 25 импульсов, четыре элемента И-НЕ 26-29, два блока 30 и 31 буферной пам ти, четыре счетчика 32-35, две схемы 36 и 37 сравнени , дешифратор 38, вход 39 сигнала опроса канала, выход 40 сигнала опроса канала, информационные вход 41 и выход 42 канала, выход 43 сигнала разрешени  выдачи канала, вход 44 сигнала выдачи канала, выход 45 сигнала разрешени  запроса канала, выход 46 сигнала прерывани  , вход 47 сигнала запроса канала , линию 48 опроса устройства, шину 49 запрета устройства, шину 50 стробировани  устро йстиа, шипу 51 ответа устройства, шину 52 адреса устройства, шину 53 данных устройства.

Формирователи 24 и 25 содержат (фиг. 2) элемент 54 задержки, элемент НЕ 55 и элемент И 56 и предназначены дл  выработки одиночного импульса по переднему фронту входного сигнала.

В каждом канале информационные вход 41 и выход 42 каналов 1, а также выход 43 сигнала разренлени  выдачи, вход 44 сигнала выдачи, выход 45 сигнала разрешени  запроса, выход 46 сигнала прерывани , вход 47 сигнала запроса подключаютс  к одному модулю (источнику запросов на обмен данными ), вход щему в вычислительную систему .

Триггеры 2 предназначены дл  формировани  сигнала запрета в шине 49 запрета после выбора наиболее нриоритетного канала 1 перед обменом данными через шину 53 данных и захвата магистрали этим каналом на врем  обмена данными.

Триггеры 3 предназначены дл  формировани  сигнала стробировани  дешифраторов 38 При выборе приемного канала 1 и передаче данных в этот канал из шины 53 данных.

Триггеры 4 и 5 предназначены дл  запоминани  режима, в котором производилось обращение к блокам 30 и 31 буферной пам ти.

Блоки 30 и 31 буферной пам ти предназначены дл  временного хранени  данных, которые Соответственно выдаютс  и принимаютс  через шину 53 данных, причем  чейки пам ти блока 30 имеют дополнительные разр ды дл  хранени  адреса модул ,

которому предназначены данные. Блоки 30 и 31  вл ютс  двухадресной пам тью, могут быть выполнены, например на БИС типа КР 1802 ИР1, и состо т из двух каналов записи-считывани . При этом один из каналов

r пам ти используетс  дл  записи, а другой дл  считывани  данных.

Счетчики 32-35 предназначены дл  указани  адресов, по которым производитс  з-а- пись (считывание) данных в каждом из каналов пам ти блоков 30 и 31. После оче0 редного обращени  к одному из каналов пам ти блоков 30 и 31 соответствующий счетчик увеличивает свое состо ние на «1. Достигнув своего максимального значени , равного количеству  чеек в блоке буферной пам ти, счетчик после следующего об5

0

раш,ени  устанавливаетс  в нулевое состо ние (т... е. счетчики 32-35 работают циклически ).

Схема 36 сравнени  вырабатывает сигнал совпадени  при равенстве содержимых счетчиков 32 и 33, а схема 37 сравнени  - при равенстве содержимых счетчиков 34 и 35. Дешифраторы 38 предназначены дл  дешифрации адреса, выдаваемого в шину 52 адреса , причем в каждом из каналов 1 с входом элемента И 16 соедин етс  выход дешифратора 38, соответствующий номеру канала . Остальные выходы дешифратора 38 в каналах не используютс .

Устройство работает следующим образом.

Первоначально триггеры 2-5, счетчики 32-35 наход тс  в нулевом состо нии. 0Рассмотрим работу устройства на примере передачи данных между двум  модул ми (например, микро-ЭВМ), вход щими в вычислительную систему (ВС). Один из этих модулей  вл етс  источником, а другой - приемником информации (модули вычис- 5 лительной системы на фиг. 1 не показаны). При этом каналы 1, подключенные к источнику и приемнику информации, называют соответственно каналом-источником и каналом-приемником .

При необходимости выдачи данных источник анализирует состо ние выхода 43 своего канала 1. В начальном состо нии, так как содержимое счетчиков 32 и 33 равно «О, а триггер 4 находитс  в нулевом состо нии , на выходе 43 с помощью элемен- 5 та И-НЕ 26 устанавливаетс  единичный сигнал, который свидетельствует о наличии свободных  чеек в блоке 30 буферной пам ти . При наличии на выходе 43 канала

источника единичного сигнала источник выдает на вход 44 сигнал «Выдача, который через элемент И 13 поступает на вход счетчика 32, вход записи блока 30 буферной пам ти и вход триггера 4. Данные и адрес приемника, которому они предназначены, через информационный вход 41 записываютс  параллельным кодом в  чейку пам ти блока 30, адрес которой определ етс  содержимым счетчика 32 (при первом обращении - в нулевую  чейку). По заднему фрон- ту сигнала «Выдача счетчик 32 увеличивает свое состо ние на «1, а триггер 4 устанавливаетс  в единичное состо ние. После этого источник либо переходит к выполнению основной программы, либо аналогичным образом заносит адрес и данные в следующую  чейку пам ти блока 30.

Так как содержимое счетчиков 32 и 33 стало различным, то на выходе схемы 36 сравнени  по витс  нулевой сигнал, а на выходе элемента И-НЕ 27 - единичный сигнал, который свидетельствует о наличии требовани  на захват магистрали дл  обмена данными (единичный сигнал на выходе элемента И-НЕ 26 сохран етс ). Единичный сигнал с выхода элемента 27 через элемент И 9 устанавливает триггер 2 в единичное состо ние. При этом с помощью элемента НЕ 8 в щине 49 запрета устанавливаетс  сигнал запрета, который с помощью элементов НЕ 6 и элементов И 9 соответствующих каналов блокирует дальнейшую регистрацию запросов в каналах 1. За это вре- м  на триггерах 2 других каналов-источников также могут быть зафиксированы требовани  на обмен данными.

С этого момента времени начинаетс  выбор старшего по приоритету запроса, в результате которого останетс  в «1 триггер 2 в канале, имеющем наивысщий приоритет из всех затребовавших магистраль дл  обмена (приоритет канала уменьшаетс  с увеличением его номера, т. е. первый канал имеет наивысший приоритет). Триггеры 2 всех остальных каналов установлены.в «О с помощью сигнала опроса, который формируетс  на выходе 40 старшего по приоритету канала (из числа затребовавших .магистраль ) и через линию 48 опроса поступает на вход 39 соседнего канала (с меньшим при- оритетом), который через элемент ИЛИ 17 сбрасывает триггер 2 и одновременно через элемент ИЛИ 18 поступает на выход 40 этого канала и т. д., пока не сброс тс  триггеры 2 всех каналов более низкого приоритета . После того, как закончатс  переходные процессы при выборе старшего по приоритету запроса, срабатывает элемент 20 задержки и на выходе элемента И 10 в наиболее приоритетном канале 1 по вл етс  единичный сигнал, который свидетельствует о разрешении выдачи данных из этого канала 1 в магистраль. Этот сигнал поступает на вход формировател  24, который вы

рабатывает одиночный импульс, устанавливающий через элемент ИЛИ 19 триггер 3 в единичное состо ние. Единичный сигнал с выхода триггера 3 поступает через элемент И 14 на в.ход разрешени  считывани  блока 30. входы счетчика 33 и триггера 4. По сигналу считывани  данные и адрес приемника выдаютс  из  чейки пам ти блока 30, адрес которой определ етс  содержимым счетчика 33 (при первом обращении - из нулевой  чейки), соответственна в шину 53 данных и шину 52 адреса. Через врем  задержки элемента 22 задержки, рассчитанное на максимальное врем  распространени  сигналов в шинах на выходе элемента И 12 по вл етс  единичный сигнал, поступающий через шину 50 стробировани  на входы стро- бировани  дешифраторов 38 всех каналов 1. На адресный вход дешифраторов 38 поступает адрес с шины 52 адреса. В канале- приемнике на соответствующем выходе дешифратора 38 по вл етс  единичный сигнал, который поступает через элемент И 16 (при первом обращении вход элемента И 16 открыт , так как при нулевом состо нии триггера 5 на выходе элемента И-НЕ 28 вырабатываетс  «1) на вход разрешени  записи блока 31 буферной пам ти, входы счетчика 35, триггера 5 и формировател  25, который вырабатывает одиночный импульс, поступающий в типу 51 ответа. По сигналу записи данные, установленные на шине 53 данных записываютс  в  чейку пам ти блока 31 канала-приемника, адрес которой определ етс  содержимым счетчика 35 (при первом обращении - в нулевую  чейку). Импульс с выхода формировател  25 канала-приемника через шину 51 ответа и через элемент 23 задержки канала-источника, врем  задержки которого рассчитано на врем , достаточное дл  записи данных в блок 31 канала-приемника, устанавливает в канале- источнике триггер 3 в нулевое состо ние, устанавлива  таким образом нулевой сигнал через элемент И 14 на входе разрещени  считывани  блока 30, на входах счетчика 33 и входе триггера 4. Счетчик 33 при этом увеличивает свое состо ние на «1, а триггер 4 переходит в нулевое состо ние. После обнулени  триггера 3 канала-источника в шине 50 стробировани  через элемент И 12 устанавливаетс  нулевой сигнал, который запрещает дешифрацию адреса в дешифраторах 38 каналов 1. При этом в канале-приемнике через элемент И 16 устанавливаетс  нулевой сигнал на входе разрешени  записи блока 31 буферной пам ти, входах счетчика 35 и триггера 5. Счетчик 35 увеличивает свое состо ние на «1, а триггер 5 устанавливаетс  в единичное состо ние. Таким образом, в канале-приемнике состо ни  счетчиков 34 и 35 стали различными, поэтому на выходе схемы 37 срав 1ени  установитс  нулевой сигнал, а на выходе элемента И-НЕ 29 установитс  единичный

сигнал, который свидетельствует о наличии данных Ei блоке 31 буферной нам ти. Этот ноступает на вход элемента И 15 и выход 45 разрешени  запроса. Приемник информации периодически анализирует состо ние выхода 45 своего канала 1. При наличии на выходе 45 единичного сигнала приемник информации выдает на вход 47 сигнал «Запрос, который через элемент И 15 поступает на вход разрешени  считывани  блока 31 буферной пам ти, входы счетчика 34 и триггера 5. При этом данные из  чейки нам ти блока 31, адрес которой определ етс  состо нием счетчика 34 (при первом обращении - из нулевой  чейки), вы- л аютс  через информационный выход 42 в приемник информации. По заднему фронту сигнала «Запрос счетчик 34 увеличивает свое состо ние на «1, а триггер 5 устанавливаетс  в нулевое состо ние. В случае, если из источника информации в блок 30 буферной нам ти канала-источника поступило несколько слов данных, предназначенных дл  передачи (причем адреса приемников могут быть различными), то содержимое счетчиков 32 и 33 после первой передачи данных останутс  различными. При этом на выходе схемы 36 сравнени  присутствует нулевой сигнал, а на выходе элемента И - НЕ 27 установлен единичный сигнал, который, инвертиру сь на элементе НЕ 7, не приводит к сбросу триггера 2. Так как триггер 2 канала-источника остаетс  в единичном состо нии , то вход элемента И 11 этого канала будет открыт дл  прохождени  сигнала ответа, задержанного на элементе 21 задержки . В результате триггер 3 канала-источника будет вновь установлен в единичное состо ние и аналогичным образом будет-осуществлена передача следующего слова данных в блок 31 канала-приемника. В случае, ес.ч после передачи очередного слова данных содержимые счетчиков 32 и 33 оказываютс  одинаковыми, то на выходе схемы 36 сравнени  формируетс  единичный сигнал, а на выходе элемента И-НЕ 27 при условии , что триггер 4 находитс  в нулевом состо нии, т. е. производилось считывание из блока 30, вырабатываетс  нулевой сигнал , свидетельствующий о том, что блок 30 буферной пам ти пуст. Этот сигнал, пройд  через элемент НЕ 7 и элемент ИЛИ 17, сбрасывает триггер 2. При этом с помощью элемента НЕ 8 в щине 49 запрета устанавливаетс  нулевой сигнал, т. е. разрешаетс  производить захват магистрали другим каналам-источникам.

Таким образом, после захвата магистрали наиболее приоритетным каналом-источником он осуществл ет передачу всех сообщений из своего блока 30 буферной пам ти , т. е. реализуетс  принцип чередующегос  приоритета при передаче сообщений, который дает возможность сократить количество ситуаций вы влени  наиболее приоритетного источника по сравнению со способом , когда после передачи одного сообщени  магистраль освобождаетс  и снова осуществл етс  процесс вы влени  наиболее приоритетного источника.

В процессе обмена данными возможны следующие ситуации.

1.При выдаче данных из источника информации в канал-источник все  чейки блока 30 буферной пам ти зан ты.

При этом содержимые счетчиков 32 и 33

равны между собой, т. е. на выходе схемы 36 сравнени  присутствует единый сигнал , а триггер 4 находитс  в единичном состо нии (до этого производилась запись в блок 30). В этом случае с выхода элемента И-НЕ 26 на вход элемента И 13 и на выход 43 выдаетс  нулевой сигнал, запрещающий производить сигнал в блок 30, а с выхода элемента И-НЕ 27 выдаетс  единичный сигнал, поступающий в качестве

Q сигнала запроса на захват магистрали на вход элемента И 9.

2. При выдаче данных из блока 30 канала-источника в блок 31 канала-приемника все  чейки блока 31 буферной пам ти зан ты . При этом содержимые счетчиков 34 и 35 равны между собой, т. е. на выходе схемы 37 сравнени  присутствует единичный сигнал, а триггер 5 находитс  в единичном состо нии (до этого производилась запись в блок 31). В этом случае с выхода

Q элемента И-НЕ 28 на вход элемента И 16 выдаетс  нулевой сигнал, запрещающий производить запись в блок 31 и формировать с помощью формировател  25 сигнал ответа. Нулевой сигнал с выхода элемента И - НЕ 28 поступает также через выход 46 в при5 емник информации. По этому сигналу приемник информации прерывает программу обработки данных и производит считывание данных, записанных в блоке 31 буферной пам ти, путем выдачи сигнала «Запрос на вход 47 канала-приемника. При этом с выхо0 да элемента И-НЕ 29 на вход элемента И 15 и выход 45 разрещени  запроса выдаетс  единичный сигнал.

Так как в первом случае возможны простои источников информации, а во втором случае осуществл етс  прерывание приемников информации, то это может привести к снижению производительности ВС. Поэтому емкость блоков 30 и 31 буферной пам ти должна быть рассчитана таким образом, чтобы веро тность переполнени  блоков 30

5

0

И 31 была достаточно мала.

Claims (1)

1. Формула изобретени 

   Многоканальное устройство дл  обмена данными между модул ми вычислительной системы, содержащее М каналов, каждый из которых содержит триггер, три элемента НЕ, элемент задержки, два элемента ИЛИ

   и два элемента И, причем в каждом канале выход первого элемента НЕ соединен с первым входом первого элемента И, выход которого соединен с единичным входом первого триггера, единичный выход которого соединен с первыми входами первого элемента ИЛИ и второго элемента И и входом первого элемента задержки, выход которого соединен с вторым входом второго элемента И, вход первого элемента НЕ и выход второго элемента НЕ соединены через шину запрета устройства, второй вход первого элемента И соединен с входом третьего элемента НЕ, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с нулевым входом первого триггера, нулевой выход которого соединен с входом второго элемента НЕ, вторые входы первого и второго элементов ИЛИ i-ro канала соединены через линию опроса с выходом первого элемента ИЛИ i-1-го канала (i 2, М), отличающеес  тем, что, с целью расширени  класса решаемых задач, в каждый канал введены три триггера, шесть элементов И, элемент ИЛИ, три элемента задержки , два формировател  импульсов, четыре элемента И-НЕ, два блока буферной пам ти, четыре счетчика, две схемы сравнени , дешифратор, причем в каждом канале выход второго элемента И соединен с первым входом третьего элемента И и входом первого формировател  импульсов, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен с единичным входом второго триггера, единичный выход которого соединен с первыми входами четвертого и п того элементов И и входом второго элемента задержки, выход которого соединен с вторым входом четвертого элемента И, выход которого соединен с шиной стробировани  устройства, второй вход третьего элемента ИЛИ соединен с выходом третьего элемента И, второй вход которого соединен с выходом третьего элемента задержки, вход которого соединен с нулевым эходом второго триггера и выходом четвертого элемента задержки, вход которого соединен с шиной ответа устройства , выход шестого элемента И соединен с входом первого счетчика, входом записи первого блока буферной пам ти и единичным входом третьего триггера, единичный и нулевой выходы которого соединены соответственно с первыми входами первого и второго элементов И-НЕ, выход которого соединен с первым входом шестого элемента И и с входом сигнала разрешени  выдачи модул  вычислительной системы, группа выходов первого счетчика соединена с входом адреса записи первого блока буферной пам ти и первой группой входов первой схемы сравнени , выход которой соединен с вторыми входами первого и второго элементов И-НЕ, выход второго элемента И-НЕ соединен с вторым входом п того элемента И и входом третьего элемента НЕ, выход п того элемента И соединен с входом считывани  первого блока буферной пам ти , входом второго счетчика и нулевым входом третьего триггера, информацион0 ный вход первого блока буферной пам ти соединен с информационным выходом модул  вычислительной системы, а перва  и втора  группы информационных выходов - соответственно с шиной адреса устройства и с шиной данных устройства, группа вы5 ходов второго счетчика соединена с входом адреса считывани  первого блока буферной пам ти и второй группой входов первой схемы сравнени , выход седьмого элемента И соединен с входом третьего счетчика, входом считывани  второго блока буферной пам ти и нулевым входом четвертого триггера , единичный и нулевой выход которого соединены соответственно с первыми входами третьего и четвертого элементов И-НЕ, выход последнего соединен с первым вхо5 дом седьмого элемента И и с выходом сигнала разрешени  запроса модул  вычислительной системы, группа выходов третьего счетчика соединена с входом адреса считывани  второго блока буферной пам ти и первой группой входов второй схемы сравнени ,

   0 выход которой соединен с вторыми входами третьего и четвертого элементов И-НЕ, выход третьего элемента И - НЕ соединен с первым входом восьмого элемента И и входом сигнала прерывани  модул  вычислительной системы, выход восьмого элемента И

   5 соединен с входом записи второго блока буферной пам ти, входом второго формировател  импульсов, единичным входом четвертого триггера и входом четвертого счетчика, группа выходов которого соединена с входом адреса записи второго блока буферного пам ти и второй группой входов второй схемы сравнени , информационный вход второго блока буферной пам ти соединен с шиной данных устройства, а информационный выход - с информационным входом модул 

   5 вычислительной системы, выход второго формировател  импульсов соединен с шиной ответа устройства, информационный и стро- бирующий входы дешифратора соединены соответственно с шинами адреса и стробировани  устройства, а выход - с вторым вхо0 дом восьмого элемента И, вторые входы шестого и седьмого элементов И соединены со ответственно с выходами сигналов выдачи и запроса модул  вычислительной системы.

   0

   сриг.1

   484958Sf5253

   фиг. 2

   Составитель В. Вертлиб

   Редактор С. ПатрушеваТехред И. ВересКорректор М. Максимишинец

   Заказ 4825/49Тираж 671Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий

   113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Филиал ППП «Патент, г. Ужгород, ул. Проектна , 4