SU1612303A1 - Многоканальное устройство дл приоритетного подключени источников информации к общей магистрали - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть применено дл  построени  многомашинных и многопроцессорных вычислительных систем с использованием общей магистрали. Цель изобретени  - повышение надежности за счет резервировани  тактов выдачи импульсов в шину ответа устройства. Достижение цели обеспечиваетс  введением в каждый канал устройства элемента задержки, двух элементов запрета, триггера и формировател  импульсов. Триггер обеспечивает переключение трактов формировател  сигнала в шину ответа при отказе одного из них. Элемент задержки и первый элемент запрета образует первый резервный тракт выдачи импульсов в шину ответа, а формирователь импульсов и второй элемент запрета - второй резервный тракт. 2 ил.

Description

Изобретение относитс  к вычислительной технике и может быть применено дл  построени  многомашинных и многопроцессорных вычислительных систем (ВС) с использованием общей магистрали.

Целью изобретени   вл етс  повышение надежности устройства за счет резервировани  тактов выдачи импульсов в шину ответа устройства.

На фиг. 1 изображена структурна  схема устройства; на фиг.2 - пример выполнени  формировател  импульсов.

Устройство содержит каналы 11 - 1 м (м - количество модулей вычислительной системы), каждый из которых содержит четы ре триггера 2-5, первый 6, третий 7 и второй 8 элементы НЕ, первый 9, второй 10, четвертый 11, п тый 12, шестой 13, третий 14, седьмой 15 и восьмой 16 элементы И, второй 17, первый 18 и третий 19 элементы ИЛИ, первый 20,

третий 21, второй 22 и четвертый 23 элементы задержки, два формировател  24 и 25 импульсов, второй 26, первый 27, третий 28 и четвертый 29 элементы И-НЕ, два блока 30 и 31 буферной пам ти, четыре счетчика 32 - 35, две схемы 36 и 37 сравнени , дешифратор 38, вход 39 сигнала опроса канала , выход 40 сигнала опроса канала, информационные вход 41 и выход 42 канала , выход 43 сигнала разрешени  выдачи канала, вход 44 сигнала выдачи канала, выход 45 сигнала разрешени  запроса канала, выход 46 сигнала прерывани  канала, вход 47 сигнала запроса канала, шину 48 опроса устройства, шину 49 запрета устройства, шину 50 стробировани  устройства, шину 51 ответа устройства, шину 52 адреса устройства , шину 53 данных устройства, п тый элемент 54 задержки канала, третий формирователь 55 импульсов канала, перю

СлЗ

вый элемент 56 запрета канала, п тый триггер 57 канала, второй элемент 58 запрета канала.

Формирователи 24, 25 и 55 содержат (фиг.2) элемент 59 задержки, элемент НЕ 60 и элемент И 61 и предназначены дл  выработки единичного импульс.а по переднему фронту входного сигнала.

Устройство работает следующим образом .

Первоначально триггеры 2 - 5 и 57 и счетчики 32 - 35 наход тс  в нулевом состо-  нии.

I Рассмотрим работу устройства на при- 1 мере передачи данных между двум  модул - 1 ми (например, микроЭВМ), вход щими в вычислительную систему (). Один из этих I модулей  вл етс  источником, а другой при- I емником информации (модули вычислитель- I ной системы не показаны). При этом каналы И, подключенные к источнику и приемнику I информации, называют соогветственно ка- J. налом-источником и каналом-приемником. При необходимости выдачи данных ис- 1 точник анализирует состо ние выхода 43 I своего канала 1. В начальном состо нии, так I как содержимое счетчиков 32 и 33 равно О, I а триггер 4 находитс  в нулевом состо нии, I на выходе 43 с помощью элемента И-НЕ 26 устанавливаетс  единичный сигнал, который свидетельствует о наличии свободных  чеек в блоке 30 буферной пам ти. При наличии на выходе 43 канала источника единичного сигнала источник выдает на вход 44 сигнал Выдача, который через элемент И 13 поступает на вход счетчика 32, вход за- j писи блока 30 буферной пам ти и единич- I ный вход триггера 4. Данные и адрес приемника, которому они предназначены, через информационный вход 41 записываютс  параллельным кодом в  чейку пам ти блока 30, адрес которой определ етс  содержимым счетчика 32 (при первом обращении - в нулевую  чейку).

По заднему фронту сигнала Выдача счетчик 32 увеличивает свое состо ние на 1, а триггер 4 устанавливаетс  в единичное состо ние. После этого источник либо переходит к выполнению основной программы, либо аналогичным образом заносит адрес и данные в следующую  чейку пам ти блока 30,

Так как содержимое счетчиков 32 и 33 стало различным, то на выходе схемы 36 сравнени  по витс  нулевой сигнал, а на выходе элемента И-НЕ 27 - единичный сигнал , который свидетельствует о наличии требований на захват магистрали дл  обмена данными (единичный сигнал на выходе элемента И-НЕ 26 сохран етс ). Единичный сигнал с выхода элемента И-НЕ 27 через элемент И 9 устанавливает триггер 2 в единичное состо ние. При этом с помощью элемента НЕ 8 в шине 49 запрета устанав- 5 ливаетс  сигнал запрета, который с помощью элементов НЕ 6 и элементов И 9 соответствующих каналов 1 блокирует дальнейшую регистрацию запросов в каналах 1. За это врем  на триггерах 2 других каналов0 источников также могут быть зафиксированы требовани  на обмен.

С этого момента, времени начинаетс  выбор старшего по приоритету запроса, в результате которого в единичном состо нии

5 останетс  триггер 2 в канале, имеющем на ивысший приоритет из всех затребовавших

магистраль дл  обмена (приоритет канала

уменьшаетс  с увеличением его номера, т.е.

первый канал имеет наивысший приоритет).

0 Триггеры 2 всех остальных каналов установлены в О с помощью сигнала опроса, который формируетс  на выходе 40 старшего по приоритету канала (из числа затребовавших магистраль) и через шину 48 опроса посту5 пает на вход 39 соседнего канала (с меньшим приоритетом), в котором через элемент ИЛИ 17сбрасываеттриггер2 и одновременно через элемент ИЛИ 18 поступает на выход 40 этого канала и т.д.. пока не сброс тс 

0 триггеры 2 всех каналов более низкого приоритета . После того, как закончатс  пере- ходные процессы при выборе старшего по приоритету запроса, срабатывает элемент 20 задержки и на выходе элемента И 10 в

5 наиболее приоритетном канале 1 по вл етс  единичный сигнал, который свидетельствует о разрешении выдачи дынных из этого канала 1 в магистраль.

Этот сигнал поступаем на вход форми0 ровател  24,.который вырабатывает одиночный импульс, устанавливающий через элемент ИЛИ 19 триггер 3 в единичное состо ние . Единичный сигнал с выхода триггера 3 поступает через элемент И 14 на вход

5 разрешени  считывани  блока 30, входы счетчика 33 и триггера 4. По сигналу считывани  данные и адрес приемника выдаютс  из  чейки пам ти блока 30, адрес которой определ етс  содержанием счетчика 33 (при пер0 вом обращении - из нулевой  чейки), соответственно в шину 53 данных и шину 52 адреса. Через врем  задержки элемента 22 задержки, рассчитанное на максимальное врем  распространени  сигналов в шинах, на

5 выходе элемента И 12 по вл етс  единичный сигнал, поступающий через шину 50 стробировани  на входы стробировани  дешифраторов 38 всех каналов 1.

На адресный вход дешифраторов 38 поступает адрес с шины 52 адреса. В каналеприемнике на соответствующем выходе дешифратора 38 по вл етс  единичный сигнал , который поступает через элемент И 16 (при первом обращении вход элемента И 16 открыт, так как при нулевом состо нии триг- гера 5 на выходе элемента И-НЕ 28 установлена 1) на вход разрешени  записи блока 41 буферной пам ти, входы счётчика 35, триггера 5. элемента 54 задержки и формировател  25, который вырабатывает одиночный импульс, поступающий на вход триггера 57 и через элемент 56 запрета (элемент 56 запрета открыт, так как на его запрещающий вход поступает нулевой сигнал с элемента 54 задержки) в шину 51 ответа. По сигналу записи данные, установленные на шине 53 данных, записываютс  в  чейку пам ти блока 31 канала приемника, адрес которой определ етс  содержимым счетчика 35 (при первом обращении - в нуле- вую  чейку), Импульс с выхода формировател  25, установив по переднему фронту триггер 57 в единичное состо ние , закрывает элемент 58 запрета, что блокирует поступление импульса с форми- ровател  55 в шину 51. По заднему фронту импульса с формировател  55 триггер 57 переключаетс  в нулевое состо ние.

Таким образом, в шине 51 ответа будет сформирован лишь один импульс, который через элемент 23 задержки ка.нала-источни- ка, врем  задержки которого рассчитано на врем , достаточное дл  записи данных в блоке 31 канала-приемника, устанавливает в канале-источнике триггер 3 в нулевое со- сто ние, устанавлива  таким образом нулевой сигнал через элемент И 14 на входе разрешени  считывани  блока 30, на входах счетчика 33 и триггера 4. Счетчик 33 при этом увеличивает свое состо ние на 1, а триггер 4 переходит в нулевое состо ние. После обнулени  триггера 3 канала-источ ника в шине 50 стробировани  через элемент И 12 устанавливаетс  нулевой сигнал, который запрещает дешифрацию адреса в 4 дешифраторах 38 каналов 1. При этом в канале-приемнике через элемент И 16 устанавливаетс  нулевой сигнал на входе разрешени  записи блока 31 буферной пам ти, входах счетчика 35 и триггера 5. Счетчик 35 5 увеличивает свое состо ние на 1, а триггер 5 устанавливаетс  в единичное состо ние .

Таким образом в канале-приемнике состо ни  счетчиков 34 и 35 стали различны- 5 ми. поэтому на выходе схемы 37 сравнени  установитс  нулевой сигнал, а на выходе элемента И-НЁ 29 установитс  единичный сигнал, который свидетельствует о наличии данных в блоке 31 буферной пам ти.

0 5

Этот сигнал поступает на вход элемента И 15 и выход 45 разрешени  запроса. Приемник информации периодически анализирует состо ние выхода 45 своего канала 1. При наличии на выходе 45 единичного сигнала приемник информации выдает на вход 47 сигнал Запрос, который через элемент И 15 поступает на вход разрешени  считывани  блока 31 буферной пам ти, входы счетчика 34 и триггера 5. При этом данные из  чейки пам ти блока 31, адрес которой определ етс  состо нием счетчика 34 (при первом обращении - .из нулевой  чейки), выдаютс  через информационный вход 42 в приемник информации. По заднему фронту сигнала Запрос счетчик 34 увеличивает свое состо ние на Г, а триггер 5 устанавливаетс  в нулевое состо ние. В случае, если из источника информации в блок 30 буферной пам ти канала-источника поступило несколько слов данных, предназначен- ных дл  передачи (причем адреса. приемников могут быть различными), то содержимое счетчиков 32 и 33 после первой передачи данных останутс  различными. При этом на выходе схемы 36 сравнени  присутствует нулевой сигнал, а на выходе элемента И-НЕ 27 установлен единичный сигнал, который, инвертиру сь на элементе НЕ 7, не приводит к сбросу триггера 2. Так как триггер 2 канала-источника остаетс  в единичном состо нии, то вход элемента И 11 этого канала будет открыт дл  прохожде-. ни  сигнала ответа, задержанного на элементе 21 задержки.

В результате триггер 3 канала-источника будет вновь установлен в единичное состо ние и аналогичным образом будет осуществл тьс  передача следующего слова данных в блок 31 канала-приемника. В случае, если после передачи очередного слова данных содержимое счетчиков 32 и 33 оказываетс  одинаковым, то на выходе схемы 36 сравнени  формируетс  единичный сигнал, а на выходе элемента И-НЕ 27 при условии, что триггер 4 находитс  в нулевом состо нии, т.е. производилось считывание из блока 30, вырабатываетс  нулевой сигнал , свидетельствующий о том, что блок 30 буферной пам ти пуст. Этот сигнал, пройд  через элемент НЕ 7 и элемент ИЛИ 17, сбрасывает триггер 2. При этом с помощью элемента НЕ В в шине 49 запрета устанавливаетс  нулевой сигнал,.т.е. разрешаетс  производить захват магистрали другим какалом-источником.

В процессе обмена данными возможны следующие ситуации.

При выдаче данных из источника информации в канал-источник все  чейки блока 30 буферной пам ти зан ты.

При этом содержимое счетчиков 32 и 33 равны между собой, т.е. на выходе схемы 36 сравнени  присутствует единичный сигнал, а триггер. 4 находитс  в единичном состо нии (до этого производилась запись в блок 30 буферной пам ти). В этом случае с выхода элемента И-НЕ 26 на вход элемента И 13 и на выход 43 выдаетс  нулевой сигнал, запрещающий производить запись в блок 30, а с выхода элемента И-ИЕ 27 выдаетс  единичный сигнал, поступающий в качестве сигнала запроса на захват магистрали на вход элемента И 9.

При выдаче данных из блока 30 канала- источника в блок 31 буферной пам ти канала-приемника все  чейки блока 31 зан ты.

При этом содержимое счетчиков 34 и 35 равны между собой, т.е. на выходе схемы 37 сравнени  присутствует единичный сигнал, а триггер 5 находитс  в единичном состо нии {до этого производилась запись в блок 31 буферной пам ти). В этом случае с выхода элемента И-НЕ 28 на вход элемента И 16 выдаетс  нулевой сигнал, запрещающий производить запись в блок 31 и формировать с помощью формировател  25 сигнал ответа. Нулевой сигнал с выхода элемента И-НЕ 28 поступает также через выход 46 в приемник информации. По этому сигналу приемник информации прерывает программу обработки данн.ых и производит считывание данных, записанных в блоке 31 буферной пам ти, путем выдачи сигнала Запрос на вход 47 канала-приемника. При этом с выхода элемента И-НЕ 29 на вход элемента И 15 и выход 45 разрешени  запроса выдаетс  единичный сигнал. Так как в первом случае возможны простои источников информации, а во втором случае осуществл етс  прерывание приемников информации, то это может привести к снижению производительности ВС. Поэтому емкость блоков 30 и 31 буферной пам ти должна быть рассчитана таким образом, чтобы веро тность переполнени  блоков 30 и 31 была достаточно мала.

При поступлении запускающего (единичного ) сигнала на вход формировател  25 (из-за выхода из стро  этого формировател ) с его выхода посто нно снимаетс  единичный уровень.

В этом случае импульс (дл  нормальной работы устройства) в шину 51 будет сформирован за счет элемента 56 запрета и элемента 54 задержки, так как на выходе элемента 56 запрета будет единичный сигнал до момента, обусловленного задержкой единичного сигнала на элементе 54 заержки , задержка которого рассчитана на врем  нормального срабатывани  формировател  25 и элемента 56 запрета. При этом

риггер 57 единичным сигналом с выхода формировател  25 поддерживаетс  в единичном состо нии, что блокирует с помощью элемента 58 запрета выдачу в шину 51 импульса с выхода формировател  55.

При поступлении запускающего сигнала на вход формировател  25 (из-за его выхода из стро ) с его выхода посто нно снимаетс  нулевой сигнал.

В этом случае импульс в шину 51 будет

сформирован формирователем 55, так как триггер 57 в нулевом состо нии и элемент 58 запрета открыт.

Таким образом, в предлагаемом устройстве при выходе из стро  формировател  25

обеспечиваетс  нормальна  работа за счет наличи  двух дополнительных трактов формировани  импульса в шину 51 ответа, т.е. за счет резервировани  наиболее у звимого места в. устройстве по вл етс  возможность повышени  его надежности.

Claims (1)

1. Формула изобретени 

   Многоканальное устройство дл  приоритетного подключени  источников информации к общей магистрали, содержащее М (М - число модулей) каналов, каждый из которых содержит четы ре триггера, три элемента НЕ, четыре элемента задержки, три элемента

   ИЛИ, восемь элементов И, два формировател  импульсов, четыре элемента И-НЕ, два блока буферной пам ти, четыре счетчика, две схемы сравнени , дешифратор, причем .в каждом канале выход первого элемента

   НЕ соединен с первым входом первого элемента И, выход которого соединен с единичным входом первого триггера, единичный выход которого соединен с первыми входами первого элемента ИЛИ, второго элемента И и входом первого элемента задержки, выход которого соединен с вторым входом второго элемента И, вход первого элемента НЕ и выход второго элемента НЕ соединены через шину запрета общей магистрали устройства , второй вход первого элемента И соединен с входом третьего элемент НЕ, первым входом третьего элемента И и с выходом первого элемента И-НЕ, выход третьего элемента НЕ соединен с первым входом

   второго элемента ИЛИ, выход которого соединен с нулевым входом первого триггера, нулевой выход которого соединен с.входом второго элемента НЕ, вторые входы первого и второго элементов ИЛИ К-го канала соединены через шину опроса общей магистрали

   устройства с выходом первого элемента ИЛИ (К-1)-го канала (К 2,М). выход второго элемента И соединен с первым входом четвертого элемента И и входом первого формировател  импульсов, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен с единичным входом второго триггера, единичный выход которого соединен с вторым входом третьего элемента И, с первым входом п того элемента И и входом второго элемента задержки выход которого соединен с вторым входом п того элемента И, выход которого соединен с шиной стробировани  общей магистрали устройства, второй вход третьего элемента ИЛИ соединен с выходом четвертого элемента И, второй вход которого соединен с выходом третьего элемента задержки, вход которого соединен с нулевым входом второго триггера и выходом четвертого элемента задержки, вход которого соединен с шиной ответа общей магистрали устройства, выход шестого элемента И соединен с входом первого счетчика, входом записи первого блока буферной пам ти и единичным входом третьего триггера, единичный и нулевой выходы которого соединены с первыми входами соответственно второго и первого элементов И-НЕ, выход второго элемента И-НЕ соединен с первым входом шестого элемента И и  вл етс  выходом сигнала разрешени  выдачи канала,- группа выходов первого счетчика соединена с входом адреса записи первого блока буферной пам ти и первой группой входов первой схемы сравнени , выход которой соединен с вторыми входами первого и второго элементов И-НЕ, выход третьего элемента И соединен с входом считывани  первого блока буферной пам ти, счетным входом второго счетчика и нулевым входом третьего триггера, второй вход шестого элемента И  вл етс  входом сигнала выдачи канала, информационный вход первого блока буферной пам ти  вл етс  информационным входом канала, перва  и втора  группы информационных выходов первого блока буферной п-зм ти соединены соответственно с шиной адреса и с шиной данных общей магистрали устройства, группа выходов второго счетчика соединена с входом адреса считывани  первого блока буферной пам ти и второй группой входов первой схемы сравнени , выход седьмого элемента И соединен со счетным входом третьего счетчика , входом считывани  второго блока буферной пам ти, нулевым входом четвертого

   4 5 55

   триггера, единичный и нулевой выходы которого соединены с первыми входами соответственно третьего и четвертого элементов И-ИЕ, выход последнего соединен с пер- 5 вым входом седьмого элемента И и  вл етс  выходом сигнала разрешени  запроса канала , группа выходов третьего счетчика соединена с входом адреса считывани  второго блока буферной пам ти и первой группой 10 входов второй схемы сравнени , выход которой соединен с вторыми входами третьего и четвертого элементов И-НЕ, выход третьего элемента И-НЕ соединен с первым входом восьмого элемента И и  вл етс  15 выходом сигнала прерывани  канала, выход восьмого элемента И соединен с входом записи второго блока буферной пам ти, со счетным входом четвертого .счетчика, единичным входом четвертого триггера, входом 20 второго формировател  импульсов, группа выходов четвертого счетчика соединена с входом адреса,записи второго блока буферной пам ти и второй группой входов второй схемы сравнени , информационный вход 5 второго блока буферной пам ти соединен с шиной данных общей магистрали устройства , а информационный выход  вл етс  информационным выходом канала, второй - вход седьмого элемента И  вл етс  входом 0 сигнала запроса канала, информационный и стробирующий входы дешифратора соединены соответственно с шинами адреса и стробировани  общей магистрали устройства , а выход - с вторым входом восьмого 5 элемента И, отличающеес  тем, что, с целью повышени  надежности за счет резервировани  тактов выдачи импульсов в шину ответа устройства, в него введены в каждый канал п тый элемент задержки, тре- тий формирователь импульсов, п тый триггер и два элемента запрета, причем вход второго формировател  импульсов соеди- . нен с входом п того элемента задержки, выход которого соединен с инверсным вхо- дом первого элемента запрета и входом третьего формировател  импульсов, выход которого соединен с нулевым входом п того триггера и пр мым входом второго элемента запрета, выход которого соединен с ши- ной ответа общей магистрали устройства, выход второго формировател  импульсов соединен с единичным входом п того триггера и с пр мым входом первого элемента запрета, выход которого соединен с шиной ответа общей магистрали устройства, единичный выход п того триггера соединен с инверсным входом второго элемента запрета.

   Фиг.1

   l4(25,55)j

   7pliH§l7@

   t/г.г

   48 9515253 50