SU1280645A1 - Устройство дл сопр жени многоблочной пам ти с процессором и вводно-выводными устройствами - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано при построении систем измерени , управлени  и обработки данных в реальном масштабе времени на базе мини(микро) ЭВМ. Целью изобретени   вл етс  повышение пропускной способности устройства 1 и расширение класса решаемых задач. Устройство содержит блоки 1 пам ти, включающие :банки 2. двухвходовой пам ти, входывыходы 3,4 которых соединены соответCTBetJHo с магистралью процессора и магистралью входных-выходных устройств , блок 5 управлени , регистры 6, 7 номера массива, группы выходов 8,9 которых соединены соответственно с дешифраторами 10, 11 банков пам ти первой и второй групп, магистрали 12, 13 процессора 14 и вводновыводные устройства 15. Устройство обеспечивает пр мой доступ к многоI блочной пам ти со стороны вводно-выт водных устройств с автономным от про (Л цессора выполнением операций передачи данных. Это позвол ет более гибко использовать многоблочную пам ть объема , превьш1ающего адресный .формат процессора. 3 ил.

Description

Изобретение относитс  к вычислительной технике и может быть исполь- зовано при построении систем измерени , управлени  и обработки данных в реальном масштабе времени на базе мини(микро) ЭВМ.э

Цель изобретени  - повышение пропускной способности устройства и расширение класса решаемых задач.

На фиг. 1 показана блок-схема устройства; на фиг. 2 - функциональна  схема блока управлени ; на фиг.3- структурна  схема банка двухвкодовой пам ти.

На фиг. 1 показаны блоки 1 пам ти , включ-ающие банки 2 двухвходовой пам ти, входы-выходы 3 и 4 которых соединены соответственно с магистралью процессора и магистралью входных-выходных устройств, блок 5 .управлени , регистры 6 и 7 номера массива , группы выходов 8 и 9 которых соединены соответственно с дешифраторами 10.и 11 банков пам ти первой и второй групп, магистрали 12 и 13 процессора 14 и вводно-выводрые устройства 15..

Реализ аци  блока 5 управлени  зависит от типа ЭВМ, организации магистрали входных-выходных устройств и может быть различной. В конкретном случае блок 5 управлени  содержит (фиг. 2) первый узел 16 канальных приемо-передатчиков, дешифратор 17 адреса, счетчик 18 текущего адреса, счетчик 19 длины массива, регистр 20 управлени , узел 21 канальных передатчиков , узел 22 шинных формирователей , з лемент ИЛИ 23э элементы И 24

10

15

ройств 15, либо отключен от обеих магистралей.

В св зи с тем, что процессор 14 через свою магистраль 12 может работать одновременно только с определенным количеством банков 2. обща  емN

КОСТЬ 2 слов которых лежит в пределах формата N адресного слова, а остальные банки 2 при этом не исполь зуютс , в данном устройстве некото- рьй набор банков процессор 14с помощью блока 5 и регистра 7 подключен к магистрали 13, При этом процессор 14, кроме номера массива, передает

20

25

В блок 5 начальный адрес пам ти в пределах выбранного массива в счетчик 18, длину массива в счетчик 19, код режима ввода, вывода (Запись/ /Чтение) и разрешение обмена с вводно- -выводными устройствами в регистр 20 Запись кода в регистр 7, а Taicuce занесение нач-ального адреса в счетчик 18, длины массива в счетчик 19, кода режима и разрешени  обмена в ре гистр 20 производитс  процессором 14 программно, после чего обмен данными между вводно-выводньшн устройства ми 15 и выбранными банками 2 осуще ствл етс  независимо от процессора 1 через информационные вход1з1 выхо,цы 4 блоков пам ти и магистраль 13 с помощью блока 5.

Магистрали 12 и 13 в данном конкретном случае могут быть выполнены в соответствии со стан.дартом Обща  шина. Коды адресов регистров 6 и 7, а также адресов счетчиков 18 и 19 и регистра 20 через узел 16 по шине адреса магистрали 12 поступают на

30

4П

и 25 и второй узел 26 канальных прие- входы дешифратора 17. Дешифраци  адресов осуществл етс  по сигналу синхронизации СхЗ 1 при наличии управ45

МО-передатчиков.

Каждьй блок 2 .двухвходовой пам ти содержит (фиг. 3) дешифраторы 27 и 28, элементы И 29-32, триггеры 33 и 34, элементы И 35 и 36, элемент ИЛИ 37, распределитель 38 импульсов, триггеры 39 и 40, элемент И 41, элемент И-ИЛИ 42, узел 43 пам ти, элемент ИЛИ 44, элементы И 45 и 46, узлы 47 и 48 шинных формирователей, элемент ИЛИ 49.

Устройство работает следующим образом .

Казкдый из банков 2 имеет два управл ющих входа, с помощью которых дан- 55 ный банк может быть либо подключен к магистр-али 12 процессора 14 и/или. магистрали 13 вводно-выводных уст50

1

л ющего сигнала Запись на шине Зп/Чт 1. Запись содержимого регистров 6 и 7, счетчиков 18 и 19, регистра 20 производитс  по шине данных магистрали 12 через узел 16 в зависимости от выходнь х сигналов дешифратора 17, определ емых кодом адреса. Сигналом СхИ 1 дешифратор 17 уведомл ет процессор 14 о завершении операции пересылки данных в блок 5,

После записи содержимого регистра 7 , счетчиков 18 и 19 и регистра 20 устройство подготовлено дл  выполнени  обмена данньми между блоками 1 и вводно-выводными устройствами 15. Лри этом разрешающий потенциал с вы

5

ройств 15, либо отключен от обеих магистралей.

В св зи с тем, что процессор 14 через свою магистраль 12 может работать одновременно только с определенным количеством банков 2. обща  емN

КОСТЬ 2 слов которых лежит в пределах формата N адресного слова, а остальные банки 2 при этом не используютс , в данном устройстве некото- рьй набор банков процессор 14с помощью блока 5 и регистра 7 подключен к магистрали 13, При этом процессор 14, кроме номера массива, передает

0

5

В блок 5 начальный адрес пам ти в пределах выбранного массива в счетчик 18, длину массива в счетчик 19, код режима ввода, вывода (Запись/ /Чтение) и разрешение обмена с вводно- -выводными устройствами в регистр 20. Запись кода в регистр 7, а Taicuce занесение нач-ального адреса в счетчик 18, длины массива в счетчик 19, кода режима и разрешени  обмена в регистр 20 производитс  процессором 14 программно, после чего обмен данными между вводно-выводньшн устройствами 15 и выбранными банками 2 осуще ствл етс  независимо от процессора 14 через информационные вход1з1 выхо,цы 4 блоков пам ти и магистраль 13 с помощью блока 5.

Магистрали 12 и 13 в данном конкретном случае могут быть выполнены в соответствии со стан.дартом Обща  шина. Коды адресов регистров 6 и 7, а также адресов счетчиков 18 и 19 и регистра 20 через узел 16 по шине адреса магистрали 12 поступают на

0

П

входы дешифратора 17. Дешифраци  адресов осуществл етс  по сигналу синхронизации СхЗ 1 при наличии управ45

55

50

1

л ющего сигнала Запись на шине Зп/Чт 1. Запись содержимого регистров 6 и 7, счетчиков 18 и 19, регистра 20 производитс  по шине данных магистрали 12 через узел 16 в зависимости от выходнь х сигналов дешифратора 17, определ емых кодом адреса. Сигналом СхИ 1 дешифратор 17 уведомл ет процессор 14 о завершении операции пересылки данных в блок 5,

После записи содержимого регистра 7 , счетчиков 18 и 19 и регистра 20 устройство подготовлено дл  выполнени  обмена данньми между блоками 1 и вводно-выводными устройствами 15. Лри этом разрешающий потенциал с вы312

хода регистра 20 разблокирует узел 2 1 и в магистраль 13 поступает начальный адрес пам ти и код режима обмена. (Зп/Чт 2),

Подключение вводно- выводных устройств 15 к магистрали 13 осуществл етс  с помощью блока 5 в данном случае с использованием стандартного интерфейса дл  радиального подключени  устройств с параллельной передачей информации (ИРПР). Обмен информацией между блоком 5 и вводно-вывод- ными устройствами 15 осуществл етс  по принципу Запрос-Ответ, причем активнь м (Задатчиком) всегда  вл етс  устройство 15, а блок 1 пам ти  вл етс  исполнителем. Блок 5 выступает в качестве источника в операци х Чтение и приемника в операци х Запись. Элементы И 24 и 25 формируют потенциалы готовности ГИ-И и ГП-П соответственно источника в операци х Чтение и приемника в операци х Запись при наличии разрешающего потенциала на выходе регистра 20 Ввод-вывод данных осуществл етс  через узел 22, преобразующий двунаправленную шину данных магистрали 13 в две однонаправленные шины данных соответственно дл  ввода и вывода. Шинные формирователи узла 22 разблокируютс  разрешающ гм потенциалом с ) выхода регистра 20 и, в зависимости от уровн  на шине Зп/Чт 2, св зывает двунаправленную шину данных магистрали 13 либо с шиной ввода, либо с шиной вывода вводно выводных устройств 15. В операци х Запись вводное устройство 15 выставл ет информацию на шине данных , стробиру  ее сигналом СТР-П, который поступает через элемент ИЛИ 23 и узел 26 в магистраль 13 в качестве сигнала синхронизации задатчика СхЗ 2. После завершени  записи слова , поступившего по шине данных пам ть 1 по магистрали 13 выдает ответный сигнал синхронизации исполнител  СхИ 2, который через узел 26 выдаетс  в виде запроса ЗП-П на ввод очередного слова и одновременно увеличивает на 2 содержимое счетчика 18 и уменьшает на 1 содержимое счетчика 19, подготавлива  блок 5 дл  записи по следующему запросу вводного устройства,

В операци  Чтение запрос ЗП-И выводного устройства 15 через элемент ШШ 23 и узел 26 КПП поступает

06454

в магистраль .13 н качестве сигнала синхронизации СхЗ 2. В .на тине данных магистрали 13 по вл етс  информаци  одновременно с сигналом г СхИ 2. Данные на вывод поступают через узел 22, а сигнал СхИ 2 через узел 26 выдаетс  в качестве строба СТР-И, который уведомл ет выводное устройство 15 о том, что информаци 

дл  него на шинах данных выставлена. Одновременно содержимое счетчика 18 увеличиваетс  на 2, а содержимое счетчика 19 уменьшаетс  на 1. Выводное устройство 15, разместив предна5 значенное дл  него слово данных, может выставить запрос ЗП-И на выдачу очередного слова. Таким образом, обмен данными в операци х Чтение и Запись происходит по запросам ввод0 но-выводных устройств 15 в асинхронном режиме до тех пор, пока не исчерпаетс  счетчик 19. -Когда содержимое его станет равным нулю, сигнал переполнени  с его выхода вызовет

5 сброс разрешающего потенциала в регистр 20, что, в свою очередь, вызовет блокировку готовности ГИ-И или ГП-П и прекращение дальнейшего обмена. Одновременно процессор 14

0 через прерывание уведомл етс  о завершении операции обмена.

В качестве примера реализации на фиг. 3 показана структурна  схема одного из возможных вариантов банка

5 двухвходовой пам ти. Пам ть обеспечивает независимый доступ от двух магистралей в операци х записи и чте- нГи : мультиплексирование адресов и данных на запись, демультиплексиро0 вание данных при чтении, приоритетное обслуживание запросов.

Банк двухвходовой пам ти работает следующим образом.

Запрос (ЗпЦ1) на выполнение цикла от магистрали 12 процессора 14 или запрос (ЗпЦ2) от магистрали 13 вводных-выводных устройств 15 выполн етс  после дешифрации со старшим разр дам адреса установленного в дешифраторах 27 и 28 номера банка пам ти. Необходимым условием воспри ти  запросов по сигналам СхЗ1 или Сх32  вл етс  наличие потенциалов Выбор 1 или Выбор 2 от дешифрато- ров 10 и 11 соответственно. Элементы И 29 и 30 анализируют совпадение пере численных условий и возбуждают триггеры 33 или 34. Если услови  на

5

0

иыпо.чнен е запросов возникают от двух магистралей одновременно, элементы И 31 и 32 обеспечивают более высокий приоритет в данном случае запросу от магистрали 12 процессора 14. Возбужденный запрос ЗпЦ1 или ЗпЦ2 поступает на элемент И-ШМ «42 и подключает к адресному входу узла 43 шину адреса магистрали 12 или 13 и одновременно через элемент ИЛИ 37 запускает распределитель 38, обеспечивающий требуемую тактировку работы узла 43, Распределитель формирует на выходах 1-8 перепад потенциалов, существующих на каждом выходе до сн ти  запроса ЗпЦ1 или ЗпЦ2 на выходе, причем величина интервала между возбуждением запроса и формированием перепада потенциалов на каждом выходе различна . В зависимости от типа примен емого узл 43 пам ти используютс  со- отБетст ующие выходы распределител  38. Общим дл  всех типов пам ти  вл етс  выдача в конце цикла синхроподключение (Замещение) .комбинаций банков пам ти поочередно к процессору и вводным-выводным устройством; достигаетс  строга  регул рность обмена данными с объектом измерени  (управлени ), определ ема  только объектом, формирующим запросы на обмен , независимо от процессора.

Ш

5

20

Claims (2)

1. Изобретение относитс  к вычислительной технике и может быть использовано при построении систем измерени , управлени  и обработки данных в реальном масштабе времени на базе мини(микро) ЭВМ.э Цель изобретени  - повышение пропускной способности устройства и рас ширение класса решаемых задач. На фиг. 1 показана блок-схема устройства; на фиг. 2 - функциональна  схема блока управлени ; на фиг.3 структурна  схема банка двухвкодовой пам ти. На фиг. 1 показаны блоки 1 пам ти , включ-ающие банки 2 двухвходовой пам ти, входы-выходы 3 и 4 которых соединены соответственно с магистралью процессора и магистралью входных-выходных устройств, блок 5 .управлени , регистры 6 и 7 номера массива, группы выходов 8 и 9 которых соединены соответственно с дешифраторами 10.и 11 банков пам ти первой и второй групп, магистрали 12 и 13 процессора 14 и вводно-выводры устройства 15.. Реализаци  блока 5 управлени  зависит от типа ЭВМ, организации магистрали входных-выходных устройств и может быть различной. В конкретном случае блок 5 управлени  содержит (фиг. 2) первый узел 16 канальных приемо-передатчиков, дешифратор 17 адреса, счетчик 18 текущего адреса, счетчик 19 длины массива, регистр 20 управлени , узел 21 канальных передатчиков , узел 22 шинных формировате лей, з лемент ИЛИ 23э элементы И 24 и 25 и второй узел 26 канальных прие МО-передатчиков. Каждьй блок 2 .двухвходовой пам ти содержит (фиг. 3) дешифраторы 27 и 28, элементы И 29-32, триггеры 33 и 34, элементы И 35 и 36, элемент ИЛИ 37, распределитель 38 импульсов триггеры 39 и 40, элемент И 41, элемент И-ИЛИ 42, узел 43 пам ти, элемент ИЛИ 44, элементы И 45 и 46, уз лы 47 и 48 шинных формирователей, элемент ИЛИ 49. Устройство работает следующим об разом. Казкдый из банков 2 имеет два упра л ющих входа, с помощью которых дан ный банк может быть либо подключен к магистр-али 12 процессора 14 и/или магистрали 13 вводно-выводных устройств 15, либо отключен от обеих магистралей. В св зи с тем, что процессор 14 через свою магистраль 12 может работать одновременно только с определенным количеством банков 2. обща  емКОСТЬ 2 слов которых лежит в пределах формата N адресного слова, а остальные банки 2 при этом не используютс , в данном устройстве некоторьй набор банков процессор 14с помощью блока 5 и регистра7 подключен к магистрали 13, При этом процессор 14, кроме номера массива, передает В блок 5 начальный адрес пам ти в пределах выбранного массива в счетчик 18, длину массива в счетчик 19, код режима ввода, вывода (Запись/ /Чтение) и разрешение обмена с вводно-выводными устройствами в регистр 20. Запись кода в регистр 7, а Taicuce занесение нач-ального адреса в счетчик 18, длины массива в счетчик 19, кода режима и разрешени  обмена в регистр 20 производитс  процессором 14 программно, после чего обмен данными между вводно-выводньшн устройствами 15 и выбранными банками 2 осуще ствл етс  независимо от процессора 14 через информационные вход1з1 выхо,цы 4 блоков пам ти и магистраль 13 с помощью блока 5. Магистрали 12 и 13 в данном конкретном случае могут быть выполнены в соответствии со стан.дартом Обща  шина. Коды адресов регистров 6 и 7, а также адресов счетчиков 18 и 19 и регистра 20 через узел 16 по шине адреса магистрали 12 поступают на входы дешифратора 17. Дешифраци  адресов осуществл етс  по сигналу синхронизации СхЗ 1 при наличии управл ющего сигнала Запись на шине Зп/Чт 1. Запись содержимого регистров 6 и 7, счетчиков 18 и 19, регистра 20 производитс  по шине данных магистрали 12 через узел 16 в зависимости от выходнь х сигналов дешифратора 17, определ емых кодом адреса. Сигналом СхИ 1 дешифратор 17 уведомл ет процессор 14 о завершении операции пересылки данных в блок 5, После записи содержимого регистра 7 , счетчиков 18 и 19 и регистра 20 устройство подготовлено дл  выполнени  обмена данньми между блоками 1 и вводно-выводными устройствами 15. Лри этом разрешающий потенциал с вы31 хода регистра 20 разблокирует узел 2 и в магистраль 13 поступает начальны адрес пам ти и код режима обмена. (Зп/Чт 2), Подключение вводно- выводных устройств 15 к магистрали 13 осуществл етс  с помощью блока 5 в данном случае с использованием стандартного интерфейса дл  радиального подключени  устройств с параллельной передачей информации (ИРПР). Обмен информацией между блоком 5 и вводно-вывод ными устройствами 15 осуществл етс  по принципу Запрос-Ответ, причем активнь м (Задатчиком) всегда  вл етс  устройство 15, а блок 1 пам ти  вл етс  исполнителем. Блок 5 выступает в качестве источника в операци х Чтение и приемника в операци х Запись. Элементы И 24 и 25 формируют потенциалы готовности ГИ-И и ГП-П соответственно источника в операци х Чтение и приемника в опе раци х Запись при наличии разрешаю щего потенциала на выходе регистра 20 Ввод-вывод данных осуществл етс  через узел 22, преобразующий двунаправленную шину данных магистрали 13 в две однонаправленные шины данных соответственно дл  ввода и вывода. Шинные формирователи узла 22 разблокируютс  разрешающ гм потенциалом с выхода регистра 20 и, в зависимости от уровн  на шине Зп/Чт 2, св зывает двунаправленную шину данных магистрали 13 либо с шиной ввода, либо с шиной вы вода вводно выводных устройств 15. В операци х Запись вводное устройство 15 выставл ет информацию на шине дан ных, стробиру  ее сигналом СТР-П, который поступает через элемент ИЛИ 23 и узел 26 в магистраль 13 в качестве сигнала синхронизации задатчика СхЗ 2. После завершени  записи слова , поступившего по шине данных пам ть 1 по магистрали 13 выдает ответ ный сигнал синхронизации исполнител  СхИ 2, который через узел 26 выдаетс  в виде запроса ЗП-П на ввод очередного слова и одновременно увеличивает на 2 содержимое счетчика 18 и уменьшает на 1 содержимое счетчика 19, подготавлива  блок 5 дл  запи си по следующему запросу вводного устройства, В операци  Чтение запрос ЗП-И выводного устройства 15 через элемент ШШ 23 и узел 26 КПП поступает 54 в магистраль .13 н качестве сигнала синхронизации СхЗ 2. В .на тине данных магистрали 13 по вл етс  информаци  одновременно с сигналом СхИ
2. 2. Данные на вывод поступают через узел 22, а сигнал СхИ 2 через узел 26 выдаетс  в качестве строба СТР-И, который уведомл ет выводное устройство 15 о том, что информаци  дл  него на шинах данных выставлена. Одновременно содержимое счетчика 18 увеличиваетс  на 2, а содержимое счетчика 19 уменьшаетс  на 1. Выводное устройство 15, разместив предназначенное дл  него слово данных, может выставить запрос ЗП-И на выдачу очередного слова. Таким образом, обмен данными в операци х Чтение и Запись происходит по запросам вводно-выводных устройств 15 в асинхронном режиме до тех пор, пока не исчерпаетс  счетчик 19. -Когда содержимое его станет равным нулю, сигнал переполнени  с его выхода вызовет сброс разрешающего потенциала в регистр 20, что, в свою очередь, вызовет блокировку готовности ГИ-И или ГП-П и прекращение дальнейшего обмена. Одновременно процессор 14 через прерывание уведомл етс  о завершении операции обмена. В качестве примера реализации на фиг. 3 показана структурна  схема одного из возможных вариантов банка двухвходовой пам ти. Пам ть обеспечивает независимый доступ от двух магистралей в операци х записи и чтенГи : мультиплексирование адресов и данных на запись, демультиплексирование данных при чтении, приоритетное обслуживание запросов. Банк двухвходовой пам ти работает следующим образом. Запрос (ЗпЦ1) на выполнение цикла от магистрали 12 процессора 14 или запрос (ЗпЦ2) от магистрали 13 вводных-выводных устройств 15 выполн етс  после дешифрации со старшим разр дам адреса установленного в дешифраторах 27 и 28 номера банка пам ти. Необходимым условием воспри ти  запросов по сигналам СхЗ1 или Сх32  вл етс  наличие потенциалов Выбор 1 или Выбор 2 от дешифраторов 10 и 11 соответственно. Элементы И 29 и 30 анализируют совпадение перечисленных условий и возбуждают триггеры 33 или 34. Если услови  на иыпо.чнен е запросов возникают от дву магистралей одновременно, элементы И 31 и 32 обеспечивают более высокий приоритет в данном случае запросу от магистрали 12 процессора 14. Возбужденный запрос ЗпЦ1 или ЗпЦ2 поступает на элемент И-ШМ «42 и подключает к адресному входу узла 43 шину адреса магистрали 12 или 13 и одновремен но через элемент ИЛИ 37 запускает распределитель 38, обеспечивающий требуемую тактировку работы узла 43, Распределитель формирует на выходах 1-8 перепад потенциалов, существующих на каждом выходе до сн ти  запро са ЗпЦ1 или ЗпЦ2 на выходе, причем величина интервала между возбуждением запроса и формированием перепада потенциалов на каждом выходе различна . В зависимости от типа примен емого узл 43 пам ти используютс  соотБетст ующие выходы распределител  38. Общим дл  всех типов пам ти  вл етс  выдача в конце цикла синхро визирующих импульсов СхИ1, СхИ2 в со ответствующую магистраль с выходом триггеров 39 и 40 и сн тие текущего запроса ЗпЦ1 или ЗпЦ2. Сн тие запросов в операци х Запись происходит в конце цикла, а в операци х Чтение - после сн ти  соответствующего СхИ (СхИ1 или СхИ2). Этот алгоритм реализует элементы И 41, 45, 46. Шинные формирователи узлов 47 и 48 осуществл ют подключение двунаправленной шины данных магистралей 12 и 13 к выходной шине данных узла 43 в операци х Чтение и выходной шине данных.узла 43 в операци х Запись. Управление шинньми формировател ми узлов 47 и 48 производитс  сигналами ЗпЦ1, ЗпЦ2, Чт/3п1, Чт/3п2. Таким образом, устройство обеспечивает пр мой доступ к многоблочной пам ти со стороны вводно/выводных устройств с автономным от процессора выполнением операций передачи дан к.ых. Это позвол ет более гибко использовать многоблочную пам ть объема, превышающего адресный форма процессора; повысить по сравнению с известным устройством скорость обмена информацией между пам тью, процессором и вводно-выводными устройствами .за счет одновременного выполнени  операций передачи данных п обеим магистрал м; осуи естпл ть по мере готовности массивов быстрое . 56 подключение (Замещение) .комбинаций банков пам ти поочередно к процессору и вводным-выводным устройством; достигаетс  строга  регул рность обмена данными с объектом измерени  (управлени ), определ ема  только объектом, формирующим запросы на обмен , независимо от процессора. Формула изобретени  Устройство дл  сопр жени  многоблочной пам ти с процессором и вводно-выводными устройствами, содержащее первый узел канальных приемо-передатчиков , первый вход-выход которого соединен с магистралью процессора, группа выходов соединена с группой входов дешифратора адреса, а вход и выход - соединены соответственно, с первым выходом дешифратора адреса и информационным входом первого регистра номера массива, управл ющий вход которого подключен ко второму выходу дешифратора адреса, а группа доходов -к входам дешифраторов банков данных первой группы, выходы которых соединены с первыми входами выборки банка многоблочной пам ти. отличающеес  тем, что, с целью повышени  пропусной способности устройства, в него введены второй регистр номера массива, втора  группа дешифраторов банков данных, второй узел канальных приемо-передатчиков , узел канальных передатчиков, счетчик длины массива, регистр управлени , счетчик адреса, два элемента И, элемент ИЛИ и узел шинных формирователей , причем информационные входы регистра управлени , счетчика адреса и счетчика длины массива соединены с выходом первого узла канальных приемо-передатчиков и информационным входом-второго регистра номера массива, группа выходов которого соединена с входами дешифраторов банков данных второй группы, выходы которых соединены с вторыми входами выборки банка многоблочной пам ти, управл ющий вход второго регистра номера массива соединен с третьим выходом дешифратора адреса, четвертый, п тый и шестой выходы которого подключены соответственно , к управл ющим входам счетчика адреса, счетчика длины маесива и регистра управлени , первый разр дный выход которого соединен с разрешающими входами узла канальных передатчиков, узла шинных формирователей , первым входом первого и пр мым входом второго элементов И и  вл етс  входом сигнала прерывани  процессора, второй выход .регистра управлени  соединен с первым информационным входом узла канальных передатчиков , вторым входом первого элемента И, инверсным входом второго элемента И и входом задани  направлени  обмена узла шинных формирователей , вход сброса регистра управлени  соединен с выходом переполнени  счетчика длины массива, вычитающий вход которого соединен с первым выходом второго узла канальных приемопередатчиков , входами синхронизации ввода и вывода вводно-выводных устройств и суммирующим входом счетчика адреса, выходкоторого соединен с вторым информационным входом узла канальных передатчиков, первый и второй выходы которого, входгвыход узла шинных формирователей и второй выход и первый вход второго узла канальных

   приемо-передатчиков соединены через магистраль вводно-выводных устройств с соответствующими входами-выходами многоблочной пам ти, второй вхйд второго узла канальных -приемо-передатчиков соединен с выходом элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами синхронизации ввода и вьгаода вводно-выводных устройств, выходы первого и

   второго элементов И и выход и информационный вход узла шинных формирователей соединены соответственно с входами сигналов готовности вывода и ввода, информационными входами и

   информационными выходами вводно-выводных устройств.

   . прерывани  программ процессора Фик.2 В регистр 6 В регистр 7