SU1297069A1 - Устройство дл сопр жени внешних устройств с общей пам тью - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при организации обмена информацией в. режиме пр мого доступа к пам ти в цифровых вычислительных системах, в частности микропроцессорных . Целью изобретени   вл етс  увеличение быстродействи  за счет организации многоканального обмена. Устройство содержит операционный блок 1, два коммутатора 4 и 10, два блока 6 и 7 пр мого доступа к пам ти, дешифратор 11 адреса, генератор 13 тактовых импульсов, триггер 12, элемент И 14. 1 з.п. ф-лы, 6 ил. to ;о о о со

Description

Изобретение относитс  к вычисли- тельной технике и может быть использовано при организации обмена, информацией в режиме пр мого доступа к пам ти в цифровых вычислительных системах, в частности микропроцессорных .

Целью изобретени   вл етс  увеличение быстродействи .

На фиг. 1 изображена структурна  схема устройства, на фиг. 2 - функциональна  схема первого (второго) коммутатора; на фиг. 3 - принципиальна  схема первого (второго) БПДП коммутатораJ на фиг. 4 - функциональна  схема первого (второго) БПДП на фиг, 5 - временные диаграммы работы БПДП, на фиг. 6 - структурна  схема алгоритма работы микропроцессора .

На фиг. 1 сделаны следующие обозначени : ТИ - тактовые импульсы, О/Р - управл ющий сигнал, Обмен/работа , на фиг. 2 сделаны следующие обозначени : ЬЗД - магистраль данньрс, Ш магистраль адреса, flY - магистраль управлени , ЮШ - магистраль данных внешнего устройства, КМА - магистраль адреса блока пр мого доступа к пам ти (БПДП), КМУ - магистраль управлени  БПДП.

Устройство (фиг, 1) содержит опрационный блок (ОБ) 1, общую шину 2, представл ющую собой совокупность магистрали данных, магистрали адреса и магистрали управлени , третий блок общей 3 пам ти, первый коммутатор 4, первый БЩЩ 5, первый и второй блоки 6 и 7 общей пам ти,первый информационный вход-выход 8 уст . ройства, второй БПДП 9, второй комутатор 10, дешифратор 11 адреса, триггер 12, генератор 13 тактовых импульсов, элемент И 14, второй информационный вход-выход 15 устройст на, установочный вход 16 устройства вход 17 синхронизации устройства.

Первьтй коммутатор 4 (фиг. 2) содержит мультиплексор 18-данных, мультиплексор 19 адреса, мультиплексор 20 управлени , дешифраторы 21 и 22. Мультиплексор 19 адреса (фиг.З) содержит мультиплексоры 23 и 24. Мультиплексор 20 управлени  (фиг.З) содержит мультиплексоры 25 и 26. Мультиплексор 18 данных (фиг. 3)содержит шинные формирователи 27 и 28 и элемент НЕ 29.

0

f5

45

0

25

Первый БПДП 5 (фиг. 4) содержит узел 30 приемников, первый и второй триггеры 31 и 32, счетчик 33, дешифратор 34, элемент И 35, третий, второй и первый элементы И-НЕ 36-38 и элемент НЕ 39.

Операционный блок вьтолнен на микропроцессоре К580ИК8.

Принцип действи  устройства заключаетс  в следующем.

Блок 3 пам ти содержит как модули оперативных запоминающих устройств так и модули посто нных запоминающих устройств. В блоке 3 пам ти хранитс  программа работы устройства. Модули оперативных запоминающих устройств, вход щие в состав блока 3 пам ти, в ходе работы устройства могут использоватьс  также в качестве рабочих  чеек пам ти. Первый и второй блоки 6 и 7 пам ти могут быть только оперативными запоминающими устройствами и в ходе работы устройства используютс  в качестве рабочих  чеек пам ти. Первый и второй блоки 6 и 7 пам ти могут (с помощью соответственно первого и второго коммутаторов 4 и 10) быть подключенными либо к общей щине 2, либо к информационным выходам соответственно первого и второго БПДП 5 и 9. Если первый и второй блоки 6 и 7 пам ти подключены к общей щине 2, то они совместно с блоком 3 пам ти , образуют общую пам ть устройства,

все  чейки которой доступны ОБ 1. Такое подключение блоков 6 и 7 пам ти характерно дл  режима Работа, в котором решаетс  как основна  задача , так и фонова . Если первый и второй блоки 6 и 7 пам ти подключены к информационным выходам соответственно первого и второго БЩЩ 5 и 9, то они участвуют в обмене информацией с внешними устройствами, которые подключены к первому и второму информационным входам-выходам 8 и 15 устройства. Обмен происходит под управлением первого и второго БПДП 5 и 9, при этом первый и второй блоки 6 и 7 пам ти могут быть использованы как. дл  записи информации , так и дл  ее считьгеани . Такое подключение блоков 6 и 7 пам ти характерно дл  режима работы Обмен, в котором ОБ I и блок 3 пам ти могут решать только фоновую задачу. Установка того или иного режима работы устройства осуществл 30

40

50

55

3

етс  сигналом 0/Р, который формируетс  на выходе триггера 12. Если , то в устройстве реализуетс  режим Работа (первый и второй БП 5 и 9 при этом осуществл ют управлние обменом между соответственно первым и вторым блоками 6 и 7 пам ти и первьм и вторым внешними устройствами ) . Коммутаторы 4 и 10 и БПДП 5 и 9, используемые в предлагемом устройстве, отличаютс  от со- ответствующих блоков прототипа, поэтому в дальнейшем целесообразно рассмотреть их более подробно. В схемотехническом отношении второй коммутатор 10 идентичен первому коммутатору 4, а второй БПДП 9 - первому БПДП 5. Первый коммутатор

4(фиг. 2) представл ет собой совокупность мультиплексора 18 данных, мультиплексора 19 адреса и мультиплексора 20 управлени . Мультиплексор 18 данньк в зависимости от зна;чени  сигнала 0/Р подключает к ин- формационному входу-выходу первого iблока 6 пам ти либо магистраль данных (МД) ОБ 1, вход щую в общую щи ну, либо магистраль данных первого внешнего устройства (КМД). Мульти- |плексор 19 адреса в зависимости от I значени  сигнала 0/Р подключает к ; адресному входу первого блока 6 па м ти либо магистраль адреса (МА) ОБ 1, вход щую в общую шину 2, либо магистрали адреса первого БПДП

5(КМА). Мультиплексор 20 управлени  в зависимости от значени  сигнала 0/Р подключет к входу управлени  первого блока 6 пам ти либо магистраль управлени  (МУ) ОБ 1, вход щую в общую шину 2, либо магистра управлени  БГЩП 5 (КМУ). Совокупность магистрали адреса и магистрали управлени  БПДП 5  вл етс  информационным выходом БПДП 5. Мультиплексор 19 адреса и мультиплексо 20 управлени   вл ютс  однонаправленными мультиплексорами. Мультиплсор 18 данных  вл етс  двунаправленым мультиплексором, поэтому у нег предусмотрен дополнительный вход, Выбор шины (ВШ) дл  определени  направлени  передачи данных На этот вход подаетс  выходной сигнал мультиплексора 20 управлени , который определ ет операцию з писи или считывани  в первом блоке

6пам ти независимо от источника . этого сигнала (МУ или КМУ). На фиг

10

f5

20

25

ь З

30

35

40

45

50

55

приведена принципиальна  схема первого коммутатора 4 дл  коммутации первого блока 6 пам ти емкостью 1 Кбайт. Мультиплексор 19 адреса образует мультиплексоры 23 и 24. При этом мультиплексор 23 коммутирует селектирующий сигнал, который подаетс  на вход Выбор микросхемы (ВМ) первого блока 6 пам ти. В режиме Работа этот сигнал формируетс  с помощью первого и второго дешифраторов 21 и 22. Первый дешифратор 21 воспринимает четыре старших разр да магистрали адреса ЦПЭ 1 (IIA 15 - МА. 12), при этом в зависимости от комбинации входных сигналов активизируетс  один из шестнадцати выходов первого дешифратора 21. Активизированный выход разрешает обращение к модулю пам ти объемом 4 Кбайт. На фиг. 3 показаны св зи только дл  одного (первого) выхода первого дешифратора 21 (остальные св зи аналогичны рассмотренным). Первый выход первого дешифратора 21 св зан с входом разрешени  второго дешифратора 22, который воспринимает два последующих разр да магистрали адреса ЦПЭ 1 (МА 11 - МА 10), при этом в зависимости от комбинации входных сигналов активизируетс  один из четырех выходов второго дешифратора 22. Активизированный выход разрешает обращение к первому блоку 6 пам ти объемом 1 Кбайт (селектирующий сигнал с выхода 3 второго дешифратора 22 поступает на вход ВМ первого блока 6 пам ти через вход А мультиплексора 23). Второй блок 7 пам ти подключен к одному из трех оставшихс  выходов второго дешифратора 22. В режиме Обмен селектирующий сигнал всегда имеет действующее значение, поскольку вход 8 мультиплексора 23 соединен с общей точкой устройства. Мультиплексор 24 коммутирует дес ть разр дов адреса, при этом в режиме Работа к адресному входу первого блока 6 пам ти подключаютс  дес ть разр дов магистрали адреса ОБ 1 (МА 9 - МА 0), а в режиме Обмен - дес ть разр дов магистрали адреса первого БПДП 5 (КМА 9 - КМА 0). Магистраль управлени  ОБ 1 содержит две шины дл  передачи сигналов: Запись в запоминающее устройство (ЗПЗУ) и Чтение из запоминающего устройства (ЧТЗУ). Магистраль управлени  первого БПДП 5 также содержит две

шины дл  передачи- аналогичных сигналов: КЗПЗУ и КЧТЗУ.. Мультиплексор

25осуществл ет коммутацию сигналов записи в запоминающее устройство, т.е. ЗПЗУ и КЗПЗУ, а мультиплексор

26- сигналов чтени  из запоминающего устройства (ЧТЗУ и КЧТЗУ). Мультиплексор 18 данных состоит из параллельно соединенных шинных формирователей 27 и 28. В зависимости от значени  сигнала 0/Р активизирован только один из них. Так, при (режим Работа) активизирован шинный формирователь 27 и первый блок

6 пам ти св зан с магистралью данных ОБ 1 (МД 7 - МД 0). При (режим Обмен) активизирован щин- ный формирователь 28 и первый блок 6 пам ти соединен с магистралью данных первого внешнего устройства (КМД 7 - КМД 0).. Исключение одновременной активизации щинных формирователей 27 и 28 достигаетс  использованием элемента НЕ 29. Направление передачи данных через шинные формирователи 27 и 28 определ етс  значением сигнала на выходе мультиплексора 26. Если этот сигнал имеет нулвое значение, то шинные формирователи 27 и 28 (активизированный из них передают  нформацию из первого блока 6 пам ти в соответствуюп;ую магисраль данных (МД или ЮЩ). В противном случае вшнные формирователи 27 28 передают информацию из соответствующей магистрали данных в первьй блок 6 пам ти. Исходное состо ние первого БЩЩ 5 (фиг. 4), возникает при , когда устройство находитс  в режиме Работа, Нулевой сигнал 0/Р сбрасывает триггер 31, устанавливает триггер 32 и переводит счетчик 33 в режим приема информации с асинхронных установочных вхо- доз. На эти входы подаетс  содержимое дес ти младших разр дов узла 30 приемников, представл ющее собой код числа передаваемых байтов информации (равное четырем на диаграммах фиг. 5). Код числа передаваемых байтов информации заноситс  в узел 30 приемников в начале рабо- ты устройства с помощью общей шины 2. Таким образом, сигнал на выходе синхронизации первого БЩЩ 5 (его можно назвать сигналом Конец обмена (КО) имеет недействующее (нулевое ) значение, на магистрали адреса первого БПДП 5 находитс  код стар

5

0

О

шего адреса передаваемого массива данных, на магистрали управлени  первого БПДП 5 сигналы имеют недействующие (единичные) значени , поскольку элемент И 35 заблокирован выходным нулевым сигналом триггера 31. В режиме Обмен (момент времени Т на диаграмме 0/Р, фиг. 5) сигнал 0/Р становитс  равным единице, поэтому по срезу первого после момента времени Т, тактового импульса (ТИ) триггер 31 устанавливаетс  в единичное состо ние (момент времени Т на диаграмме а, фиг. 5). При этом элемент И 35 разблокируетс  и тактовые импульсы, которые поступают на вход тактовых импульсов первого БПДП 5 от генератора 13 тактовых импульсов, через элемент И-НЕ 36 по-- ступают на вход вычитани  счетчика |33, а через элементы И-НЕ 37 и 38 - на магистраль управлени  первого БПДП 5. На магистрали адреса первого БПДП 5 (шины КМА 9 - КМА 0) при

5 этом формируетс  текущий адрес передачи данных, а после его полной установки на щине КЗПЗУ или на щине КЧТЗУ по вл етс  импульс записи или чтени  первого блока 6 пам ти. По вление импульсов на щине КЗПЗУ или на шине КЧТЗУ зависит от значени  старшего разр да кода, хран щегос  в регистре узла 30 приемников, так единичное значение этого разр да

программирует первый БПДП 5 на запись информации в первый блок 6 пам ти , а нулевое - на чтение. Процесс обмена длитс  до тех пор, пока содержимое счетчика 33 не станет равным нулю. При этом сигнал на выходе дешифратора 34 переходит в ноль (момент вр€;мени Т на диаграмме Ь , фиг. 5) и блокирует элемент И-НЕ 36, не позвол   тактовым импульсам изме5 нить состо ние счетчика 33. Следующий после этого тактовый импульс производит запись-считьгаание в нулевую  чейку пам ти первого блока 6 пам ти и по его срезу -сбрасываетс 

Q триггер 32 (момент времени Т на диаграмме с, фиг. 5). Элемент И 35 при этом заблокируетс , что переведет сигналы на магистрали управлени  первого БПДП 5 в недействующие знаг чени , а на выходе синхронизации первого БПДП 5 по вл етс  сигнал , что свидетельствует о конце обмена в первом БЩЩ 5. С учетом изложенного принцип действи   устрой0

ства можно конкретизировать следующим образом. Системный сигнал Сброс поступающий на установочный вход 16 устройства, сбрасывает триггер 12 (при этом первый и второй блоки 6 и 7 пам ти подключаютс  к общей шине 2), а также инициализирует работу ОБ 1 в соответствии с алгоритмом работы устройства, приведенном на фиг. 6. При этом ОБ 1 запрещает прерьшани  в устройстве (блок 1) дл  того, чтобы произвести программирование , например, первого БПДП 5 на ввод данных; в первый блок 6 пам ти (сигналов с датчиков сое- то ни  управл ющих воздействий). Программирование первого и второго БПДП 5 и 9 осуществл етс  в блоке 2. После программировани  первого и второго БПДП 5 и 9 прерьшани  раз- решаютс  (блок 3), а также номеру i текущей итерации решени  основной задачи (управление динамическим объектом) присваиваетс  нулевое значение , после чего происходит переход на- решение фоновой задачи (блок 4), Если на первый вход прерывани  ОБ 1 при этом поступит через вход 17 синхронизации запрос на прерывание, т.е. сигнал ПР 2 станет равным еди- нице . (блок 5),то ОБ I через дешифратор 11 адреса устанавливает триггер 12 в единичное состо ние и устройство переходит в режим Обмен, В течение этого режима решение фновой задачи продолжаетс  (блок 6), но в первый блок 6 пам ти с помощью первого БПДП 5 загружаютс  данные о текущем состо нии управл емого объекта (блок 7), а из второго блока 7 па- м ти с помощью второго БПДП 9 счи- тьтаютс  управл ющие воздействи  (на исполнительные устройства), которые выработаны устройством в результате решени  основной задачи на предьщущей итерации ее расчета (блок 8). Запрос на прерьгоание ПР 2 формируетс  внешними устройствами, например аналого-цифровыми преобразовател ми , когда все они закончили преобразование и на их выходах имеютс  действительные данные. Режим Обмен заканчиваетс , когда на выходах синхронизации и первого БЩЩ 5 и второго БЩЩ 9 по в тс  действу- ющие (единичные) сигналы конца обмена (). При этом на выходе элемента И 14 по вл етс  сигнал единич- iHoro значени , которьй сбрасывает

триггер 12, что подключает первый и второй блоки 6 и 7 пам ти к общей шине 2, а по второму входу прерывани  ОБ 1 осведомл ет об этом ОБ 1 (блок 9, в котором выполнение услови  ПР означает наличие запроса на прерывание на втором входе прерывани  ОБ 1). После этого ОБ 1 переходит к решению текущей итерации основной задачи (блок 10). После конца расчета этой итерации (блок 11, в котором выполнение услови  соответствует концу расчета текущей итерации решение основной задачи),счетчик числа итерации увеличиваетс  на единицу (блок 12) и после проверки признака конца работы устройства (блок 13, в котором выполнение услови  соответствует концу работы устройства) управление передаетс 

Claims (2)

1. Устройство дл  сопр жени  внешних устройств с общей пам тью, содержащее операционньй блок, первый блок пр мого доступа к пам ти, первый коммутатор, причем группа информационных выходов первого блока пр мого доступа к пам ти соединена с первой группой информационных входов выходов первого коммутатора и образует первую группу информационных входов-выходов устройства дл  подключени  к группе информационных входов- выходов первого периферийного устройства , втора  группа информационных входов-выходов первого коммутатора образует вторую группу информационных входов-выходов устройства дл  подключени  к группе информационных входов-выходов первого блока общей пам ти, вход сброса и синхро- вход операционного блока  вл ютс  установочными входом и синхровходом устройства дл  подключени  к установочным выходам и синхровыходам периферийных устройств соответствен - но, при этом группа информационных выходов операционного блока соединена с группой информационных входов первого блока пр мого доступа к пам ти и с третьей группой информационных входов-выходов первого коммутатора , отличающеес  тем, что, с целью увеличени  быстродействи , в него введены второй блок пр мого доступа к пам ти, второй коммутатор, триггер,, дешифратор адреса, генератор тактовых импульсов , элемент И, причем группа информационных выходов второго блока пр мого доступа к пам ти соединена с первой группой информационных входов-выходов второго коммутатора и образует третью группу информационных входов-выходов устройства дл  подключени  к группе информационных входов-выходов второго периферийного устройства, втора  группа информационных входов-выходов второго коммутатора образует четвертую группу информационных входов-выходов устройства дл  подключени  к грзшпе информационных входов-выходов второго блока обтей пам ти, при этом группа информационных выходов операционного блока соединена с группой информационных входов второго блока пр мого доступа к пам ти, с третьей группой информационных входов-выходов второго коммутатора и с группой информационных входов дешифратора адреса, выход которого, соединен с единичными входом триггера, выход которого соединен с управл ющими входами первого и второго- коммутаторов , с входами режима работы первого и второго блоков пр мого доступа к пам ти, выходы конца обмена которых соединены с первым и вторым входами элемента И соответственно,выход которого соединен с первьм нулевым входом триггера и входами пре- рьшани  операционного блока, второй нулевой вход триггера соединен с установочным входом устройства, выход генератора тактовых импульсов соединен с тактовыми входами первого и второго блоков пр мого доступа к пам ти.

2. Устройство по п. 1, отличающеес  тем, что блок пр мого доступа к пам ти содержит узел приемников, счетчик, два триггера, дешифратор, элемент И, три элемента И-НЕ, элемент НЕ, причем группа информационных входов узла приемников образует группу информационных входов , блока пр мого доступа к пам ти, синхровход первого триггера соединен с первьм входом элемента И и

 вл етс  тактовым входом блока пр мого доступа к пам ти, нулевой вход первого триггера соединен с единичным входом второго триггера, с син- хровходом счетчика и  вл етс  входом

режима работы блока пр мого доступа к пам ти, группа выходов счетчика, выходы первого и второго элементов И-НЕ образуют группу информационных выходов блока пр мого -доступа к пам ти , нулевой выход второго триггера  вл етс  выходом конца обмена блока пр мого доступа к пам ти, при этом в блоке пр мого доступа к пам ти группа информационных выходов

узла приемников соединена с группой информационн1 1х входов счетчика, группа выходов которого соединена с группой входов дешифратора, выход которого сое,динен с первым входом

третьего элемента Й-НЕ и с информационными входом второго триггера, единичный выход которого соединен с вторым входом элемента И, выход которого сое,гшнен с синхровходом второго триггера с вторым входом третьего элемента И-НЕ, с первым входом второго элемента И-НЕ, с первым входом первого элемента И-НЕ, второй вход которого соединен с выходом эле- мента НЕ, вход которого соединен с вторым входом второго элемента И-НЕ и с информационным выходом узла приемников счетный вход счетчика соединен с выходом третьего элемента И-НЕ, третий вход элемента И

соединен с выходом первого триггера, информационный вход которого соединен С шиной единичного потенциала устройства.

МАГ5...МА12.

MftJ1...

МАЗ... MA О

КМА9... КМАО

8, тг.що

...KHSO

Фиг. 5

fНачало j

УI

Запретить прерывани 

Запрограммировать бПДП

Разрешить прерываний-,

Решение сронобой задачи

iT

Продолжение решени  сронобой

X

Решение i-fnou итерации з(ча

12

Нет

i t ;

HeiriJl

( /f (7//Д )

Редактор Т.Парфенова

Составитель С.Пестмал Техред ЛI Сердюков а

Заказ 783/53

Тираж 673Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

(риг 6

Коррек тор С.Черни