SU1049895A2 - Адаптер канал-канал - Google Patents

Abstract

1. АДАПТЕР КАНАЛ АНАИ по ввт.св. № 734661, отличающ в и с а тбм, что, с цепью повыш&ви  провэводкгепьноств адаптера, в каж«дый его блок св зв с каналом введен узел буферной пам тв, прв ем в каждом блоке св зи с каналом восьмой выход узла управлени  соединен с входом управлени  записью узпа буферной пам тв, информационный вход которого подключав к выходу узла входных сигналов, внфо мационные выходы узлов буферной первого и второго блоков св зи с каналом соединены соответственно с п плми входами узлов выходных сигналов второго и первого блоков св зв с кавалом , а входы управлени  чтеввем в выходы синхроншацнв - соответственно с дев тыми выходами в седьмыми вхоцамв узлов управлени  второго в первого блоков св зв с каналом.

Description

4

о сх со

О1

2. Адаптер noii. Х.отпичаюга 0 и с   тем, что уэеп управпени  блока св зи с каналом содержит входной мупьтиппексх)р, посто нную пам ть и выходной регистр, причем группа ннфор. мационных входов входного мупьтшшексора соединена с первым - восьмым вхо дами уз па, группа адресных входов - с первой группой выходов выходного р© гистра, а выход - с управгшювдим вхо дом посто нной пам ти, грута выходов i которой подкшочена к группе входов

ходного регистра, а группа адресных вхЫ . дов -к второй группе выходов выходного ре: гистра,треть  группа выходов которого соед нена с первымн ев тым выходами узла,

3, Адаптер по п. 1, о т п и ч а к i щ н и с   тем, что уаеп буферно пам ™

ти бпока св зи с канале содержит пам ть , счетчик адреса, регистр копичества байтов и схему сравнени , причем информационные вход и выход пам ти соедине ..ны соответственно с информационными ; входом и выходом уэпа, адресный вход с выходом счетчика адреса и первыми входами схемы сравнени  и регистра ко-, тачества байт, второй вход которого подключен к первс лу входу счетчика -адреса, первсыу утфавп н цему входу шм ти и входу управпени  записью уэпа, а выход к второму входу схемы сравнени , выход которой  вл етс  выходом синхронивзаиии уэпа, второй вход счетчика адреса соединен с вторым управл ющим входом пам ти и выходом управлени  чтени-j ем узла.

Изобретение относитс  к вычислитеге  ной технике и может быть испопьзовано в многомашинных вычислительных ксмплексах дл  св зи цифровых вычислительных машин (ЦВМ).

По основному авт.св. № 734661 известен адаптер канал-канал, содержа ший буферный регистр, блок сравнени  . команд, блок задании режима и два бпсжа св зи с каналом, каждый из которых содержит узел входных сищалов, регистр адреса, регистр команд, узел сравнени  адресов, дешифратор ксаданд, узел управлени , регистр байта состо ни , уэеп выходных сигнаш в, выход которого  вл егс  первым выходам адаптера, вход узла выходных сигналов каждого блока св зи с каналом объединен соотве стввнно с первыми входами буферного регистра выход котррого подключен к второму входу узла выходных сишалов в каждом из блоков св зи с каналом,в ход узла входных сигналов  вл етс  первым входом адаптера, а выход подключен к первым входам узла сравнени  адресов, узла выходных сигналов и регистра команд , выход которого соединен через дешифратор команд с первым входом уз па управлени , шрвый выход которого подкшочен к третвему входу узла выходных сигшлов, четвертым входом соединенного с выходом регистра байта состо ни , вход которого подключен к второму выходу узла управлени , второй вход и третий которого подключены соответственно к выходу и второму вюду узла сравнени  адресов, четвертые выходы узла

управпени  в каждсы иг- блоков св зи с канале соеди ны между собой, п тые выходы - с вторыми входами буферного регистра, шестой выход узла управлени   вл етс  вторым выходом адаптера, седьмой &ь1ход соеаинен с вторым вхоаом регистра команд, третий вход - с вторалм входом ада11тера, вход узла сравнени  адресов подключен к выходу регистра адреса, выходы блс са задани  режима

подключены соответственно к п тым входам узлов управлени  блоков св зи с канатк л , шестые входы которых соединены с выходом б лежа сравнени  ксаланд, входы которого соединены соответственно с

выходами регистров команд блоков св зи с каналом Cl J

Недостатком известного адаптера канап-канал  вл етс  низка  скорость межмашинного , обусловпенна 

там, что обща  скорость обмена определ етс  быстродействием менее быстродействующего каёсагаа ЦВМ, подключенного к адаптеру, а также невоэможвост к организации обмена в авух направлени х

одновременно.

Целью изобретени   вл етс  повыш ние производительности.

Поставпенна  цепь достигаетс  тем, что в адаптер канап-канап в каждый бпок св зи с каналом введен уэеп буферной пам ти, причем в каждом бпоке св зи с канагк%1 восьмой выход узпа управлени  соединен с входом управлени  записью узпа буферной пам ти, информационный вход которого подключен к выходу узла входнь1х с{1гнапов, информационные выхо ды узпов буферной пам ти первого и. второго бпоков.св зи с каналом соедини вы соответственно с п тыми входами уэпов выходных сигналов BTopotx) и перво1ч блоков св зи с каналом, а входы управлени  чтением и выходы синхронизации - соответственно с дев тыми выходами и седьмыми входами узлов управпени  второтх} и первого блоков св зи с каналом.

При этом узеп управлени  блока св зи с каналом содержит входной мультиплексор , посто нную пам ть и выходной регистр , причем группа информационшых входов входного мультиплексора соединена с первым - восьмым входами узпа, группа адресных входов - с первой груп пой выходов выходного регистра а выход с управл ющим входом посто нной пам ти , группа выходов которой подключена к группе входов выходного регистра, а группа адресных входов - к второй группе выходов выходного регистра, треть  группа выходов которого соединена с первым - дев тым выходами узла.

Кроме того, узел буферной пам ти блока св зи с каналом содержит пам ть, счегчвк адреса, регистр количества байтов в схему сравнени , причём информашюншле вход и выход пам ти соединеои соответственно с информационными входом и выход   1 узла, адресный вход с выходом счетчика адреса и первыми входами схемы сравнени  и регистра количества байт, второй вход которого подключен к первсв у входу счетчика адреса, первсыу управл ющему вход5М1а м ти в входу управлени  записью узла, а выход - к второму входу схемы сравнени , выход которой  вл етс  выходом стшхроиизации узла, второй вход счетч ка адреса соединен с вторым управп кь щйм входом пам ти и выходом управгаэни  чтением узпа.

На фиг. 1 представлена блок-схема адаптера; на фиг. 2 - функшюнальш  I схема узла буферной пам ти; на фиг. 3 фуюшиональна  схема узла управлени ; на фиг. 4 - граф состо ний и переходов узлов управлени .

Адаптер содержит (фиг. 1) первый и второй блоки 1 и 2 св зи с каналом, каждый из которых включает узел 3 выходных сигналов, регистр 4 команд,

дешифратор 5 команд, регистр 6 адреса, узел 7 сравнени  адресов, узеп 8 угарен пени , узел 9 выходных сигналов, регистр Ю байта состо ни . Блоки 1 и 2 св зи с каналом соединены между собой

несколькими управл ющими лини ми и через общие буфер олй регистр 11, бпок 12 сравнени  команд и бпсж 13 задани  режима. Адаптер св зав с сопр гаемыми каналами с помощью шин 14 и 15 ш формационных пиний кенапов, шин 16 и 17 управл ющих пиний каналов, шин 18 и 19 информационных пиний абонентов, шин 2О и 21 управп юших -линий абовев тов. Каждый КЗ блоков св зи с к& апом

содержит узел 22 буферной пам ти с информационными входами 23 и выходами 24, -первыли 25 и вторыми 26 у равл ющимн входами, управл ющими вы- ходами 27.

Узлы 22 буферной пам ти содержат (фиг. 2) пам ть 28, счетчик .29 адреса, регистр ЗО количества байтов и схеьау 31 сравнеш1 .

Узел 8 управлени  включает в себ 

входной мультиплексор 32, посто нную пам ть 33, выходной регистр 34. На фиг. 3 показаны также шина 35 сигнапов синхронизации и швиа 36 начальной установки. Мупьтиплексор 32 предназначен дл  реааиэации условных переходов. Посто нна  пам тв 33 служит дл  хранени  набора микрокоманд. Выходной регистр 34 предназначен дп  устравеви  разброса времени выборки различных адресных разр дов посто нной пам тв.

Информационные входы мультиплексора соединены с входными шинами узла, по которым поступают сигналы перехода из одного состо ни  узла 8 в другое. Выход мультиплексора подключен к мпадшему адресному входу посто нной пам ти 33, на группу адресных входов которой подаютс  сигнапы с выходного регистра . ,. Узел 8 управлени  реализован в виде

микропрограммного автомата, граф-апгоритм ксторого представлен на фиг. 4 (дл  упрощени  приведена часть алгоритма описывающа  выполнение.операции Запись в режиме Одна пам ть; Остальные чао; ти алгоритма выполн ютс  аналогшивлм образом. Кажда  часть алгоритма может быть выполнена как отдельна  микропрограмма ). В этом графе в кружках изображен адрес  чейки посто нной пам ти, в которой хранитс  микрокоманда; дугами изображены переходы из одного состо ни  в другое; названи  сигналов над кружками означают, что сигналы формируютс  в этих состо ни х; названи  сигналов над дугами означают, что переход из одного состо ни  (начапо дуги) в другое (стрв ка дуги) происходит при наличии этого сигнапа.

Узпы 3 входных сигналов представпнют собой группу усилителей - приемни™ ков сигналов интерфейса и осуществл ют прием информационных сигналов интерфейса от канала по шинам 14(15).

Регистр 4 и дешифратор 5 команд осуществл ют прием, хранение и дешифрацию кода, поступающего из канала.

Регистры 6 и узлы 7 сравнени  адре са осуществл ют сравнение адреса с за данным адресом, поступившим в канал, и выдачу в канал заданного адреса.

Узлы 8 управлени  вьрабатывают внутренние сигналы упр авпени  и сигналы управлени  на шинах 20(21) пиний уп равлени  абонента в соответствии с кодом команды, сигналами, поступающими из канала по шинам 16(17), и сигналами блока 13 задани  режимов.

Узлы 9 выходных сигналов предстаап ют собой усилители - передатчики ин-г терфейса и осуществл ют передачу в канал инфо1 4ац1юнных сигналов по шинам 18(19).

Регистры 10 байтов состо ни  осуществл ют хранение и передачу в кавал байтов состо нт.Формирование разр дов в регистрах 1О осуществл етс  по сигналам узлов 8.

Буферный регистр 11 осуществл ет прием, .хранение и передачу в канал тов команд и данных. Передача данных через регистр 4 осуществл етс  только в режимах, при которых не используют с  узлы 22 буферной пам ти. Блок 12 осуществл ет сравнение кодов команд, поступивших вз первого и второго каналов . Блок 13 представл ет собой , лерный регистр, задающий четыре режима работы: Монопольный, Мультиплексный , Одна пам ть и Две пам ти. Узпы 22 буферной пам ти служат дл  приема, хранени  и выдачи в канал байто .

Адаптер канагь-канал работает в четырех режимах, задаваемых блоком 13. В режимах Монопольный и Мульти-. плексный адаптер работает так же, как и известный адаптер.

В режиме Одна пам ть адаптер работает следующим образом.

Канал (например, первый) выбирает адаптер в соответствии с принципами организации ввода-вывода. При этом адрес от канала по шинам 14 канала через узел 3 поступает в узел 7 дл  сравнени  с адресом адаптера, хранимым в регистре 6 адреса. Результат сравнени  адресов выдаетс  в узеп 8. Если адреса совпадают, из узла 7 сравнени  адресов выдаетс  ответный адрес адаптера на шины 18 абонента и далее в канал

Дешифратор 5 декодирует команду, полученную из канала и хранимую в регистре 4.

После расшифровки команды первого канала адаптер осуществл ет прием по шинам 14 и запись через узел 3 в узец, 22 блока 1 информации. При этом узел 8 блока 1 формирует сигнал обнулени , а затем сигналы модификации счетчика 29 и сигналы обращени  в пам ть 28, которые поступают на входы 23 узла 22 блока 1.

После окончани  приема от первого канала данных (окончание определ етс  каналом) узел 8 блока 1 формирует сигнал записи в регистр ЗО, который поступает на входы 25 узла 22 блока 1 заносит в регистр 11 команду первого канала, а узел 8 блока 2 формирует и передает во второй канал байт состо ни  с указателем Внимание. В ответ второй канал вводит команду уточнени  ;осто ни , по которой ему передаетс  содержимое регистра 11, т.е команда первого канала. По содержимсн у регистра 11 программа второй ЦВМ определ ет , какую команду необходимо ввести в адаптер, и через второй канал вводит ее в адаптер. При сравнении команд блоком 12 (сравнению подвергаютс  пол  модификаторов) адаптер начинает гюре давать во второй канал данные из узла 22 блока 1 через узел 9 блока 2. При узел 8 блока 2 формирует сипнап обнулени , а затем сигналы модифвкаанн счетчика 29 и сигналы обращени  в пам ть 28, которые поступают на , 26 узла 22 бпсжа 1. При сравнение значени  счетчика 29 в регистра 30, что свидетельствует о завершении передачи во второй кааап данных, прин тых от первого канала, на выхоае схемы 31 сравнени  формируетс  сигнал, поступающий с выхода 27 узла 22 блока 1 в узел 8 блока 2, по которо My оканчиваетс  выпопнение команоы во втором канапе, При передаче данных из второго канапа в первый адаптер работает также за искшочением того, что данные записываютс  в уэеп 22 бгюка 2, записью в узел 22 управл ет узеп 8 блока 2, а считыванием - узел 8 блока 1. В режиме Две пам ти адаптер обеспечивает одновременный прием данных из первого и второго каналов в узлы 22 соответственно блоков 1 и 2 к (или пе редачу в первый и второй канал данных из узлов 22 соответственно блоков 2 Н 1). В этом режиме, если оба канала одновременно передают данные в-адаптер,, данные первого канала записываютс  в узел 22 блока 1, а данные второго канала - в узел 22 блока 2. Затем во второй канал через регистр 11 и узел блока 2 передаетс  байт состо ни  с указателем Внимание, после этого в первый канал через регистр 11 и узел блока 1 передаетс  такой же байт. Программы первой и второй ЦВМ ввод т в адаптер команды уточнени  состо ни , определ ют необходимые ответные команды и ввод т их через первый и второй канал в адаптер. По этим командам данные из узла 22 блока 1 передаютс  во второй канал, а данные вз узла 22 блока 2 - в первый канал. В этом режиме блок 12 не работает , и сравнение команд не производитс . Узлами 8 по сигналам дет1Вфратора 5 производитс  только авалю направлени передачи данных (команда записи или чтени ). Собственно процедуры записи и считывани  в узлы 22 осуществл ютс  так же, как и в режиме Одна пам ть. Узел управлени  работает следующим образом. В исходном состо нии регистры 34 обнупева , и на адресных входах посто и ной пам ти 33 присутствует нулевой ьдрее . После сброса сигнала начальной установки по кахсдому сигналу синхронизации-щюизводитс  анапиз сигналов усло вий, поступающих на входы мультиплексора 32 и переход в очередное состо ни -В каждом состо ний узла 8 на адресный вход посто нной пам ти 33 подклк чаетс  одна из входных шин узла. Выбор одключаемой шины производитс  в поле ормата микрокоманды. Возможный фо1жгат микрокоманды име т ввд где АМК - поле адреса следующей мвкрокоманды; АМХ - поле кода адреса подключаемого входа мультиплексора; УПР - поле выходных сигналов уст ройства уп; 1влени ; Если на входной шине присутствует входной сигнал (т.е. логическа  1), то узел 8 переходит в состо ние, в младшем (юзр де которого присутствует единшт . Если на выбранной шине отсутствует входной сигнал (т.е. щ)нсутствует логический О), то автомат переходит в в состо ние, в младшем разр де которого присутствует ноль. Например, пусть поле адресов посто нной пам ти 33 представл ет комбинацию ООН, попе адреса входного мультиплексора 32 . Если на п том входе мультиплексора 32 присутствует входной сигнал (т.е. логи ческа  ), то переход осуществл етс  по адресу ОО111, если входкюй сигнал отсутствует (т.е. осуществл етс  по адресу 0011О). Аналогичио реализуютс  все остальные условные переходы. Дл  формировани  выхоа 1х сигналов устройства управпви   используетс  эонтальное микропрограммирование, т.. каждому разр ду пол  выходных сигналов микрокоманды ставитс  в соответствие определенный выходной сигнал уст ройства управлени . Таким образом, предложенный адаптер канагь-канал. обеспечивает более высокую производительность межмашинного по сравнению с известным, так как позвол ет выполн ть обмен между ада1 тером и каналом со скоростью, определ  емой стродействием данного канала, а не скоростью меиее &1стродействук цего канала, подключенвого к адаптеру; выполн ть между адаптером и ggg ожидани  подключени  (т.е. приема байта состо ни  с указателем Внимание ) второго канала. /Me-, ИпргА .{HyjieSmi Saumcoci ни ) М ФигЛ Д

Claims (3)

1. АДАПТЕР КАНАЛ-КАНАЛ по авт.св. № 734661, отличающ и йс я тем, что, с цепью повышения производительности адаптера, в каждый его блок связи с каналом введен узел буферной памяти, причем в каждом блоке связи с каналом восьмой выход узла управления соединен с входом управления записью узла буферной памяти, информационный вход которого подключен к выходу узла входных сигналов, информационные выходы узлов буферной памяти первого и второго блоков связи с каналом соединены соответственно с пятыми входами узлов выходных сигналов второго и первого блоков связи с каналом, а входы управления чтением и выходы синхронизации - соответственно с девятыми выходами и седьмыми входами узлов управления второго и первого блоков связи с каналом.

© |с >

2. Адаптер по π. 1, о т п и ч а ю ш и й с я тем, что узел управления блока связи с канапом содержит входной мультиплексор, постоянную память и выходной регистр, причем группа информационных входов входного мультиплексора соединена с первым - восьмым входами узла, группа адресных входов - с первой группой выходов выходного регистра, а выход - с управляющим входом постоянной памяти, группа выходов • которой подключена к группе входов выходного регистра, а группа адресных вхЫ . дов -к второй группе выходов выходного ре_: гистра,третья группа выходов которого соеди-| йена с первым-девятым выходами узла.

3» Адаптер по π. 1, отличаю*.

* щ и й с я тем, что узеп буферно памя ти бпока связи с канапом содержит память, счетчик' адреса, регистр копичества байтов и схему сравнения, причем информационные вход и выход памяти соединены соответственно с информационными , входом и выходом узла, адресный вход · с выходом счетчика адреса и первыми входами схемы сравнения и регистра количества байт, второй вход которого подключен к первому входу счетчика -адреса, первому управляющему входу памяти и входу управления записью узла, а выход к второму входу схемы сравнения, выход которой является выходом синхронизации узла, второй вход счетчика адреса соединен с вторым управляющим входом , памяти и выходом управления чтений ем узла.