JPS62160849A - 多重プロトコル通信アダプタ回路板 - Google Patents

多重プロトコル通信アダプタ回路板

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JPS62160849A
JPS62160849A JP61275512A JP27551286A JPS62160849A JP S62160849 A JPS62160849 A JP S62160849A JP 61275512 A JP61275512 A JP 61275512A JP 27551286 A JP27551286 A JP 27551286A JP S62160849 A JPS62160849 A JP S62160849A
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card
signal
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般にデータ通信に関し、さらに具体的には
、コンピュータを通信ハイウェイ（Ｃｏｍｍｕｎｉｃａ
ｔｉｏｎｓ　ｈｊｇｈｗａｙ）に接続するための回路装
置またはアダプタに関するものである。
Ｂ、従来技術 パーソナル・コンピュータと遠隔上位コンピュータ装置
との間のディジタル・データ通信は、広く用いられるよ
うになってきている。ディジタル・データ伝送を助ける
ための一般的な通信ネットワークは通常、プロトコル変
換回路、Ｅ　Ｉ　Ａインターフニース回路およびモデル
からなる。プロ１〜コル変換回路は、ディジタル・デー
タを周知の制御プロ１〜コル、即ち、　Ｓ　Ｄ　Ｌ　Ｃ
（ＳｙｎｃｈｒｏｎｏｕＳＤａｔａＬｉｎｋ　Ｃｏｎｔ
ｒｏｌ）つまり、同期データ・リンク制御、非同期（Ａ
ｓｙｎｃ）、ＨＬ　Ｄ　Ｌ　Ｃ（Ｈｉｇｈ　Ｌｅｖｅｌ
　ＤａｔａＬｊｎｋ　Ｃｏｎｔｒｏｌ）つまり高水準デ
ータ・リンク制御、双同期（Ｂｉｓｙｎｃ）　ＡＤＣＣ
Ｐ（Ａｃｌｖａｎｃｅｄ　ＤａｔａＣｏｍｍｕｎｉｃａ
ｔｉｏｎｓ　Ｃｏｎｔｒｏｌ　Ｐｒｏｃｅｄｕｒｅ）つ
まり拡張データ通信制御手順等のどれかに変換する。Ｅ
ＩＡインターフェース回路は、プロトコル・コンバータ
から出力された信号を条件付けし、前記信号をモデムに
供給し、信号はそこから電話回線またはそれと同等の狭
帯域通信チャネルを介して伝送される。
従来技術は単一形および多重形プロトコル・コンバータ
を提供している。単一形プロトコル・コンバータは、デ
ータを１種類のプロトコルにしか変換できないが、多重
プロトコル・コンバータは、データを複数のプロトコル
の１つに変換できる。
従来技術のプロトコル・コンバータは米国特許第４５０
９１１３号、第４４９４１８６号、第４３６８５１２号
、第４３４６４４０号、第４２２５９１９号、第４３５
８８２５号、第４４６７４４５号、第４５１３３７３号
、第４５０４９０１号、第４５１９０２８号、第４５０
０９３３号、第４４９４１８６号および第３７１４６３
５号トこ記載されている。これらのプロトコル・コンバ
ータが所期の目的に十分に働くことは明らかである。し
かし、一般的な欠点は、アダプタの回路が非常に複雑で
あり、既存のマイクロコンピュータと一緒に容易に使用
できないことである。従来技術のプロトコルを既存のコ
ンピュータ　（パーソナル・コンピュータまたはそれ以
外のもの）と−緒に使用しようと試みる場合は、コンピ
ュータのアーキテクチュアおよびコンピュータのプログ
ラミングに大幅な変更が必要である。
Ｃ０発明が解決しようとする問題点 前述の理由から、既存のコンピュータのアーキテクチャ
およびプログラミングと互換性がある多重プロトコル・
コンバータが必要である。かかる多重プロトコル・・ア
ダプタは、コンピュータに容易に取り付けることができ
、コンピュータが遠隔上位コンピュータ等と通信するた
めの機能を提供するものである。
Ｄ０問題点を解決するための手段 本発明の目的は、これまでのものより一層効率的な汎用
通信アダプタを提供することである。
この目的は、３台のプロトコル制御装置を備えた通信ア
ダプタによって達成される。各制御装置への入力は１選
択制御論理回路手段および構成制御論理回路手段を介し
て、パーソナル・コンピュータ（ＰＣ）のデータ・バス
およびアドレス・バスに結合される。各モデュールから
の出力は、マルチプレクサ論理回路装置を介して通信ハ
イウェイに結合される。
選択制御論理手段および構成制御論理手段は、−組のア
ドレス・デコーダおよび一個の構成レジスタを備えてい
る。構成レジスタは、ＰＣによってロードされ、その出
力がデコードされて、アドレス・デコーダの１つ、その
データを処理する特定のプロ１−コル制御装置、および
アダプタがＰＣと通信する割込みレベルを選択するため
に使用される。さらに、構成制御論理回路手段は、制御
信号を供給し、それらの信号が、マルチプレクサ論理回
路装置を使用可能にして、データを記憶装置を介して通
信ハイウェイに送るために使用される。
本発明の１つの特徴は、２枚の多重プロトコル通信アダ
プタ・カードがＰＣに装着されていることである。これ
により、ＰＣは同時に２つの異なるプロトコルを用いて
情報を伝送することができる。同時伝送を実現するため
、各カード上の所定のピンがジャンパ・ケーブルと相互
接続されている。その結果、制御信号が構成レジスタ内
に供給される。構成レジスタは、この信号を用いて、各
カードを１次カードまたは２次カードとして特徴づける
。また、制御レジスタの内容は、各カードがＰＣと通信
する割込みレベルを示す信号を生成するために使用され
る。
本発明のもう１つの特徴は、特別のデータ・バイ１−を
構成レジスタに書き込むことにより、通信アダプタを使
用禁止にできることである。
本発明の前記およびその他の目的、特徴および利点は添
付の図面に示した好ましい実施例についての以下のより
詳細な説明から明らかになるであろう。
Ｅ、実施例 第１図は、本発明の教示による多重プロトコル通信アダ
プタ１０の機能ブロック図である。ストア（ｓｔｏｒｅ
）管理システム等のローカル・エリア・ネットワークは
、ストア・ループに接続されてシステムの制御機能を実
行するストア制御装置を備える。ストア制御装置は、パ
ーソナル・コンピュータ（ｐｃ）を含むものでよい。も
ちろん１本発明の範囲から逸脱することなく、他のどん
な種類の制御装置でも使用することができる。アダプタ
回路１０は、遠隔上位計算システム（図示せず）との直
接通信に使用できるように、プロセッサ（図示せず）と
インターフェースするように設計されている。
多重プロトコル通信アダプタ１０は、アドレス・バス１
４、データ・バス１２．および制御線１６を介してルー
プ制御装置またはプロセッサ（図示せず）に結合されい
てる。データ・バス１２は、制御情報を多重プロトコル
通信アダプタ・カードに転送するために使用される。デ
ータ・バス１２は、両方向データを転送するためにも使
用される。
同様に、アドレス・バス１４は、アドレスされた情報を
プロセッサからカードに転送し、制御線１６は、転送許
可（すなわち被制御）情報をプロセッサからカードに転
送する。バス（１２，１４）および制御線１６は、構成
制御論理回路手段１８によって通知割込みされる。後述
するように、構成論理制御回路手段１８の機能は、プロ
セッサ（図示せず）から被制御情報を受け取り、プロト
コル制御装置２０．２２および２４のうちの１台のみが
、バス１２および制御線１６上に供給された信号ストリ
ームを選択されたプロトコルに変換するように、多重プ
ロトコル通信アダプタを構成することである。
本発明の好ましい実施例では、制御装置２０゜２２およ
び２４は、信号ストリームを任意のプロトコルまたはフ
ォーマットに変換するのに使用できるが、制御装置２０
は信号ストリームを５ＤＬＣプロトコルに変換する。同
様に、制御装置２２は信号ストリームを双同期フォーマ
ットに変換し、制御装置２４は信号ストリームを非同期
フォーマットに変換する。５ＤＬＣ１双同期および非同
期プロトコルは従来技術で周知であり、したがって。
制御装置２０，２２および２４の詳細は述べない。
信号を５ＤＬＣフオーマツトに変換するために選択され
る回路装置は、インテル（Ｉ　ｎｔ、ｅｌ）社製の８２
７３型５ＤＬＣモジユールであると言うだけにとどめて
おく、双同期信号を生成するための好適な回路装置は、
インテル社製の８２５１型双同期モジュールである。最
後に、非同期信号を生成するための好適な回路装置は、
ナショナル・セミコンダクタ（Ｎａｔｉｏｎａｌ　Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒ）社製の１６４５０型非同期モ
ジュールである。プロトコル・コンバータは、信号スト
リームを選択されたプロトコルに加工するほかに、また
、制御手段２６、ＥＩＡインターフェース２８およびモ
デム３０を介して遠隔上位コンピュータ（図示せず）に
伝送する前に、データを非直列化する。プロトコル・コ
ンバータと同様、ＥＩＡインターフェース２８およびモ
デム３ｏも周知の通信装置であり、したがって、詳細は
述べない。たとえば、ＥＩＡインターフェース２８の機
能は、Ｒ５２３２モジユールで実現することができる。
さらに第１図を参照すると、プロセッサ（図示せず）は
、構成制御理論回路手段１８の構成レジスタ（後述する
）の２つのアドレスのうちの１つにアドレスする。本発
明の好ましい実施例では、構成レジスタのポート・アド
レス３ＡＦまたは３８Ｆにアドレスすることができる。
これらのアドレスは、ＩＢＭ　　ＰＣアドレス体系に合
致することに留意すべきである。異なるアドレス体系を
有する別のＰＣまたはプロセッサを用いる場合は、構成
レジスタのアドレスが別のものになることもある。
構成レジスタ（後述する）は、２つのアドレスのうちの
１つにアドレスすることができるので。
ジャンパ３２が２本のピンＡとＢを結合するために使用
される。ジャンパを多重プロトコル通信アダプタ・カー
ド１０上に置くことにより、信号が発生し、導体３４を
経て構成制御論理回路手段１８に供給される。後述する
ように、構成制御論理回路手段１８は、この信号を用い
て、カードが１次カードと２次カートのどちらであるか
を判定する。カードが１次カードと２次カードのどちら
であると特徴付けられるかは、どのピンがカード上のジ
ャンパを介して接続されているかによって決まる。
しばらく第４Ａ図を参照すると、多重プロトコル・カー
ドのピン側を図式的に表わしである。行は数字１−４で
表示されている。英数字Ｐ４はカード上の１つの列を示
す。本発明の好ましい実施例によれば、カードを１次カ
ードとして特徴付けるにはカード・ピン１と３（列Ｐ４
）をジャンパで互いに結合しなければならない。第４Ａ
図と第１図の参照記号のつけ方を比較すると、ピンＡと
Ｂ（第１図）はピン１と３（第４Ａ図）と同等である。
同様に、カードを２次カードとして特徴付けるには、ピ
ン２と４（列Ｐ４）を互いに結合しなければならない。
多重プロトコル通信アダプタ・カー１へは、２つの異な
るアドレスでアドレスでき、その結果１次カートまたは
２次カードとして特徴付られるので、１つのＰＣが、２
枚のカー］へをサポートできる。さらにＰＣ内のカード
は各々、データを同しまたは反対の通信プロトコルに変
換するように構成できる。
再び第１図を参照すると、複数のデコーダ手段３６−４
２が、アドレス・バス１４に接続されている。デコーダ
手段３６−４２からの出力は、バス４４を介して制御手
段４６に供給される。制御手段４６は、導線４８上の使
用可能信号の制御下で、デコーダ手段の１つからの出力
を選択する。
出力は１次にプロｌ−コル制御装［１１２２０−２４の
１つに供給される。後述するように、各プロ１−コル制
御装置は、所定のアドレス範囲内でアドレスすることが
できる。指定されたアドレス範囲がデコーダ手段によっ
てデコードされると、そのデコーダ手段の出力が、制御
手段４６を介して選択された制御装置に供給される。本
発明の好ましい実施例では、デコーダ手段３８が、アド
レス範囲３８０−３８Ｆをデコードする。デコーダ手段
３６は。
アドレス範囲３ＡＯ−３ＡＦをデコードする。デコード
手段４２は、アドレス範囲２Ｆ８−２ＦＦをデコードす
る。デコーダ手段４０は、アドレス範囲３Ｆ８−３ＦＦ
をデコードする。制御手段２６は、導体４８上の制御信
号の制御下で、制御装置１Ｈ２０，２２または２４から
の出力の１つを選択する。選択された出力は、バス４８
を介してＥＩＡインターフェース２８からモデム３０に
供給され、さらに通信ハイウェイ上を遠隔上位コンピュ
ータ・システム（図示せず）に供給される。
制御手段２６は、プロ１ヘコル制御装置のうち１つの出
力を選択するほか、割込み（ＴＮＴ）線３および割込み
（ＩＮＴ）線４上に出力割込み信号を生成する。また、
直接メモリ・アクセス信号が線ＤＭＡ−１上に生成され
る。割込み信号およびＤＭＡ信号は、マイクロプロセッ
サにフィードバックされる。既に述へたように１．！ｉ
ｌＪ込み信号は、カードがマイクロプロセッサと通信中
の割込みレベルを示す。同様に、カードがＤＭＡ制御装
置（図示せず）と通信する必要があるとき、Ｄ　Ｍ　Ａ
−１線が起動できる。
第２図は、構成制御装置論理回路手段１８のブロック図
を示す。本発明の説明を簡単にするため、既に説明した
要素と共通な要素は、共通の参照番号で表示することに
する。構成制御論理回路手段１８は、構成（ＣＯＮＦ）
レジスタ・デコード手段１を含んでいる。構成レジスタ
・デコード手段１は、アドレス・バス１４を監視する通
常のデコーダであり、構成レジスタ２のアドレスがバス
上で認められると、信号が発生し、選択線上に出力され
る。それと同時に、パーソナル・コンピュータ（ｐｃ）
が書込み信号を工／○書込み線に出力した場合は、デー
タ・バス１２上のデータが構成レジスタ２中にランチさ
れる。前述したように。
構成レジスタ・デコード手段１は２つの７トレスのうち
の１つをデコードする。どのアドレスがデコー１−され
るかは、どのピンがジャンパ３２で相互接続されている
かによって決まる。
構成レジスタ２は、複数のイａ号をピンＯ−５上に出力
する。ピン４および５上の信号が論理Ｏの場合、デコー
ド手段３はビットＯ−４に対して４−１６デコードを行
ない、複数の信号をピン０−１５上に出力する。ピン０
−１４上の信号をＯＲ回路ブロック４，５，６，７，８
，９，１３．１１および１５で用いて選択信号を導線４
８−６８上に生成する。各導線には、その導線が実行す
る機能を示す適当な名前を付けである。たとえば、導ｍ
　４８−５４上の信号は、予め指定されたアドレス範囲
を選択するために使用される。具体的には、導線４８上
の信号は、アドレス範囲３Ａ〇−３ＡＦを選択し、以下
同様である。同様に、導線５６−６０上の信号は、プロ
トコル制御装置を選択するために使用される。導線６２
−６６上の信号は、アダプタ・カードがプロセッサ（図
示せず）と通信する割込みレベルを選択するために使用
される。導線６８上の信号は、カードに直接メモリ・ア
クセス能力を与える。
本発明は、アダプタ・カードをＰＣインターフェースか
ら使用禁止（ｄｉｓａｂｌｅ）にする能力を与える。こ
のことは、構成レジスタに特別のデータ・バイト（ＯＦ
）を書き込むことによって達成される。
このバイトが構成レジスタに書き込まれた場合、デコー
ド手段３のピン１５が活動化（ａｃｔｉｖａｔｅ）され
、アダプタはＰＣバスから電気的にはずれる。
この状態では、アダプタはどのアドレスにも応答しない
。同様に、構成レジスタはどの割込みも活動化しない。
第３図は、プロトコル・コンバータの１つを選択する論
理のブロック図を示す。前と同様に、共通の要素は、同
じ参照番号で示すことにする。選択制御論理回路手段１
７は、複数のデコーダ３６−４２を含んでいる。各デコ
ーダからの出力は、バス４４に結合され、それらの入力
はアドレス・バス１４に結合されている。各デコーダは
、通常のデコード・モジュールであり、特定のアドレス
範囲をデコードするために制御される。各プロトコル制
御装置２０−２４は、それぞれ１つまたは複数のアドレ
ス範囲に割り当てられ、アドレス範囲をアドレス・バス
上に設定することにより、ＰＣ（図示せず）が選択され
たプロトコル制御装置にアドレスすることができる。
デコーダ３６−４２はそれぞれ、導線４８−５４上の適
当な制御信号によって使用可能（ｅｎａｂｌｅ）にされ
る。導線４８−５４上の使用可能信号は第２図から出て
いる。したがって、デコーダ３８からの出力を活動化し
たい場合、導線５０上の制御信号が活動化され、アドレ
ス３８０−３８ＦがＰＣによってアドレス・バス１４上
に置かれる。他のデコーダも、同様のやり方で活動化す
ることができる。バス４４上の信号は、ＡＮＤゲート７
０−７４のうち１つによってゲートされる。ＡＮＤゲー
トの１つを活動化するには、適当な使用可能信号を導線
５６−６０の１つに置かなければならない。前と同様に
、これらの信号は第２図から出ている。
Ａ　Ｎ　ＤゲーＩ〜７０−７４からの出力は、それぞれ
当該のバスを介してプロトコル・コンバータの１つに供
給される。さらに具体的には、ＡＮＤゲート７０からの
出力は、５ＤＬＣ制御装置２０に供給される。ＡＮＤゲ
ート７２からの出力は、双同期制御装ユ２２に供給され
る。ＡＮＤゲート７４から出力は、非同期制御装置２４
に供給される。
さらに（ＰＣからの）制御線１６が制御装置に供給され
る。また両方向データ・バス１２がプロトコル・コンバ
ータに供給される。プロトコル・コンバータ２０，２２
および２４からの出力は、適当なバスを介して制御手段
２６に供給される。この制御手段は導線５６−６８上の
選択信号によって使用可能にされる、複数の組合せ論理
を含んでいる。制御信号は第２図に示してあり、そこか
ら呂でいる。たとえば、５ＤＬＣ制御装置２０からの出
力信号をＥＩＡインターフェース２８にゲートしたい場
合、導線５６上の５ＤＬＣプロトコル選択信号で１個ま
たは複数のＡＮＤゲートがゲートされる。ＥＩＡインタ
ーフェース２８からの信号は、次にモデム３０によって
処理されて通信ハイウェイ８２に載せられ、そこから遠
隔上位コンピュータ　（図示せず）に転送される。双同
期または非同期制御装置に付するデータの処理も同様に
行われる。
引き続き第３図を参照すると、導線６２−６８上の選択
信号を制御手段２６内の組合せ論理で用いて１割込み信
号を導線７６及び７８上に、またＤＭＡ−１信号を導線
８０上に生成する。導線７６−８０上の信号は、パーソ
ナル・コンピュータにフィードバックされる。
次の表は、構成レジスタのアドレス体系を示す表である
。
データ・バイト　アドレス範囲　　プロトコル　　　割
込み００　　　　　　　３ＡＯ３ＡＦ　　　　　　ＢＳ
Ｃ３＆４０１　　　　　　　３８０　３８Ｆ　　　　　
　ＢＳＣ３＆Ｌ４０２　　　　　　　３Ａ０　３ＡＦ　
　　　　　５ＤＬＣ３＆４０３　　　　　　　３８０　
３８Ｆ　　　　　　５ＤＬＣ３＆４０４　　　　　　　
３８０　３８Ｆ　　　　　　５ＤＬＣ３＆４＆ＤＭＡ１
０５　　　　　　　３Ｆ８　３ＦＦ　　　　　　ＡＳＹ
ＮＣ４０６２Ｆ８　２ＦＦ　　　　　　ＡＳＹＮＣ３０
７３ＡＯ３ＡＦ　　　　　　５ＤＬＣＡＬＬＯＮ３０８
　　　　　　　　　　　　　　３ＡＯ３ＡＦ　　　　　
　　　　　５ＤＬＣ’　ＡＬＬ　　ＱＮ４０９　　　　
　　　３８０　３８Ｆ　　　　　　５ＤＬＣＡＬＬＯＮ
３ＯＡ　　　　　　　　　　３８０　３８Ｆ　　　　　
　　５ＤＬＣＡＬＬＯＮ４＆ＤＭＡ１０Ｂ　　　　　　
　　　　　　　　　　３ＡＱ　　　３ＡＦ　　　　　　
　　　　　ＢＳＣＡＬＬＯＮ３ＱＣ３ＡＯ３ＡＦ　　　
　　ＢＳＣＡＬＬＯＮ４００　　　　　　　　　　３８
０　３８Ｆ　　　　　　　ＢＳＣＡＬＬＯＮ３０Ｅ　　
　　　　　　　　３８０　３８Ｆ　　　　　　　ＢＳＣ
ＡＬＬＯＮ４０Ｆ　　　構成レジスタを除きすべてのア
ドレスで、アドレス・デコードを使用禁止にする。
表の第１１は「データ・バイト」という見出しが付いて
おり、パーソナル・コンピュータから構成レジスタに書
き込まれる１６進表示を表わす。
第２欄は「アドレス範囲」という見出しが付いており、
対応するデータ・バイトが構成レジスタに書き込まれる
とき使用可能になるアドレス範囲を表わす。第３４１ｉ
１は「プロトコル」という見出しが付いており、対応す
るデータ・パイ１〜が構成レジスタに書き込まれるとき
選択されるプロトコルを表わす。最後に、表の第４ａは
「割込み」という見出しが付いており、特定のデータ・
バイトが構成レジスタに書き込まれるときアダプタ・カ
ードがプロセッサと通信する種々の割込みレベルを表わ
す。プロセッサが１６進文字ｏＯを構成レジスタに書き
込む場合、アドレス範囲３ＡＯ−３ＡＦが選択され、カ
ードは双同期プロトコルを用いて通信する。このときカ
ードは割込みレベル３および４でプロセッサと通信する
。カードの動作を説明するため、別の例について述べる
６弁間期プロトコルを用いて通信したいものと仮定する
。
データ・バイト０５又は０６のどちらかを構成レジスタ
に書き込むことができる。このときカードは割込みレベ
ル４または３のとちらかでプロセッサと通信する。上記
の例でカードの動作の説明は十分であると考えられるの
で、カードについてこれ以上の説明は行なわない。
上述のように、プロセッサのインターフェースからカー
ドを使用禁止にすることができる。このためには、コー
ドＯＦが構成レジスタに書き込まれる。表で選択したコ
ードは、単に説明のためであり１本発明を限定するもの
ではない。
構成レジスタの内容を変更するだけでＭＰＣＡカートを
いつでも動的に構成できることは上記の説明から明らか
である。このため、非同期、双同期または５ＤＬＣネツ
トワークで動作するのに、１枚のアダプタ・カードおよ
び交換モデムがあればよい。この機能の図式表示を第４
Ｂ図に示す。
この図では、ＭＰＣＡカードがパーソナル・コンピュー
タＰ／Ｃに装着され、モデムを含む交換網がカードの出
力を種々のネットワークに相互接続している。
上述のように、カードはまた全ての割込みを１つのレベ
ルに置くように構成することもできる。
この機能により、ユーザは２本の通信回路線８２および
８４（第４Ｃ図）を同時に動作させることができる。か
かる構成では、１方のカードが全ての割込みをレベル３
に置いて動作し、他方のカードが全ての割込みをレベル
４に置いて動作する。
この機能の図式的表示を第４Ｃ図に示す。こめ図では、
ＭＰＣＡ＃１およびＭＰＣＡ＃２が１台のＰＣに装着さ
れている。ＭＰＣＡ＃１はこれらの選択されたプロトコ
ルの１つを用いて、モデム＃１を介して遠隔上位コンピ
ュータと通信する。同様に、Ｍ　Ｐ　ＣＡ　ｎ　２は選
択されたプロトコルの１つを用いて、モデム＃２を介し
て遠隔上位コンピュータ（図示せず）と通信する。
盈生 ＭＰＣＡカードはキーボードまたはユーザ・プログラム
から構成することができる。どちらの方法も完全に当技
術の範囲内に含まれ、個々の方法の詳細については述べ
ない。パーソナル・コンピュータが（キーボードまたは
ユーザ・プログラムから）アドレスおよび制御情報をイ
ンターフェース上に書き込む。構成レジスタ・デコード
手段１が０３ＡＦまたは０３８Ｆのデコードのため、ア
ドレス・バス１４（第２図）を常に監視する。カードが
０３ＡＦまたは０３８Ｆのどちらでアドレスされるかは
、ジャンパ３２の位置によって決まる。その当該のアド
レスがデコードされると、構成レジスタ・デコード手段
は選択信号を生成し、それを構成レジスタ２に伝送する
。バス・サイクルがＩ１０書込みサイクルである場合、
ＰＣバス１２上のデータが構成レジスタ中にラッチされ
る。
ビット４および５がともにＯにセットされている場合、
デコード手段３はビット０，１．２および３に対して４
−１６デコードを実行する。デコーダ手段３からの相互
排他的出力は、さらにＯＲ回路４，５，６，７，８，９
，１０．１１および１２によってデコードされる。アド
レス範囲信号が選択され、導線４８−５４上に出力され
る。プロトコル選択信号が生成され、導線５６−６０上
に出力される。最後に、割込みレベル情報が生成され、
導線６２−６８上に出力される。上記の体系を使って、
アダプタ・カードをプログラム制御下で動的に変更して
、現行のＰＣプログラムおよび別のシステム構成に合致
させることができる。
Ｆ０発明の効果 本発明により、コンピュータのアーキテクチャまたはプ
ログラミングを変更する必要なしに、既に設計されたま
たは既存のコンピュータ　（パーソナル・コンピュータ
等）と−緒に使用できるアダプタが、達成された。
【図面の簡単な説明】
第１図は、本発明によるアダプタ・カードの機能ブロッ
ク図、第２図は、構成制御論理回路手段のための回路装
置のブロック図、第３図は、プロトコル制御装置と特定
の制御装置を選択するために使用される回路のブロック
図、第４Ａ図は１ＭＰＣＡカードを種々の動作モードに
構成するための物理的配列図、第４Ｂ図は、１枚のＭＰ
ＣＡカードと交換網の構成図、第４Ｃ図は、２枚のＭＰ
ＣＡカードを同時に通信させる場合の構成図である。　
　１ｏ・・・・多重プロトコル通信アダプタ、１８・・
・・構成制御論理回路、２０，２２．２４・・・・プロ
トコル制御装置、２６．４６・・・・制御手段、２８・
・・・ＥＩＡインターフェース、３０・・・・モデム、
３６．３８，４０．４２・・・・デコーダ手段。 Ｐ／Ｃ第４Ｂ図 第４Ｃ図 ＩＣ

Claims (1)

  1. 【特許請求の範囲】 プロセッサと遠隔上位コンピュータの間で通信できるよ
    うに前記プロセッサとモデムをインターフェースするた
    めの多重プロトコル通信アダプタ回路において、 前記プロセッサに結合され、前記プロセッサから制御デ
    ータを受け取って複数の制御信号を発生するための構成
    レジスタ手段を備えた構成制御論理回路手段と、 前記プロセッサのアドレス・バスに結合され、前記制御
    信号に応答し、所定のアドレス範囲がアドレス・バス上
    でデコードされているときはいつでも使用可能信号を出
    力するように動作するアドレス・デコード手段と、 各々が使用可能信号に応答し、データ・ストリームを受
    信または送信しかつ前記データ・ストリームを所定のプ
    ロトコル・フォーマットに変換するように動作する複数
    のプロトコル変換制御装置と、 を設けたことを特徴とする前記の回路。
JP61275512A 1985-12-30 1986-11-20 多重プロトコル通信アダプタ回路板 Granted JPS62160849A (ja)

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