JPH056945B2 - - Google Patents

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JPH056945B2
JPH056945B2 JP61275512A JP27551286A JPH056945B2 JP H056945 B2 JPH056945 B2 JP H056945B2 JP 61275512 A JP61275512 A JP 61275512A JP 27551286 A JP27551286 A JP 27551286A JP H056945 B2 JPH056945 B2 JP H056945B2
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JP
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processor
control
protocol
card
signal
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JP61275512A
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Kazaan Hawaado
Uiriamu Koheeku Ronarudo
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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Publication of JPH056945B2 publication Critical patent/JPH056945B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/387—Information transfer, e.g. on bus using universal interface adapter for adaptation of different data processing systems to different peripheral devices, e.g. protocol converters for incompatible systems, open system

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Description

【発明の詳細な説明】
Ａ 産業上の利用分野 本発明は、一般にデータ通信に関し、さらに具
体的には、コンピユータを通信ハイウエイ
（Communications highway）に接続するための
回路装置またはアダプタに関するものである。 Ｂ 従来技術 パーソナル・コンピユータと遠隔上位コンピユ
ータ装置との間のデイジタル・データ通信は、広
く用いられるようになつてきている。デイジタ
ル・データ伝送を助けるための一般的な通信ネツ
トワークは通常、プロトコル変換回路、EIAイン
ターフエース回路およびモデムからなる。プロト
コル変換回路は、デイジタル・データを周知の制
御プロトコル、即ち、SDLC（Synchronous Data
Link Control）つまり、同期データ・リンク制
御、非同期（Async）、HLDLC（High Level
DataLink Contnrol）つまり高水準データ・リン
ク制御、双同期（Bisync）ADCCP（Advanced
Data Communications Control Procedure）つ
まり拡張データ通信制御手順等のどれかに変換す
る。EIAインターフエース回路は、プロトコル・
コンバータから出力された信号を条件付けし、前
記信号をモデムに供給し、信号はそこから電話回
線またはそれと同等の狭帯域通信チヤネルを介し
て伝送される。 従来技術は単一形および多重形プロトコル・コ
ンバータを提供している。単一プロトコル・コン
バータは、データを１種類のプロトコルにしか変
換できないが、多重プロトコル・コバータは、デ
ータを複数のプロトコルの１つに変換できる。従
来技術のプロトコル・コバータは米国特許第
4509113号、第4494186号、第4368512号、第
4346440号、第4225919号、第4358825号、第
4467445号、第4513373号、第4504901号、第
4519028号、第4500933号、第4494186号および第
3714635号に記載されている。これらのプロトコ
ル・コバータが所期の目的に十分に働くことは明
らかである。しかし、一般的な欠点は、アダプタ
の回路が非常に複雑であり、既存のマイクロコン
ピユータと一緒に容易に使用できないことであ
る。従来技術のプロトコルを既存のコンピユータ
（パーソナル・コンピユータまたはそれ以外のも
の）と一緒に使用しようと試みる場合は、コンピ
ユータのアーキテクチユアおよびコンピユータの
プログラミングに大幅に変更が必要である。 Ｃ 発明が解決しようとする問題点 前述の理由から、既存のコンピユータのアーキ
テクチヤおよびプログラミングと互換性がある多
重プロトコル・コバータが必要である。かかる多
重プロトコル・・アダプタは、コンピユータに容
易に取り付けることができ、コンピユータが遠隔
上位コンピユータ等と通信するための機能を提供
するものである。 本発明の主な目的は、既存のプロセツサのアー
キテクチヤ及びプログラミングと互換性のあるプ
ロセツサに搭載可能な多重プロコトル通信アダプ
タ回路板を提供することである。 本発明の目的は、プロセツサとの通信のためプ
ロセツサに割込をかける割込みレベルを表わす制
御信号を発生してプロセツサに供給する多重プロ
トコル通信アダプタ回路板を提供することであ
る。 Ｄ 問題点を解決するための手段 本発明によるプロセツサ搭載可能な多重プロト
コル通信アダプタ回路板は、複数のプロトコル・
フオーマツト変換回路制御装置を含んでいる。こ
れらの各制御装置への入力は、選択制御論理回路
手段及び構成制御論理回路手段を介してPCのよ
うなプロセツサルのデータバス及びアドレスバス
に結合される。一方、上記プロトコル変換回路制
御装置の出力は、マルチプレクサのようにスイツ
チング論理回路制御手段を介して通信ネツトワー
クのハイウエイに結合される。 構成制御論理回路手段は、構成レジスタを含
み、該構成レジスタには、所定のプロトコル・フ
オーマツト変換回路制御装置を選択するための制
御情報がプロセツサによりロードされており、こ
れらのデコーデング結果の制御信号が、選択制御
論理回路手段内のアドレス・デコーダの１つ、プ
ロトコル制御装置の１つ及びアダプタがプロセツ
サと通信するための割込みレベルを、各々、選択
するのに使用される。更に、上記構成制御論理回
路手段からの制御信号が、マルチプレクサのよう
な論理回路制御手段を使用可能状態に条件付けし
て所定のデータを通信ハイウエイへ送信するため
及び１つの割込み制御信号をプロセツサに対して
発生するために使用される。 本発明の他の特徴は、２枚の多重プロトコル通
信アダプタ・カードをプロセツサに搭載できるこ
とである。これにより、プロセツサは同時に２つ
の異なるプロトコルを用いて情報を伝送すること
ができる。同時伝送を実現するため、各カード上
の所定のピンがジヤンパ・ケーブルと相互接続さ
れている。その結果、制御信号が構成レジスタ内
に供給される。構成レジスタは、この信号を用い
て、各カードを１次カードまたは２次カードとし
て特徴付けることができる。 本発明の構成は、次の通りである。 (1) プロセツサと遠隔上位コンピユータの間で通
信ネツトワークを介してデータの直接通信がで
きるようにプロセツサとモデムをインターフエ
ースするためのプロセツサに搭載可能な多重プ
ロトコル通信アダプタ回路板において： プロセツサのアドレスバス及びデータバスに
結合され、複数のプロトコルの各々を表わす制
御情報をプロセツサから受け取つて保持するた
めの構成レジスタ手段を含む共通の通信チヤネ
ルと、 上記構成レジスタ手段に結合され、該レジス
タの内容を監視して複数の制御信号を発生する
ための構成制御論理回路手段と、 上記プロセツサのアドレスバスに結合され、
予め定められたアドレス範囲の信号がアドレス
バス上に現われてデコードされる時上記制御信
号に応答して使用可能信号を出力するように動
作するアドレス・デコーダを含む選択制御論理
回路手段と、 該選択制御論理回路手段に結合され、上記使
用可能信号に応答してデータ・ストリームを予
め定められたプロトコル・フオーマツトに変換
するよう動作する複数のプロトコル変換回路制
御装置と、 該プロトコル変換回路制御装置に結合され、
上記制御信号に応答して上記プロトコル変換回
路制御装置の１つからフオーマツト変換された
データ・ストリームをゲートすると共に少なく
とも１つの割込み制御信号を上記プロセツサに
対して発生するための論理回路制御手段と、 を設けたことを特徴とする上記アダプタ回路
板。 (2) アダプタ回路板の所定の１対の入力端子ピン
をジヤンパ線で結線することにより発生される
制御信号が上記構成レジスタ手段に供給される
事を特徴とする特許請求の範囲第１項記載の通
信アダプタ回路板。 Ｅ 実施例 第１図は、本発明の教示による多重プロトコル
通信アダプタ１０の機能ブロツク図である。スト
ア（store）管理システム等のローカル・エリ
ア・ネツトワークは、ストア・ループに接続され
てシステムの制御機能を実行するストア制御装置
を備える。ストア制御装置は、パーソナル・コン
ピユータ（PC）を含むものでもよい。もちろん、
本発明の範囲から逸脱することなく、他のどんな
種類の制御装置でも使用することができる。アダ
プタ回路１０は、遠隔上位計算システム（図示せ
ず）との直接通信に使用できるように、プロセツ
サ（図示せず）とインターフエースするように設
計されている。 多重プロトコル通信アダプタ１０は、アドレ
ス・バス１４、データ・バス１２、および制御線
１６を介してループ制御装置またはプロセツサ
（図示せず）に結合されいてる。データ・バス１
２は、制御情報を多重プロトコル通信アダプタ・
カードに転送するために使用される。データ・バ
ス１２は、両方向データを転送するためにも使用
される。同様に、アドレス・バス１４は、アドレ
スされた情報をプロセツサからカードに転送し、
制御線１６は、転送許可（すなわち被制御）情報
をプロセツサからカードに転送する。バス１２，
１４および制御線１６は、構成制御論理回路手段
１８によつて通知割込みされる。後述するよう
に、構成論理制御回路手段１８の機能は、プロセ
ツサ（図示せず）から被制御情報を受け取り、プ
ロトコル制御装置２０，２２および２４のうち１
台のみが、バス１２および制御線１６上に供給さ
れた信号ストリームを選択されたプロトコルに変
換するように、多重プロトコル通信アダプタを構
成することである。 本発明の好ましい実施例では、制御装置２０，
２２および２４は、信号ストリームを任意のプロ
トコルまたはフオーマツトに変換するのに使用で
きるが、制御装置２０は信号ストリームをSDLC
プロトコルに変換する。同様に、制御装置２２は
信号ストリームを双同期フオーマツトに変換し、
制御装置２４は信号ストリームを非同期フオーマ
ツトに変換する。SDLC、双同期および非同期プ
ロトコルは従来技術で周知であり、したがつて、
制御装置２０，２２および２４の詳細は述べな
い。信号をSDLCフオーマツトに変換するために
選択される回路装置は、インテル（Intel）社製
の8273型SDLCモジユールであると言うだけにと
どめておく。双同期信号を生成するための好適な
回路装置は、インテル社製の8251型双同期モジユ
ールである。最後に、非同期信号を生成するため
の好適な回路装置は、ナシヨナル・セミコンダク
タ（National Semiconductor）社製の16450型
非同期モジユールである。プロトコル・コンバー
タは、信号ストリームを選択されたプロトコルに
加工するほかに、また、制御手段２６、EIAイン
ターフエース２８およびモデム３０を介して遠隔
上位コンピユータ（図示せず）に伝送する前に、
データを直列化する。プロトコル・コバータと同
様、EIAインターフエース２８およびモデム３０
も周知の通信装置であり、したがつて、詳細は述
べない。たとえば、EIAインターフエース２８の
機能は、RS232モジユールで実現することができ
る。 さらに第１図を参照すると、プロセツサ（図示
せず）は、構成制御理論回路手段１８の構成レジ
スタ（後述する）の２つのアドレスのうちの１つ
にアドレスする。本発明の好ましい実施例では、
構成レジスタのポート・アドレス3AFまたは38F
にアドレスすることができる。これらのアドレス
は、IBM PCアドレス体系に合致することに留意
すべきである。異なるアドレス体系を有する別の
PCまたはプロセツサを用いる場合は、構成レジ
スタのアドレスが別のものになることもある。 構成レジスタ（後述する）は、２つのアドレス
のうちの１つにアドレスすることができるので、
ジヤンパ３２が２本のピンＡとＢを結合するため
に使用される。ジヤンパを多重プロトコル通信ア
ダプタ・カード１０上に置くことにより、信号が
発生し、導体３４を経て構成制御論理回路手段１
８に供給される。後述するように、構成制御論理
回路手段１８は、この信号を用いて、カードが１
次カードと２次カードのどちらであるかを判定す
る。カードが１次カードと２次カードのどちらで
あると特徴付けられるかは、どのピンがカード上
のジヤンパを介して接続されているかによつて決
まる。 しばらく第４Ａ図を参照すると、多重プロトコ
ル・カードのピン側を図式的に表わしてある。行
は数字１−４で表示されている。英数字P4はカ
ード上の１つの列を示す。本発明の好ましい実施
例によれば、カードを１次カードとして特徴付け
るにはカード・ピン１と３（列P4）をジヤンパ
で互いに結合しなければならない。第４Ａ図と第
１図の参照記号のつけ方を比較すると、ピンＡと
Ｂ（第１図）はピン１と３（第４Ａ図）と同等で
ある。同様に、カードを２次カードとして特徴付
けるには、ピン２と４（列P4）を互いに結合し
なければならない。多重プロトコル通信アダプ
タ・カードは、２つの異なるアドレスでアドレス
でき、その結果１次カードまたは２次カードとし
て特徴付けられるので、１つのPCが、２枚のカ
ードをサポートできる。さらにPC内のカードは
各々、データを同じまたは反対の通信プロトコル
に変換するように構成できる。 再び第１図を参照すると、複数のデコーダ手段
３６−４２が、アドレス・バス１４に接続されて
いる。デコーダ手段３６−４２からの出力は、バ
ス４４を介して制御手段４６に供給される。制御
手段４６は、導線48上の使用可能信号の制御下
で、デコーダ手段の１つからの出力を選択する。
出力は、次にプロトコル制御装置２０−２４の１
つに供給される。後述するように、各プロトコル
制御装置は、所定のアドレス範囲内でアドレスす
ることができる。指定されたアドレス範囲がデコ
ーダ手段によつてデコードされると、そのデコー
ダ手段の出力が、制御手段４６を介して選択され
た制御装置に供給される。本発明の好ましい実施
例では、デコーダ手段３８が、アドレス範囲380
−38Fをデコードする。デコーダ手段３６は、ア
ドレス範囲3AO−3AFをデコードする。デコー
ド手段４２は、アドレス範囲2F8−2FFをデコー
ドする。デコーダ手段４０は、アドレス範囲3F8
−3FFをデコードする。制御手段２６は、導体４
８上の制御信号の制御下で、制御装置２０，２２
または２４からの出力の１つを選択する。選択さ
れた出力は、バス４８を介してEIAインターフエ
ース２８からモデム３０に供給され、さらに通信
ハイウエイ上を遠隔上位コンピユータ・システム
（図示せず）に供給される。 制御手段２６は、プロトコル制御装置のうち１
つの出力を選択するほか、割込み（INT）線３
および割込み（INT）線４上に出力割込み信号
を生成する。また、直接メモリ・アクセス信号が
線DMA−１上に生成される。割込み信号および
DMA信号は、マイクロプロセツサにフイードバ
ツクされる。既に述べたように、割込み信号は、
カードがマイクロプロセツサと通信中の割込みレ
ベルを示す。同様に、カードがDMA制御装置
（図示せず）と通信する必要があるとき、DAM
−１線が起動できる。 第２図は、構成制御装置論理回路手段１８のブ
ロツク図を示す。本発明の説明を簡単にするた
め、既に説明した要素と共通な要素は、共通の参
照番号で表示することにする。構成制御論理手段
１８は、構成（CONF）レジスタ・デコード手段
１を含んでいる。構成レジスタ・デコード手段１
は、アドレス・バス１４を監視する通常のデコー
ダであり、構成レジスタ２のアドレスがバス上で
認められると、信号が発生し、選択線上に出力さ
れる。それと同時に、パーソナル・コンピユータ
（PC）が書込み信号をＩ／Ｏ書込み線に出力した
場合は、データ・バス１２上のデータが構成レジ
スタ２中にラツチされる。前述したように、構成
レジスタ・デコード手段１は２つのアドレスのう
ちの１つをデコードする。どのアドレスがデコー
ドされるかは、どのピンがジヤンパ３２で相互接
続されているかによつて決まる。 構成レジスタ２は、複数の信号をピン０−５上
に出力する。ピン４および５上の信号が論理０の
場合、デコード手段３はビツト０−４に対して４
−16デコードを行ない、複数の信号をピン０−１
５上に出力する。ピン０−１４上の信号をOR回
路ブロツク４、５、６、７、８、９、13、11およ
び15で用いて選択信号を導線48−68上に生成す
る。各導線には、その導線が実行する機能を示す
適当な名前を付けてある。たとえば、導線48−54
上の信号は、予め指定されたアドレス範囲を選択
するために使用される。具体的には、導線48上の
信号は、アドレス範囲3AO−3AFを選択し、以
下同様である。同様に、導線56−60上の信号は、
プロトコル制御装置を選択するために使用され
る。導線62−66上の信号は、アダプタ・カードが
プロセツサ（図示せず）と通信する割込みレベル
を選択するために使用される。導線68上の信号
は、カードに直接メモリ・アクセス能力を与え
る。 本発明は、アダプタ・カードをPCインターフ
エースから使用禁止（disable）にする能力を与
える。このことは、構成レジスタに特別にデー
タ・バイト（OF）を書き込むことによつて達成
される。このバイトが構成レジスタ書き込まれた
場合、デコード手段３のピン１５が活動化
（activate）され、アダプタはPCバスから電気的
にはずれる。この状態では、アダプタはどのアド
レスにも応答しない。同様に、構成レジスタはど
の割込みも活動化しない。 第３図は、プロトコル・コバータの１つを選択
する論理のブロツク図を示す。前と同様に、共通
の要素は、同じ参照番号で示すことにする。選択
制御論理回路手段１７は、複数のデコーダ３６−
４２を含んでいる。各デコーダからの出力は、バ
ス４４に結合され、それらの入力はアドレス・バ
ス１４に結合されている。各デコーダは、通常の
デコード・モジユールであり、特定のアドレス範
囲をデコードするために制御される。各プロトコ
ル制御装置２０−２４は、それぞれ１つまたは複
数のアドレス範囲に割り当てられ、アドレス範囲
をアドレス・バス上に設定することにより、PC
（図示せず）が選択されたプロトコル制御装置ア
ドレスすることができる。 デコーダ３６−４２はそれぞれ、導線48−54上
の適当な制御信号によつて使用可能（enable）に
される。導線48−54上の使用可能信号は第２図か
ら出ている。したがつて、デコーダ３８からの出
力を活動化したい場合、導線50上の制御信号が活
動化され、アドレス380−38FがPCによつてアド
レス・バス１４上に置かれる。他のデコーダも、
同様のやり方で活動化することができる。バス４
４上の信号は、ANDゲート70−74のうち１つに
よつてゲートされる。ANDゲートの１つを活動
化するには、適当な使用可能信号を導線56−60の
１つに置かなければならない。前と同様に、これ
らの信号は第２図から出ている。 ANDゲート70−74からの出力は、それぞれ当
該のバスを介してプロトコル・コバータの１つに
供給される。さらに具体的には、ANDゲート７
０からの出力は、SDLC制御装置２０に供給され
る。ANDゲート72からの出力は、双同期制御装
置２２に供給される。ANDゲート74から出力は、
非同期制御装置２４に供給される。さらに（PC
からの）制御線１６が制御装置に供給される。ま
た両方向データ・バス１２がプロトコル・コバー
タに供給される。プロトコル・コバータ２０，２
２および２４からの出力は、適当なバスを介して
制御手段２６に供給される。この制御手段は導線
56−68上の選択信号によつて使用可能にされる、
複数の組合せ論理を含んでいる。制御信号は第２
図に示してあり、そこから出ている。たとえば、
SDLC制御装置２０からの出力信号をEIAインタ
ーフエース２８にゲートしたい場合、導線56上の
SDLCプロトコル選択信号で１個または複数の
ANDゲートがゲートされる。EIAインターフエ
ース２８からの信号は、次にモデム３０によつて
処理されて通信ハイウエイ82に載せられ、そこか
ら遠隔上位コンピユータ（図示せず）に転送され
る。双同期または非同期制御装置に対するデータ
の処理も同様に行われる。 引き続き第３図を参照すると、導線62−68上の
選択信号を制御手段２６内の組合せ論理で用い
て、割込み信号を導線76及び78上に、またDMA
−１信号を導線80上に生成する。導線76−80上の
信号は、パーソナル、コンピユータにフイードバ
ツクされる。 次の表は、構成レジスタのアドレス体系を示す
表である。
【表】
【表】 用禁止にする。
表の第１欄は「データ・バイト」という見出し
が付いており、パーソナル・コンピユータから構
成レジスタに書き込まれる16進表示を表わす。第
２欄は「アドレス範囲」という見出しが付いてお
り、対応するデータ・バイトが構成レジスタに書
き込まれるとき使用可能になるアドレス範囲を表
わす。第３欄は「プロトコル」という見出しが付
いており、対応するデータ・バイトが構成レジス
タに書き込まれるとき選択されるプロトコルを表
わす。最後に、表の第４欄は「割込み」という見
出しが付いており、特定のデータ・バイトが構成
レジスタに書き込まれるときアダプタ・カードが
プロセツサと通信する種々の割込みレベルを表わ
す。プロセツサが16進文字00を構成レジスタに書
き込む場合、アドレス範囲3AO−3AFが選択さ
れ、カードは双同期プロトコルを用いて通信す
る。このときカードは割込みレベル３および４で
プロセツサと通信する。カードの動作を説明する
ため、別の例について述べる。非同期プロトコル
を用いて通信したいものと仮定する。データ・バ
イト05又は06のどちらかを構成レジスタに書き込
むことができる。このときカードは割込みレベル
４または３のどちらかでプロセツサと通信する。
上記の例でカードの動作の説明は十分であると考
えられるので、カードについてこれ以上の説明は
行なわない。 上述のように、プロセツサのインターフエース
からカードを使用禁止することができる。このた
めには、コードOFが構成レジスタに書き込まれ
る。表で選択したコードは、単に説明するためで
あり、本発明を限定するものではない。 構成レジスタの内容を変更するだけでMPCA
カードをいつでも動的に構成できることは上記の
説明から明らかである。このため、非同期、双同
期またはSDLCネツトワークで動作するのに、１
枚のアダプタ・カードおよび交換モデムがあれば
よい。この機能の図式表示を第４Ｂ図に示す。こ
の図では、MPCAカードがパーソナル・コンピ
ユータＰ／Ｃに装着され、モデムを含む交換網が
カードの出力を種々のネツトワークに相互接続し
ている。 上述のように、カードはまた全ての割込みを１
つのレベルに置くように構成するこのもできる。
この機能により、ユーザは２本の通信回路線82お
よび84（第４Ｃ図）を同時に動作させることがで
きる。かかる構成では、１方のカード全ての割込
みをレベル３に置いて動作し、他方のカードが全
ての割込みをレベル４に置いて動作する。この機
能の図式的表示を第４Ｃ図に示す。この図では、
MPCA＃１およびMPCA＃２が１台のPCに装着
されている。MPCA＃１はこれらの選択された
プロトコルの１つを用いて、モデム＃１を介して
遠隔上位コンピユータと通信する。同様に、
MPCA＃２は選択されたプロトコルの１つを用
いて、モデム＃２を介して遠隔上位コンピユータ
（図示せず）と通信する。 操 作 MPCAカードはキーボードまたはユーザ・プ
ログラムから構成することができる。とちらの方
法も完全に当技術の範囲内に含まれ、個々の方法
の詳細については述べない。パーソナル・コンピ
ユータが（キーボードまたはユーザ・プログラム
から）アドレスおよび制御情報をインターフエー
ス上に書き込む。構成レジスタ・デコード手段１
が03AFまたは038Fのデコードのため、アドレ
ス・バス１４（第２図）を常に監視する。カード
が03AFまたは038Fのどちらでアドレスされるか
は、ジヤンパ３２の位置によつて決まる。その当
該のアドレスがデコードされると、構成レジス
タ・デコード手段は選択信号を生成し、それを構
成レジスタ２に伝送する。バス・サイクルがＩ／
Ｏ書込みサイクルである場合、PCバス１２上の
データが構成レジスタ中にラツチされる。ビツト
４および５がともに０にセツトされている場合、
デコード手段３はビツト０、１、２および３に対
して４−16デコードを実行する。デコード手段３
からの相互排他的出力は、さらにOR回路４、
５、６、７、８、９、13、11および15によつてデ
コードされる。アドレス範囲信号が選択され、導
線48−54上に出力される。プロトコル選択信号が
生成され、導線56−60上に出力される。最後に、
割込みレベル場情報が生成され、導線62−68上に
出力される。上記の体系を使つて、アダプタ・カ
ードをプログラム制御下で動的に変更して、現行
のPCプログラムおよび別のシステム構成に合致
させることができる。 Ｆ 発明の効果 本発明により、コンピユータのアーキテクチヤ
またはプログラミングを変更する必要なしに、既
に設計されたまたは既存のコンピユータ（パーソ
ナル・コンピユータ等）と一緒に使用できるアダ
プタが、達成された。
【図面の簡単な説明】
第１図は、本発明によるアダプタ・カードの機
能ブロツク図、第２図は、構成制御論理回路手段
のための回路装置のブロツク図、第３図は、プロ
トコル制御装置と特定の制御装置を選択するため
に使用される回路のブロツク図、第４Ａ図は、
MPCAカードを種々の動作モードに構成するた
めの物理的配列図、第４Ｂ図は、１枚のMPCA
カードと交換網の構成図、第４Ｃ図は、２枚の
MPCAカードを同時に通信させる場合の構成図
である。 １０……多重プロトコル通信アダプタ、１８…
…構成制御論理回路、２０，２２，２４……プロ
トコル制御装置、２６，４６……制御手段、２８
……EIAインターフエース、３０……モデム、３
６，３８，４０，４２……デコーダ手段。

Claims (1)

  1. 【特許請求の範囲】 １ プロセツサと遠隔上位コンピユータの間で通
    信ネツトワークを介してデータの直接通信ができ
    るようにプロセツサとモデムをインターフエース
    するためのプロセツサに搭載可能な多重プロトコ
    ル通信アダプタ回路板において： プロセツサのアドレスバス及びデータバスに結
    合され、複数のプロトコルの各々表わす制御装置
    をプロセツサから受け取つて保持するための構成
    レジスタ手段を含む共通の通信チヤネルと、 上記構成レジスタ手段に結合され、該レジスタ
    の内容を監視して複数の制御信号を発生するため
    の構成制御論理回路手段と、 上記プロセツサのアドレスバスに結合され、予
    め定められたアドレス範囲の信号がアドレスバス
    上に現われてデコードされる時上記制御信号に応
    答して使用可能信号を出力するように動作するア
    ドレス・デコーダを含む選択制御論理回路手段
    と、 該選択制御論理回路手段に結合され、上記使用
    可能信号に応答してデータ・ストリームを予め定
    められたプロトコル・フオーマツトに変換するよ
    う動作する複数のプロトコル変換回路制御装置
    と、 該プロトコル変換回路制御装置に結合され、上
    記制御信号に応答して上記プロトコル変換回路制
    御装置の１つからフオーマツト変換されたデー
    タ・ストリームをゲートすると共に少なくとも１
    つの割込み制御信号を上記プロセツサに対して発
    生するための論理回路制御手段と、 を設けたことを特徴とする上記アダプタ回路板。 ２ アダプタ回路板上の所定の１対の入力端子ピ
    ンをジヤンパ線で結線することにより発生される
    制御信号が上記構成レジスタ手段に供給される事
    を特徴とする特許請求の範囲第１項記載の通信ア
    ダプタ回路板。
JP61275512A 1985-12-30 1986-11-20 多重プロトコル通信アダプタ回路板 Granted JPS62160849A (ja)

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