JPH0962599A - 多重環境における拡張可能な装置間ローカル・バス・アーキテクチャを有する通信システム - Google Patents
多重環境における拡張可能な装置間ローカル・バス・アーキテクチャを有する通信システムInfo
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- JPH0962599A JPH0962599A JP8186216A JP18621696A JPH0962599A JP H0962599 A JPH0962599 A JP H0962599A JP 8186216 A JP8186216 A JP 8186216A JP 18621696 A JP18621696 A JP 18621696A JP H0962599 A JPH0962599 A JP H0962599A
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- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1623—Plesiochronous digital hierarchy [PDH]
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Abstract
(57)【要約】
【課題】 通信システムの改良により必要になる処理速
度の増加にユーザが対応できるような形でコンピュータ
・システムの処理能力を高める通信サブシステムが提供
される。 【解決手段】 タスク群を実行するデジタル信号処理ア
ダプタと、Ｅ１、Ｔ１等の第１装置間通信プロトコルに
従ってＴＤＭ（時分割多重）信号を提供し受信するＥ１
ポートとを含む、コンピュータ・システムで構成された
通信システムにおいて、情報処理装置に接続する通信サ
ブシステムは、第１入出力ポートに接続し、Ｅ１または
Ｔ１のプロトコルに従ってＴＤＭ信号を提供し受信する
Ｅ１リンクを含む。またサブシステムは第２入出力ポー
トに接続されて、デジタル信号処理リソースの処理能力
を高める第２入出力ポートと、デジタル信号処理回路に
接続されて、第２装置間通信プロトコルに従って信号を
提供し受信する第３入出力ポートとを含む。
度の増加にユーザが対応できるような形でコンピュータ
・システムの処理能力を高める通信サブシステムが提供
される。 【解決手段】 タスク群を実行するデジタル信号処理ア
ダプタと、Ｅ１、Ｔ１等の第１装置間通信プロトコルに
従ってＴＤＭ（時分割多重）信号を提供し受信するＥ１
ポートとを含む、コンピュータ・システムで構成された
通信システムにおいて、情報処理装置に接続する通信サ
ブシステムは、第１入出力ポートに接続し、Ｅ１または
Ｔ１のプロトコルに従ってＴＤＭ信号を提供し受信する
Ｅ１リンクを含む。またサブシステムは第２入出力ポー
トに接続されて、デジタル信号処理リソースの処理能力
を高める第２入出力ポートと、デジタル信号処理回路に
接続されて、第２装置間通信プロトコルに従って信号を
提供し受信する第３入出力ポートとを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には通信シ
ステムに関して、特に遠隔エンド・ユーザ・ターミナル
やモデム機器に関連した形式の情報を処理するように、
Ｔ１、Ｅ１等、デジタルＰＣＭ（パルス・コード変調）
キャリアのチャネルにかかわる信号を全てデジタルでリ
アルタイムに変換する通信システムに関する。
ステムに関して、特に遠隔エンド・ユーザ・ターミナル
やモデム機器に関連した形式の情報を処理するように、
Ｔ１、Ｅ１等、デジタルＰＣＭ（パルス・コード変調）
キャリアのチャネルにかかわる信号を全てデジタルでリ
アルタイムに変換する通信システムに関する。
【０００２】
【従来の技術】ＩＳＤＮ（統合サービス・デジタル網）
インタフェースを用いた装置等のデジタル通信システム
が登場してから通信は高速になり、スループット増加率
は、コンピュータ（すなわち情報処理）・システムにお
ける処理能力にかかわる技術の改良率を上回っている。
従って、コンピュータ・システム（または装置間バス）
を接続するデータ・リンクは、リンクされるコンピュー
タより高速になると考えられる。
インタフェースを用いた装置等のデジタル通信システム
が登場してから通信は高速になり、スループット増加率
は、コンピュータ（すなわち情報処理）・システムにお
ける処理能力にかかわる技術の改良率を上回っている。
従って、コンピュータ・システム（または装置間バス）
を接続するデータ・リンクは、リンクされるコンピュー
タより高速になると考えられる。
【０００３】G．Davisらによる米国特許第４９９１１６
９号、"Real Time Digital SignalProcessing Relative
to Multiple Digital Communications Channels"は、
デジタル・キャリア・システム（Ｔ１、Ｅ１等）の複数
の時分割チャネル間にリアルタイム・リンクを与えるマ
ルチＤＳＰ（デジタル信号プロセッサ）システムを開示
している。処理されるデータのデジタル形式は異なって
もよく（純粋なデジタルとデジタル化アナログまたはデ
ジタル化音声）、ＰＳＴＮ（switched publicnetwork）
を通してリモートでキャリア・システムにリンクされた
ユーザの各種ターミナル機器に対応するようにされる。
９号、"Real Time Digital SignalProcessing Relative
to Multiple Digital Communications Channels"は、
デジタル・キャリア・システム（Ｔ１、Ｅ１等）の複数
の時分割チャネル間にリアルタイム・リンクを与えるマ
ルチＤＳＰ（デジタル信号プロセッサ）システムを開示
している。処理されるデータのデジタル形式は異なって
もよく（純粋なデジタルとデジタル化アナログまたはデ
ジタル化音声）、ＰＳＴＮ（switched publicnetwork）
を通してリモートでキャリア・システムにリンクされた
ユーザの各種ターミナル機器に対応するようにされる。
【０００４】
【発明が解決しようとする課題】通信システムの改良に
より必要になる処理速度の増加にユーザが対応できるよ
うな形でコンピュータ・システムの処理能力を高める通
信サブシステムが求められる。
より必要になる処理速度の増加にユーザが対応できるよ
うな形でコンピュータ・システムの処理能力を高める通
信サブシステムが求められる。
【０００５】
【課題を解決するための手段】通信サブシステムはまと
めると本発明に従って、タスク群を実行するデジタル信
号処理リソースと、第１装置間通信プロトコルに従って
多重化信号を提供し受信する第１入出力（Ｉ／Ｏ）ポー
トとで構成される情報処理（ＩＰ）システムに高度な処
理能力を提供する。通信サブシステムは、１）第１入出
力ポートに接続し、第１装置間通信プロトコルに従って
ＴＤＭ（時分割多重）信号を提供し受信する第２入出力
ポート、２）第１入出力ポートに接続され、デジタル信
号処理リソースの処理能力を高めるデジタル信号プロセ
ッサ手段、及び３）デジタル信号プロセッサ回路に接続
されて、第１または第２の装置間通信プロトコルに従っ
て信号を提供し受信する第３入出力ポートで構成され
る。
めると本発明に従って、タスク群を実行するデジタル信
号処理リソースと、第１装置間通信プロトコルに従って
多重化信号を提供し受信する第１入出力（Ｉ／Ｏ）ポー
トとで構成される情報処理（ＩＰ）システムに高度な処
理能力を提供する。通信サブシステムは、１）第１入出
力ポートに接続し、第１装置間通信プロトコルに従って
ＴＤＭ（時分割多重）信号を提供し受信する第２入出力
ポート、２）第１入出力ポートに接続され、デジタル信
号処理リソースの処理能力を高めるデジタル信号プロセ
ッサ手段、及び３）デジタル信号プロセッサ回路に接続
されて、第１または第２の装置間通信プロトコルに従っ
て信号を提供し受信する第３入出力ポートで構成され
る。
【０００６】
【発明の実施の形態】米国特許第４９９１１６９号に述
べられているシステム（すなわちデジタル・キャリア・
システムの複数の時分割チャネル間にリアルタイム・リ
ンクを提供する、ＤＳＰリソースを持つ情報処理システ
ム）は、信号プロセッサを増やすことで最小限のコスト
で拡張できる。具体的には、プロセッサを追加し、同シ
ステムのネットワークＥ１インタフェースを使って、ロ
ーカルＥ１リンクまたはＬ−Ｅ１バスを通して別のアダ
プタと通信できる。追加プロセッサはこのデータを様々
な形式で処理できる。追加カードは同じサブシステム内
に置かれ、外部パラレル・バス・インタフェースでホス
ト・プロセッサとの通信が行われる。
べられているシステム（すなわちデジタル・キャリア・
システムの複数の時分割チャネル間にリアルタイム・リ
ンクを提供する、ＤＳＰリソースを持つ情報処理システ
ム）は、信号プロセッサを増やすことで最小限のコスト
で拡張できる。具体的には、プロセッサを追加し、同シ
ステムのネットワークＥ１インタフェースを使って、ロ
ーカルＥ１リンクまたはＬ−Ｅ１バスを通して別のアダ
プタと通信できる。追加プロセッサはこのデータを様々
な形式で処理できる。追加カードは同じサブシステム内
に置かれ、外部パラレル・バス・インタフェースでホス
ト・プロセッサとの通信が行われる。
【０００７】好適な実施例の場合、産業用コンピュータ
の通信サブシステムは、ＩＳＤＮプライマリ速度インタ
フェース内でモデム機能を提供する。１つのサブシステ
ムは２つのＩＳＤＮプライマリ速度インタフェースを提
供し、各インタフェースは最大１４，４００ビット毎秒
までのデータ転送率で、遠隔アナログ・モデムとの接続
を最大３０までサポートする。また６０接続それぞれ
が、遠隔デジタル・デバイスと通信する際には６４キロ
ビット毎秒のＩＳＤＮ Ｂチャネル帯域幅をフルに利用
できる。
の通信サブシステムは、ＩＳＤＮプライマリ速度インタ
フェース内でモデム機能を提供する。１つのサブシステ
ムは２つのＩＳＤＮプライマリ速度インタフェースを提
供し、各インタフェースは最大１４，４００ビット毎秒
までのデータ転送率で、遠隔アナログ・モデムとの接続
を最大３０までサポートする。また６０接続それぞれ
が、遠隔デジタル・デバイスと通信する際には６４キロ
ビット毎秒のＩＳＤＮ Ｂチャネル帯域幅をフルに利用
できる。
【０００８】図１に、マイクロチャネルやＰＣＩ（Peri
pheral Component Interconnect）バス等のシステム・
バスに接続されたホスト・プロセッサ５、サブシステム
制御装置カード１２、及びサブシステム制御装置カード
１２とアダプタ・インタフェース・ボード（ＡＩＢ）１
４を通してシステム・バスに接続されたサブシステムを
含む装置１が示してある。ＡＩＢ１４は、サブシステム
制御装置カード１２（Artic 960コントローラ等）の内
部バス（図示なし）を、サブシステム１０によって用い
られるカード間接続バス１５に変換する。サブシステム
１０は２つのプロトコル処理カード１６、１７、２つの
モデム・カード１８、１９及びカードを接続するフレッ
クス回路ケーブル１５で構成される。サブシステム制御
装置１２は、システム１に取り付けられる１つのカード
・シュラウドでＡＩＢ１４とパッケージ化できる。プロ
トコル処理カード（１６と１７）はそれぞれ、共通のシ
ュラウドでモデム・カードとパッケージ化すれば１つの
ＩＳＤＮポートになる。これらＩＳＤＮポートの２つが
拡張シャシに取り付けられ、フレックス回路ケーブル１
５を通してサブシステム制御装置に接続される。
pheral Component Interconnect）バス等のシステム・
バスに接続されたホスト・プロセッサ５、サブシステム
制御装置カード１２、及びサブシステム制御装置カード
１２とアダプタ・インタフェース・ボード（ＡＩＢ）１
４を通してシステム・バスに接続されたサブシステムを
含む装置１が示してある。ＡＩＢ１４は、サブシステム
制御装置カード１２（Artic 960コントローラ等）の内
部バス（図示なし）を、サブシステム１０によって用い
られるカード間接続バス１５に変換する。サブシステム
１０は２つのプロトコル処理カード１６、１７、２つの
モデム・カード１８、１９及びカードを接続するフレッ
クス回路ケーブル１５で構成される。サブシステム制御
装置１２は、システム１に取り付けられる１つのカード
・シュラウドでＡＩＢ１４とパッケージ化できる。プロ
トコル処理カード（１６と１７）はそれぞれ、共通のシ
ュラウドでモデム・カードとパッケージ化すれば１つの
ＩＳＤＮポートになる。これらＩＳＤＮポートの２つが
拡張シャシに取り付けられ、フレックス回路ケーブル１
５を通してサブシステム制御装置に接続される。
【０００９】具体的には、各モデム・カード上のＤＳＰ
サブシステム２０は、ＩＳＤＮポート内の３０のベアラ
（Ｂ）・チャネルそれぞれで７５ビット毎秒（ｂｐｓ）
から１４４００ｂｐｓまでのモデム機能を提供できる。
各ＤＳＰ２０は任意個数のモデムに対応できる（好適な
実施例では最大３個）。より高速なビット転送率のモデ
ムは、アルゴリズム・コーディングと或いはＭＩＰＳと
メモリ・アドレス可能性が高いＤＳＰにより可能であ
る。１０個のＤＳＰサブシステム２０は全て２つの時分
割多重（ＴＤＭ）ポート５０、５１を共有し、割当てら
れたタイムスロットでデータをドロップ／インサートす
る。ＴＤＭバスに接続されたＴＤＭポートには３２のタ
イムスロット（Ｅ１）がある。タイムスロット００はＴ
ＤＭフレームの同期化に、タイムスロット１６はシグナ
リングに用いられる。（ＣＣＩＴＴ仕様Fascicle III．
5 -Rec．I．412を参照。）
サブシステム２０は、ＩＳＤＮポート内の３０のベアラ
（Ｂ）・チャネルそれぞれで７５ビット毎秒（ｂｐｓ）
から１４４００ｂｐｓまでのモデム機能を提供できる。
各ＤＳＰ２０は任意個数のモデムに対応できる（好適な
実施例では最大３個）。より高速なビット転送率のモデ
ムは、アルゴリズム・コーディングと或いはＭＩＰＳと
メモリ・アドレス可能性が高いＤＳＰにより可能であ
る。１０個のＤＳＰサブシステム２０は全て２つの時分
割多重（ＴＤＭ）ポート５０、５１を共有し、割当てら
れたタイムスロットでデータをドロップ／インサートす
る。ＴＤＭバスに接続されたＴＤＭポートには３２のタ
イムスロット（Ｅ１）がある。タイムスロット００はＴ
ＤＭフレームの同期化に、タイムスロット１６はシグナ
リングに用いられる。（ＣＣＩＴＴ仕様Fascicle III．
5 -Rec．I．412を参照。）
【００１０】各プロトコル処理カード１６、１７に２つ
のデュアルＤＳＰチップ２２、２３があり、それぞれ１
６のチャネルで各種プロトコルを処理する。これらには
リンク・アクセス・プロトコル（ＬＡＰ）のＬＡＰ−
Ｂ、ＬＡＰ−Ｄ、ＬＡＰ−Ｍ、Ｖ．４２、ＭＮＰ、その
他のプロプライエタリなプロトコルが含まれる。
のデュアルＤＳＰチップ２２、２３があり、それぞれ１
６のチャネルで各種プロトコルを処理する。これらには
リンク・アクセス・プロトコル（ＬＡＰ）のＬＡＰ−
Ｂ、ＬＡＰ−Ｄ、ＬＡＰ−Ｍ、Ｖ．４２、ＭＮＰ、その
他のプロプライエタリなプロトコルが含まれる。
【００１１】ＩＳＤＮポート・アダプタ１０を構成する
主なユニットは、プロトコル処理カード１６、１７とモ
デム・カード１８、１９の２つである。これらのサブシ
ステム制御装置１２との関係が図１に示してある。この
コントローラの詳細は本発明には無関係である。
主なユニットは、プロトコル処理カード１６、１７とモ
デム・カード１８、１９の２つである。これらのサブシ
ステム制御装置１２との関係が図１に示してある。この
コントローラの詳細は本発明には無関係である。
【００１２】プロトコル処理カードの機能説明 プロトコル処理カード１６、１７は、米国特許番号第４
９９１１６９号に述べられているＩＳＤＮアダプタ・カ
ードをもとにしており、そのプロトコル処理能力を拡張
するためいくつか変更が加えられている。米国特許第４
９９１１６９号（Real Time Digital Signal Processin
g Relative to multiple Digital Communications Chan
nels）を参照されたい。
９９１１６９号に述べられているＩＳＤＮアダプタ・カ
ードをもとにしており、そのプロトコル処理能力を拡張
するためいくつか変更が加えられている。米国特許第４
９９１１６９号（Real Time Digital Signal Processin
g Relative to multiple Digital Communications Chan
nels）を参照されたい。
【００１３】図２は、プロトコル処理カード１６、１７
の機能要素を示している。カード１６、１７は、物理的
位置を区別するために別々の番号を付けてある点を除い
て同一である。プロトコル処理カードは２つのＤＳＰサ
ブシステム２９を含み、それぞれ次の構成要素を含む。 １）ＢＩＣ（バス・インタフェース・チップ）、２重Ｄ
ＳＰ ＡＳＩＣモジュール２８ ２）命令格納用６４Ｋ×２７高速スタティックＲＡＭ２
６ ３）データ格納用１２８Ｋ×１８高速スタティックＲＡ
Ｍ２４ ４）ＲＡＭへのページ・アクセスを制御するＰＡＬロジ
ック・チップ２５ ５）Ｅ１インタフェース・ロジック・モジュール３０ ６）プライマリ速度フレーマ・チップ３２（Brooktree
8070等） この他にプロトコル処理カード（１６または１７）に含
まれる機能要素は次の通りである。 １）ローカルＥ１インタフェース３４（Brooktree 8069
等） ２）バス変換機能用にＰＡＬロジック・チップと組み合
わせられたサブシステム制御装置へのフレックス・ケー
ブル接続とのインタフェース用バス・バッファ ３）ＩＳＡバスへのサブシステム制御装置バス４２ ４）サージ防止装置とモデム・カードからドライブされ
るネットワーク・インタフェース用コネクタ３８
の機能要素を示している。カード１６、１７は、物理的
位置を区別するために別々の番号を付けてある点を除い
て同一である。プロトコル処理カードは２つのＤＳＰサ
ブシステム２９を含み、それぞれ次の構成要素を含む。 １）ＢＩＣ（バス・インタフェース・チップ）、２重Ｄ
ＳＰ ＡＳＩＣモジュール２８ ２）命令格納用６４Ｋ×２７高速スタティックＲＡＭ２
６ ３）データ格納用１２８Ｋ×１８高速スタティックＲＡ
Ｍ２４ ４）ＲＡＭへのページ・アクセスを制御するＰＡＬロジ
ック・チップ２５ ５）Ｅ１インタフェース・ロジック・モジュール３０ ６）プライマリ速度フレーマ・チップ３２（Brooktree
8070等） この他にプロトコル処理カード（１６または１７）に含
まれる機能要素は次の通りである。 １）ローカルＥ１インタフェース３４（Brooktree 8069
等） ２）バス変換機能用にＰＡＬロジック・チップと組み合
わせられたサブシステム制御装置へのフレックス・ケー
ブル接続とのインタフェース用バス・バッファ ３）ＩＳＡバスへのサブシステム制御装置バス４２ ４）サージ防止装置とモデム・カードからドライブされ
るネットワーク・インタフェース用コネクタ３８
【００１４】プロトコル処理カードのＤＳＰサブシステ
ム ＤＳＰサブシステムはそれぞれＰＡＬロジック・チップ
２５を除いて、米国特許番号第４９９１１６９号のアダ
プタ上のＤＳＰサブシステムと同一である。チップ２５
は、アドレス変換を行うページング・レジスタにより追
加ＲＡＭのサポートを追加する。これによりＬＡＰ（Ｏ
ＳＩモデルの第２層）等の層状プロトコルに必要なアド
レス可能なデータＲＡＭが増える。ＢＩＣモジュールは
２つのＩＢＭデジタル信号プロセッサ（ＩＳＰバージョ
ン５．０）を含む。これは同じデータと命令のＲＡＭを
時間的に共有する。このＤＳＰサブシステムの詳細につ
いては米国特許番号第４９９１１６９号を参照された
い。
ム ＤＳＰサブシステムはそれぞれＰＡＬロジック・チップ
２５を除いて、米国特許番号第４９９１１６９号のアダ
プタ上のＤＳＰサブシステムと同一である。チップ２５
は、アドレス変換を行うページング・レジスタにより追
加ＲＡＭのサポートを追加する。これによりＬＡＰ（Ｏ
ＳＩモデルの第２層）等の層状プロトコルに必要なアド
レス可能なデータＲＡＭが増える。ＢＩＣモジュールは
２つのＩＢＭデジタル信号プロセッサ（ＩＳＰバージョ
ン５．０）を含む。これは同じデータと命令のＲＡＭを
時間的に共有する。このＤＳＰサブシステムの詳細につ
いては米国特許番号第４９９１１６９号を参照された
い。
【００１５】プロトコル処理カード１６ではデータＲＡ
Ｍメモリが１２８Ｋワードある。メモリ・ページング
は、ＰＡＬモジュール２５のＢＩＣモジュール（ＤＳＰ
チップ）２２または２３に対して外部で処理される。デ
ータＲＡＭのページングは、各ＤＳＰで、またサブシス
テム制御装置１２との間のＤＭＡ（直接メモリ・アクセ
ス）転送で独立に制御できる。このメモリは１６のチャ
ネルでプロトコル機能を実現するのに用いられる。リア
ルタイム制御プログラム（ＤＳＰカーネル）が、現在ア
クティブなチャネル・プロセスに従ってチャネル領域を
選択する。
Ｍメモリが１２８Ｋワードある。メモリ・ページング
は、ＰＡＬモジュール２５のＢＩＣモジュール（ＤＳＰ
チップ）２２または２３に対して外部で処理される。デ
ータＲＡＭのページングは、各ＤＳＰで、またサブシス
テム制御装置１２との間のＤＭＡ（直接メモリ・アクセ
ス）転送で独立に制御できる。このメモリは１６のチャ
ネルでプロトコル機能を実現するのに用いられる。リア
ルタイム制御プログラム（ＤＳＰカーネル）が、現在ア
クティブなチャネル・プロセスに従ってチャネル領域を
選択する。
【００１６】Ｅ１電話インタフェースではタイムスロッ
ト００はデジタル・ネットワーク全体でシグナリングと
制御情報に用いられる。Ｌ−Ｅ１バス７も標準Ｅ１イン
タフェースである。ローカルのＥ１またはＬ−Ｅ１のバ
ス７ではタイムスロット０はモデム・カード１８または
１９とプロトコル処理カード１６または１７との間のネ
ットワーク・シグナリングに関する情報及び他の状況に
関する情報の受渡しに用いられる。
ト００はデジタル・ネットワーク全体でシグナリングと
制御情報に用いられる。Ｌ−Ｅ１バス７も標準Ｅ１イン
タフェースである。ローカルのＥ１またはＬ−Ｅ１のバ
ス７ではタイムスロット０はモデム・カード１８または
１９とプロトコル処理カード１６または１７との間のネ
ットワーク・シグナリングに関する情報及び他の状況に
関する情報の受渡しに用いられる。
【００１７】ローカルＥ１インタフェース ＤＳＰサブシステム２９はそれぞれ、従来技術と同様に
別々のプライマリ速度フレーマ・チップ３２（Brooktre
e 8070等）を用いる。２つのＤＳＰサブシステムはプラ
イマリ速度アナログ・インタフェース・チップ（Brookt
ree 8069等）を、ローカルＥ１インタフェースを構成す
るインピーダンス整合要素や変圧器と共に共有する。こ
のＬ−Ｅ１インタフェースはコネクタ３６を通してルー
ティングされ、プロトコル処理カード１６、１７とモデ
ム・カード１８、１９それぞれの間の主な機能通信パス
を提供する。
別々のプライマリ速度フレーマ・チップ３２（Brooktre
e 8070等）を用いる。２つのＤＳＰサブシステムはプラ
イマリ速度アナログ・インタフェース・チップ（Brookt
ree 8069等）を、ローカルＥ１インタフェースを構成す
るインピーダンス整合要素や変圧器と共に共有する。こ
のＬ−Ｅ１インタフェースはコネクタ３６を通してルー
ティングされ、プロトコル処理カード１６、１７とモデ
ム・カード１８、１９それぞれの間の主な機能通信パス
を提供する。
【００１８】割込みモニタリング ＤＳＰサブシステム２９は、スペア入力を用いてモデム
・カード１８、１９からの割込みラインをモニタする。
モデム・カード上の１０個のＤＳＰサブシステム２０の
１つが割込みをアクティブにすると、この発生はネット
ワーク・インタフェース状況レジスタにラッチされ、Ｉ
ＮＴ０割込みがＤＳＰサブシステム２９内のＤＳＰプロ
セッサに送られる。好適な実施例の場合、割込みに応答
するためのモデム・カードへの直接パスがないので、プ
ロトコル処理カード１８または１９がこのイベントをサ
ブシステム制御装置１２に伝える。
・カード１８、１９からの割込みラインをモニタする。
モデム・カード上の１０個のＤＳＰサブシステム２０の
１つが割込みをアクティブにすると、この発生はネット
ワーク・インタフェース状況レジスタにラッチされ、Ｉ
ＮＴ０割込みがＤＳＰサブシステム２９内のＤＳＰプロ
セッサに送られる。好適な実施例の場合、割込みに応答
するためのモデム・カードへの直接パスがないので、プ
ロトコル処理カード１８または１９がこのイベントをサ
ブシステム制御装置１２に伝える。
【００１９】フレックス・カード・インタフェース サブシステム制御装置１２へのフレックス・ケーブル１
５接続とのインタフェースにはバス・バッファが必要で
ある。この設計は米国特許番号第４９９１１６９号のア
ダプタに用いられるものと同じである。
５接続とのインタフェースにはバス・バッファが必要で
ある。この設計は米国特許番号第４９９１１６９号のア
ダプタに用いられるものと同じである。
【００２０】バス変換ロジック サブシステム制御装置１２は、プロトコル処理カード１
６、１７のＤＳＰサブシステムにアクセスする他に、モ
デム・カード１８、１９上の１０個のＤＳＰサブシステ
ム２０それぞれにもアクセスしなければならない。これ
らＤＳＰチップのネイティブ・インタフェースは業界標
準ＰＣバス（ＩＳＡ）５４である。ＰＡＬロジック・チ
ップ４０がプロトコル処理カードに追加されて、フレッ
クス・ケーブル・バス１５からのバス制御信号を標準Ｉ
ＳＡバス・フォーマットに変換する。
６、１７のＤＳＰサブシステムにアクセスする他に、モ
デム・カード１８、１９上の１０個のＤＳＰサブシステ
ム２０それぞれにもアクセスしなければならない。これ
らＤＳＰチップのネイティブ・インタフェースは業界標
準ＰＣバス（ＩＳＡ）５４である。ＰＡＬロジック・チ
ップ４０がプロトコル処理カードに追加されて、フレッ
クス・ケーブル・バス１５からのバス制御信号を標準Ｉ
ＳＡバス・フォーマットに変換する。
【００２１】モデム・カード１８上の１０個のＤＳＰサ
ブシステム２０それぞれに、サブシステム制御装置１２
のＩ／Ｏアドレス空間内の４つのアドレスが割当てられ
る。モデム・カード上のＤＳＰレジスタに対する読出し
サイクルでは、ＤＳＰが有効データを提供する前にＩＳ
ＤＮ ＡＩＢ入出力サイクルの固定タイミングが読出し
サイクルの終わりに達するので、サブシステム制御装置
が２つの読出しサイクルを実行する必要がある。これは
ＤＳＰサブシステム２０のバス・サイクルが、サブシス
テム制御装置１２の１／２の速度だからである。最初の
読出しサイクルはデータをＤＳＰからバス変換ロジック
の中間保持レジスタに転送し、次の読出しサイクルはデ
ータを保持レジスタからサブシステム制御装置に転送す
る。
ブシステム２０それぞれに、サブシステム制御装置１２
のＩ／Ｏアドレス空間内の４つのアドレスが割当てられ
る。モデム・カード上のＤＳＰレジスタに対する読出し
サイクルでは、ＤＳＰが有効データを提供する前にＩＳ
ＤＮ ＡＩＢ入出力サイクルの固定タイミングが読出し
サイクルの終わりに達するので、サブシステム制御装置
が２つの読出しサイクルを実行する必要がある。これは
ＤＳＰサブシステム２０のバス・サイクルが、サブシス
テム制御装置１２の１／２の速度だからである。最初の
読出しサイクルはデータをＤＳＰからバス変換ロジック
の中間保持レジスタに転送し、次の読出しサイクルはデ
ータを保持レジスタからサブシステム制御装置に転送す
る。
【００２２】ネットワーク・インタフェース ネットワーク・インタフェースの構成要素はほとんどが
モデム・カード（ＳＰＸ）１８にあるが、ネットワーク
・インタフェース・コネクタとサージ防止デバイス３８
はプロトコル処理カード（ＳＰ２Ｐ）１６に装着され
る。好適な実施例の場合、このネットワーク・インタフ
ェース構成要素の分布を要したのは、フレックス・ケー
ブル・コネクタをサポートするためにプロトコル処理カ
ード（ＳＰ２Ｐ）に金属のコネクタ・ブラケットを追加
する必要があるからである。参照符号３８のコネクタ
は、モデム・カード（ＳＰＸ）とプロトコル処理カード
（ＳＰ２Ｐ）との間で必要な転送信号、受信信号をルー
ティングする。
モデム・カード（ＳＰＸ）１８にあるが、ネットワーク
・インタフェース・コネクタとサージ防止デバイス３８
はプロトコル処理カード（ＳＰ２Ｐ）１６に装着され
る。好適な実施例の場合、このネットワーク・インタフ
ェース構成要素の分布を要したのは、フレックス・ケー
ブル・コネクタをサポートするためにプロトコル処理カ
ード（ＳＰ２Ｐ）に金属のコネクタ・ブラケットを追加
する必要があるからである。参照符号３８のコネクタ
は、モデム・カード（ＳＰＸ）とプロトコル処理カード
（ＳＰ２Ｐ）との間で必要な転送信号、受信信号をルー
ティングする。
【００２３】モデム・カードの機能説明 モデム・カード１８、１９の基本機能要素を図３に示し
ている。これには１０個のＤＳＰサブシステム２０、Ｉ
ＳＤＮプライマリ速度ネットワーク・インタフェース４
４、プロトコル処理カード１６に接続するローカルＥ１
インタフェース４８、及びサブシステム制御装置１２に
よって制御されるＩＳＡバス・インタフェース用のイン
タフェース・バッファ４６が含まれる。
ている。これには１０個のＤＳＰサブシステム２０、Ｉ
ＳＤＮプライマリ速度ネットワーク・インタフェース４
４、プロトコル処理カード１６に接続するローカルＥ１
インタフェース４８、及びサブシステム制御装置１２に
よって制御されるＩＳＡバス・インタフェース用のイン
タフェース・バッファ４６が含まれる。
【００２４】ＤＳＰサブシステム＃０（５１）は、ネッ
トワーク・インタフェース４４の初期化を制御し、ＤＳ
Ｐサブシステム＃２（５２）はローカルＥ１インタフェ
ース４８の初期化を制御する。各ＤＳＰサブシステム２
０の説明については図４を参照されたい。各ＤＳＰサブ
システム２０に２つのポート６１、６２があり、数タイ
プの時分割多重（ＴＤＭ）インタフェースを含めて各種
電気通信デバイスをサポートする。これらのポートはテ
レポートと呼ばれ、ネットワーク・インタフェース構成
要素との接続に用いられる。１０個のＤＳＰサブシステ
ムは全てこれらのポートでネットワーク・インタフェー
ス４４とローカルＥ１インタフェース４８の両方に接続
する。
トワーク・インタフェース４４の初期化を制御し、ＤＳ
Ｐサブシステム＃２（５２）はローカルＥ１インタフェ
ース４８の初期化を制御する。各ＤＳＰサブシステム２
０の説明については図４を参照されたい。各ＤＳＰサブ
システム２０に２つのポート６１、６２があり、数タイ
プの時分割多重（ＴＤＭ）インタフェースを含めて各種
電気通信デバイスをサポートする。これらのポートはテ
レポートと呼ばれ、ネットワーク・インタフェース構成
要素との接続に用いられる。１０個のＤＳＰサブシステ
ムは全てこれらのポートでネットワーク・インタフェー
ス４４とローカルＥ１インタフェース４８の両方に接続
する。
【００２５】各ＤＳＰサブシステム２０のテレポート１
は、ネットワーク・インタフェース・フレーマからＴＤ
Ｍバス５６に接続し、各ＤＳＰサブシステムのテレポー
ト２はローカルＥ１フレーマからＴＤＭバス５５に接続
する。１０個のＤＳＰサブシステムは全てモデム・デー
タ・ポンプの実現にかかわり、それぞれのサブシステム
が最大３つのモデム・データ・ポンプを提供する。サブ
システム０（５１）で実行されるマイクロコードでタイ
ムスロット０、１６の透過パススルーを実現すれば、プ
ロトコル処理カードがコール制御情報にアクセスでき
る。１０個のＤＳＰサブシステム２０は業界標準のＩＳ
Ａバス５４を共有する。これによりサブシステム制御装
置１２はカードを初期化し、マイクロコードを各ＤＳＰ
サブシステム・メモリ６４にロードし、ノーマル動作中
に各ＤＳＰと通信できる。
は、ネットワーク・インタフェース・フレーマからＴＤ
Ｍバス５６に接続し、各ＤＳＰサブシステムのテレポー
ト２はローカルＥ１フレーマからＴＤＭバス５５に接続
する。１０個のＤＳＰサブシステムは全てモデム・デー
タ・ポンプの実現にかかわり、それぞれのサブシステム
が最大３つのモデム・データ・ポンプを提供する。サブ
システム０（５１）で実行されるマイクロコードでタイ
ムスロット０、１６の透過パススルーを実現すれば、プ
ロトコル処理カードがコール制御情報にアクセスでき
る。１０個のＤＳＰサブシステム２０は業界標準のＩＳ
Ａバス５４を共有する。これによりサブシステム制御装
置１２はカードを初期化し、マイクロコードを各ＤＳＰ
サブシステム・メモリ６４にロードし、ノーマル動作中
に各ＤＳＰと通信できる。
【００２６】サブシステム制御装置は、各ＤＳＰサブシ
ステムの次の４つのレジスタにアクセスできる。システ
ム制御レジスタ（ＸＸＸ０）、システム・アドレス・レ
ジスタ（ＸＸＸ４）、システム・データ・レジスタ（Ｘ
ＸＸ８）、命令ＲＡＭアクセス用システム・データ・レ
ジスタ・エクステンション（ＸＸＸＡ）。
ステムの次の４つのレジスタにアクセスできる。システ
ム制御レジスタ（ＸＸＸ０）、システム・アドレス・レ
ジスタ（ＸＸＸ４）、システム・データ・レジスタ（Ｘ
ＸＸ８）、命令ＲＡＭアクセス用システム・データ・レ
ジスタ・エクステンション（ＸＸＸＡ）。
【００２７】１０個のＤＳＰサブシステム２０は全てロ
ーカル・バス上の同じベース・アドレス（１６進'００
３＿'）を使用するが、４つのレジスタは各ＤＳＰサブ
システムで別々にサブシステム制御装置のＩ／Ｏアドレ
ス空間にマップされる。
ーカル・バス上の同じベース・アドレス（１６進'００
３＿'）を使用するが、４つのレジスタは各ＤＳＰサブ
システムで別々にサブシステム制御装置のＩ／Ｏアドレ
ス空間にマップされる。
【００２８】別のＩ／Ｏウィンドウがサブシステム制御
装置のＩ／Ｏ空間で使用でき、これによりサブシステム
制御装置１２は１０個のＤＳＰサブシステム２０全てに
同時にブロードキャスト書込みが行える。これで１０個
のＳＰＸ ＤＳＰ全てでＩＲＡＭの「ブロードキャスト
・ロード」が可能になり、コード読込みに必要な時間が
大幅に短縮される。ブロードキャスト書込み機能は、ロ
ードされるデータのほとんどはどのＤＳＰサブシステム
でも同一であるとアプリケーションが指示するので命令
とデータＲＡＭの初期化を促進する上で特に有用であ
る。このロジックは参照符号４０に置かれる。
装置のＩ／Ｏ空間で使用でき、これによりサブシステム
制御装置１２は１０個のＤＳＰサブシステム２０全てに
同時にブロードキャスト書込みが行える。これで１０個
のＳＰＸ ＤＳＰ全てでＩＲＡＭの「ブロードキャスト
・ロード」が可能になり、コード読込みに必要な時間が
大幅に短縮される。ブロードキャスト書込み機能は、ロ
ードされるデータのほとんどはどのＤＳＰサブシステム
でも同一であるとアプリケーションが指示するので命令
とデータＲＡＭの初期化を促進する上で特に有用であ
る。このロジックは参照符号４０に置かれる。
【００２９】ＩＳＡバス割込みの１つ（ＳＩＲＱ＿Ａ）
は、モデム・カードのエラー状態をプロトコル処理カー
ドにアラートするために全てのＤＳＰサブシステム２０
によって使用できる。
は、モデム・カードのエラー状態をプロトコル処理カー
ドにアラートするために全てのＤＳＰサブシステム２０
によって使用できる。
【００３０】モデム・カードのＤＳＰサブシステム ＤＳＰサブシステムは、図４に示すようにMwave ＤＳＰ
のＭＤＳＰ２７８０とこれに関連した高速スタティック
ＲＡＭで実現できる。これらＤＳＰサブシステムのうち
１０個が図４に示すようにモデム・カード上にパッケー
ジ化される。各ＤＳＰサブシステム２０は、内部クロッ
ク・ジェネレータを使用して２４．５８ＭＨｚの命令サ
イクル・レートを達成する。このＤＳＰサブシステムの
詳細については"The Mwave System MDSP2780 Data Shee
t"を参照されたい。
のＭＤＳＰ２７８０とこれに関連した高速スタティック
ＲＡＭで実現できる。これらＤＳＰサブシステムのうち
１０個が図４に示すようにモデム・カード上にパッケー
ジ化される。各ＤＳＰサブシステム２０は、内部クロッ
ク・ジェネレータを使用して２４．５８ＭＨｚの命令サ
イクル・レートを達成する。このＤＳＰサブシステムの
詳細については"The Mwave System MDSP2780 Data Shee
t"を参照されたい。
【００３１】モデム・カード１８、１９内で必要なのは
ＩＳＡバス・システム・インタフェースのサブセットだ
けである。モデム・カードを制御するためサブシステム
制御装置に使用できるインタフェースは４つのレジスタ
へのスレーブＩ／Ｏアクセスに限られる。ＤＳＰチップ
２０の周辺インタフェースもほとんどが不要である。未
使用機能は、周辺制御／パワー・マネジメント・レジス
タを通して無効にしパワーダウンすれば、消費電力を少
なくしリソースのコンフリクトを回避できる。これらに
含まれるのは、ＭＩＤＩ、通信ポート、Sound Blaste
r、ＣＤオーディオ（ＤＡＣとＡＤＣ）、ＡＣＩポー
ト、プロトコル補助ロジック、デジタル・オーディオ及
びＤＭＡパケット・コントローラである。
ＩＳＡバス・システム・インタフェースのサブセットだ
けである。モデム・カードを制御するためサブシステム
制御装置に使用できるインタフェースは４つのレジスタ
へのスレーブＩ／Ｏアクセスに限られる。ＤＳＰチップ
２０の周辺インタフェースもほとんどが不要である。未
使用機能は、周辺制御／パワー・マネジメント・レジス
タを通して無効にしパワーダウンすれば、消費電力を少
なくしリソースのコンフリクトを回避できる。これらに
含まれるのは、ＭＩＤＩ、通信ポート、Sound Blaste
r、ＣＤオーディオ（ＤＡＣとＡＤＣ）、ＡＣＩポー
ト、プロトコル補助ロジック、デジタル・オーディオ及
びＤＭＡパケット・コントローラである。
【００３２】２つのテレポート６１、６２はＴＤＭモー
ドで用いられ、パラレルＩ／Ｏポート６０は、ネットワ
ークとローカルＥ１のインタフェース４４、４８を制御
するために２つのＤＳＰチップによって用いられる。
（他の８個のＤＳＰチップは、パラレルＩ／Ｏポートが
必要ないのでこれを無効にすることができる。）
ドで用いられ、パラレルＩ／Ｏポート６０は、ネットワ
ークとローカルＥ１のインタフェース４４、４８を制御
するために２つのＤＳＰチップによって用いられる。
（他の８個のＤＳＰチップは、パラレルＩ／Ｏポートが
必要ないのでこれを無効にすることができる。）
【００３３】ネットワーク・インタフェース 図５に、ネットワーク・インタフェース接続７０の詳細
が示してある。ネットワーク・インタフェースに用いら
れる２つの基本要素はＰＥＢ ２０３５ ＡＣＦＡ（拡
張ＣＭＯＳフレーム・アライナ）６６とＰＥＢ ２２３
２０ ＰＲＡＣＴ（プライマリ速度アクセス・クロック
・ジェネレータ／トランシーバ）６８である。受信回路
と送信回路のトランスは、終端レジスタ、ダイオード・
クランプと共にネットワーク・インタフェース回路７０
に含まれる。
が示してある。ネットワーク・インタフェースに用いら
れる２つの基本要素はＰＥＢ ２０３５ ＡＣＦＡ（拡
張ＣＭＯＳフレーム・アライナ）６６とＰＥＢ ２２３
２０ ＰＲＡＣＴ（プライマリ速度アクセス・クロック
・ジェネレータ／トランシーバ）６８である。受信回路
と送信回路のトランスは、終端レジスタ、ダイオード・
クランプと共にネットワーク・インタフェース回路７０
に含まれる。
【００３４】ネットワーク・インタフェース７０からの
シリアル転送／受信ライン７３は、各ＤＳＰ２０のテレ
ポート１（６１）に接続される。このインタフェースの
３２のタイムスロットは全て、各ＤＳＰサブシステムの
ＤＲＡＭ６３の１つの転送サーキュラ・バッファから１
つの受信サーキュラ・バッファに向けられる。タイムス
ロットは、バッファ・ポインタとモジュロ３２で揃い、
どのタイムスロットがどれかをＤＳＰコードで確認でき
る。例えばＤＳＰサブシステム２０は、３つのタイムス
ロットしか処理していない場合は、受信バッファ内の他
のタイムスロット位置にある受信データを無視する。
（ＤＳＰサブシステム４、９は）プロトコル処理カード
（ＳＰ２Ｐ）によって処理されるネットワーク・シグナ
リング・データの透過パススルーを実現するために、別
のチャネル（それぞれ０、１６）で最小限の処理を行う
必要がある。他のＤＳＰに割当てられたタイムスロット
に関係するバッファ位置は、最上位ビットで"１"がロー
ドされなければならない。これによりシリアル転送出力
は３状態になり、従って割当てられたＤＳＰがそのタイ
ムスロットを制御できるようになる。
シリアル転送／受信ライン７３は、各ＤＳＰ２０のテレ
ポート１（６１）に接続される。このインタフェースの
３２のタイムスロットは全て、各ＤＳＰサブシステムの
ＤＲＡＭ６３の１つの転送サーキュラ・バッファから１
つの受信サーキュラ・バッファに向けられる。タイムス
ロットは、バッファ・ポインタとモジュロ３２で揃い、
どのタイムスロットがどれかをＤＳＰコードで確認でき
る。例えばＤＳＰサブシステム２０は、３つのタイムス
ロットしか処理していない場合は、受信バッファ内の他
のタイムスロット位置にある受信データを無視する。
（ＤＳＰサブシステム４、９は）プロトコル処理カード
（ＳＰ２Ｐ）によって処理されるネットワーク・シグナ
リング・データの透過パススルーを実現するために、別
のチャネル（それぞれ０、１６）で最小限の処理を行う
必要がある。他のＤＳＰに割当てられたタイムスロット
に関係するバッファ位置は、最上位ビットで"１"がロー
ドされなければならない。これによりシリアル転送出力
は３状態になり、従って割当てられたＤＳＰがそのタイ
ムスロットを制御できるようになる。
【００３５】ＤＳＰサブシステム＃０（５１）は、ＡＣ
ＦＡ６６とＰＲＡＣＴ６８のチップを制御するタスクを
割当てられる。これを行うためＤＳＰサブシステム５１
はそのパラレル双方向Ｉ／Ｏポートをデータ・バスとし
て使い、６６、６８のレジスタの読み書きを行う。同様
にＤＳＰサブシステム５１はそのパラレル出力Ｉ／Ｏポ
ート６０を使って、アクセスするＡＣＦＡ６６、６７と
ＰＲＡＣＴの特定のレジスタを選択するアドレス・ライ
ンと制御ラインを操作する。ＡＣＦＡレジスタとの間の
読出しや書込みでは、これらのＩ／Ｏポート６０を操作
するＤＳＰ命令のシーケンスがＡＣＦＡのＩ／Ｏサイク
ルに必要なタイミングと合っている必要がある。ＤＳＰ
入力Ｉ／ＯポートはＡＣＦＡからのシグナリングとエラ
ー状態のポーリングにも使用できる。
ＦＡ６６とＰＲＡＣＴ６８のチップを制御するタスクを
割当てられる。これを行うためＤＳＰサブシステム５１
はそのパラレル双方向Ｉ／Ｏポートをデータ・バスとし
て使い、６６、６８のレジスタの読み書きを行う。同様
にＤＳＰサブシステム５１はそのパラレル出力Ｉ／Ｏポ
ート６０を使って、アクセスするＡＣＦＡ６６、６７と
ＰＲＡＣＴの特定のレジスタを選択するアドレス・ライ
ンと制御ラインを操作する。ＡＣＦＡレジスタとの間の
読出しや書込みでは、これらのＩ／Ｏポート６０を操作
するＤＳＰ命令のシーケンスがＡＣＦＡのＩ／Ｏサイク
ルに必要なタイミングと合っている必要がある。ＤＳＰ
入力Ｉ／ＯポートはＡＣＦＡからのシグナリングとエラ
ー状態のポーリングにも使用できる。
【００３６】ＤＳＰサブシステム＃０（５１）はまた、
フレーム同期パルス（８ＫＨｚ）と４．０９６ＭＨｚの
ＴＤＭシステム・クロックを生成する。これらはネット
ワーク・インタフェースとローカルＥ１インタフェース
の両方でＡＣＦＡ６６にルーティングされる。これらの
クロックは、ＤＳＰサブシステム＃０（５１）のデジタ
ル位相ロック・ループによって受信クロックと同期がと
られる。ＤＳＰ＃０は、フレーム同期パルスを生成する
ためにはマスタ・モードでテレポート１と共にプログラ
ムしなければならない。この場合、マスタ・モードとは
ローカルＴＤＭインタフェースでのフレーム同期パルス
のソーシングだけを指す。ビット・タイミングはネット
ワーク・インタフェース受信信号から取り出され、ＩＳ
ＤＮポート・アダプタがネットワーク・タイミングと同
期がとられるようにされる。テレポート２及び他の９つ
のＤＳＰサブシステム上の両方のテレポートは、スレー
ブ・モードでプログラムしなければならない。受信クロ
ックはＰＲＡＣＴチップ６８によってネットワーク・タ
イミングから得られるので、これに他のクロックの同期
をとることで、ローカルＥ１インタフェースがネットワ
ーク・インタフェースのタイミングと同期することにな
る。フレーム同期パルスはまた、全てのＤＳＰチップの
両方のテレポートでクロック（ＦＳＸピン）入力に再ド
ライブされる。このフレーム同期パルスにより１０個の
ＤＳＰチップ全てが、両方のＴＤＭインタフェース上の
各フレームの先頭と同期がとられる。
フレーム同期パルス（８ＫＨｚ）と４．０９６ＭＨｚの
ＴＤＭシステム・クロックを生成する。これらはネット
ワーク・インタフェースとローカルＥ１インタフェース
の両方でＡＣＦＡ６６にルーティングされる。これらの
クロックは、ＤＳＰサブシステム＃０（５１）のデジタ
ル位相ロック・ループによって受信クロックと同期がと
られる。ＤＳＰ＃０は、フレーム同期パルスを生成する
ためにはマスタ・モードでテレポート１と共にプログラ
ムしなければならない。この場合、マスタ・モードとは
ローカルＴＤＭインタフェースでのフレーム同期パルス
のソーシングだけを指す。ビット・タイミングはネット
ワーク・インタフェース受信信号から取り出され、ＩＳ
ＤＮポート・アダプタがネットワーク・タイミングと同
期がとられるようにされる。テレポート２及び他の９つ
のＤＳＰサブシステム上の両方のテレポートは、スレー
ブ・モードでプログラムしなければならない。受信クロ
ックはＰＲＡＣＴチップ６８によってネットワーク・タ
イミングから得られるので、これに他のクロックの同期
をとることで、ローカルＥ１インタフェースがネットワ
ーク・インタフェースのタイミングと同期することにな
る。フレーム同期パルスはまた、全てのＤＳＰチップの
両方のテレポートでクロック（ＦＳＸピン）入力に再ド
ライブされる。このフレーム同期パルスにより１０個の
ＤＳＰチップ全てが、両方のＴＤＭインタフェース上の
各フレームの先頭と同期がとられる。
【００３７】ローカルＥ１インタフェース ローカルＥ１インタフェース４８は、モデム・カード１
８とプロトコル処理カード１６の間の主な機能接続であ
る。復調されたデータがこのリンクの各タイムスロット
上の制御情報と組み合わせられ、各モデム・データ・ポ
ンプ（モデム・カード上）が、プロトコル処理カード１
６上で実行される対応するプロトコル・コードと通信で
きるようになる。各タイムスロットの未使用帯域幅は特
定のデータ要素と制御要素が識別できるように同期パタ
ーンで埋められる。
８とプロトコル処理カード１６の間の主な機能接続であ
る。復調されたデータがこのリンクの各タイムスロット
上の制御情報と組み合わせられ、各モデム・データ・ポ
ンプ（モデム・カード上）が、プロトコル処理カード１
６上で実行される対応するプロトコル・コードと通信で
きるようになる。各タイムスロットの未使用帯域幅は特
定のデータ要素と制御要素が識別できるように同期パタ
ーンで埋められる。
【００３８】ローカルＥ１インタフェース４８を転送さ
れるデータは２つの形式が可能である。１つの形式で
は、データはＬＥ１フレームにカプセル化される。この
フレームはスタート・フラグ、コマンド・フィールド、
データ・カウント・フィールド及びデータ・フィールド
を含む。この形式の場合、ＳＰＸカードで処理されたデ
ータは対応するコマンドと状態でプロトコル処理カード
１６または１７に送り返される。もう１つの形式では、
未処理の生データが６４ＫＢＰＳの最大速度でＬＥ１バ
スを送られる。これは処理が必要ないときにモデム・ア
ダプタ１８上のファームウェア・バイパス・タスクによ
って行われる。
れるデータは２つの形式が可能である。１つの形式で
は、データはＬＥ１フレームにカプセル化される。この
フレームはスタート・フラグ、コマンド・フィールド、
データ・カウント・フィールド及びデータ・フィールド
を含む。この形式の場合、ＳＰＸカードで処理されたデ
ータは対応するコマンドと状態でプロトコル処理カード
１６または１７に送り返される。もう１つの形式では、
未処理の生データが６４ＫＢＰＳの最大速度でＬＥ１バ
スを送られる。これは処理が必要ないときにモデム・ア
ダプタ１８上のファームウェア・バイパス・タスクによ
って行われる。
【００３９】ローカルＥ１インタフェースのタイミング
は、ネットワーク・インタフェース７０におけるタイミ
ングから引き出されるので、一貫したデータ転送が保証
される。ローカルＥ１インタフェースは、ネットワーク
・インタフェース７０と同様にＴＤＭ接続を１０個のＤ
ＳＰチップ全てにドライブする（各ＤＳＰ上のテレポー
ト２ ６２を使用）。ＤＳＰサブシステム＃２ ５２
は、ローカルＥ１インタフェース４８を制御するタスク
が割当てられる。そのローカルＥ１インタフェース７１
のＡＣＦＡ３７とＰＲＡＣＴ６９のチップとの接続は、
ネットワーク・インタフェース・チップ（図５）へのＤ
ＳＰサブシステム＃０ ５１の接続と同様である。クロ
ッキングはこの接続で大きく異なる。これはローカルＥ
１インタフェースのクロッキングがネットワーク・イン
タフェースで用いられるクロックのスレーブになるよう
にするためである。サージ防止はローカルＥ１インタフ
ェースには必要ないが、２つのカードを分離するためこ
こでも変圧器が用いられる。
は、ネットワーク・インタフェース７０におけるタイミ
ングから引き出されるので、一貫したデータ転送が保証
される。ローカルＥ１インタフェースは、ネットワーク
・インタフェース７０と同様にＴＤＭ接続を１０個のＤ
ＳＰチップ全てにドライブする（各ＤＳＰ上のテレポー
ト２ ６２を使用）。ＤＳＰサブシステム＃２ ５２
は、ローカルＥ１インタフェース４８を制御するタスク
が割当てられる。そのローカルＥ１インタフェース７１
のＡＣＦＡ３７とＰＲＡＣＴ６９のチップとの接続は、
ネットワーク・インタフェース・チップ（図５）へのＤ
ＳＰサブシステム＃０ ５１の接続と同様である。クロ
ッキングはこの接続で大きく異なる。これはローカルＥ
１インタフェースのクロッキングがネットワーク・イン
タフェースで用いられるクロックのスレーブになるよう
にするためである。サージ防止はローカルＥ１インタフ
ェースには必要ないが、２つのカードを分離するためこ
こでも変圧器が用いられる。
【００４０】他の環境の場合、ロジックを追加して処理
予定の最初のタイムスロットの先頭に各ＤＳＰに一意の
フレーム同期パルスを生成し、２．０４８ＭＨｚのビッ
ト・クロックを各ＤＳＰにゲートして、そのＤＳＰの４
タイムスロットのウィンドウで動作させることで、各Ｄ
ＳＰ上のネットワーク・インタフェース・ポートとロー
カルＥ１ポートの両方を３２のタイムスロットのうち４
つだけとインタフェースをとるよう設定することができ
る。この実施例には、最初の例で述べたように３２のタ
イムスロット全てを持つＩ／Ｏバッファを生成するので
はなく、各ＤＳＰのＩ／Ｏバッファに追加しなければな
らないタイムスロットは４つだけなので、Ｉ／Ｏバッフ
ァリングに必要なデータＲＡＭ空間が少なくなる利点が
ある。ただし各ＤＳＰに個々のクロックとフレーム同期
パルスを生成するためロジックを追加する必要がある。
予定の最初のタイムスロットの先頭に各ＤＳＰに一意の
フレーム同期パルスを生成し、２．０４８ＭＨｚのビッ
ト・クロックを各ＤＳＰにゲートして、そのＤＳＰの４
タイムスロットのウィンドウで動作させることで、各Ｄ
ＳＰ上のネットワーク・インタフェース・ポートとロー
カルＥ１ポートの両方を３２のタイムスロットのうち４
つだけとインタフェースをとるよう設定することができ
る。この実施例には、最初の例で述べたように３２のタ
イムスロット全てを持つＩ／Ｏバッファを生成するので
はなく、各ＤＳＰのＩ／Ｏバッファに追加しなければな
らないタイムスロットは４つだけなので、Ｉ／Ｏバッフ
ァリングに必要なデータＲＡＭ空間が少なくなる利点が
ある。ただし各ＤＳＰに個々のクロックとフレーム同期
パルスを生成するためロジックを追加する必要がある。
【００４１】ＩＳＡバス・インタフェース ＤＳＰサブシステム２０にはＩＳＡバス・インタフェー
ス６５が全て組み込まれる。このインタフェースのサブ
セットはサブシステム制御装置（Artic 960）がモデム
・カード１８を初期化できるようにサブシステム制御装
置のＩ／Ｏ空間にマップされる。このインタフェースは
サブシステム制御装置のＡＩＢインタフェース・ボード
１４から、プロトコル処理カード１６上のＰＡＬロジッ
ク・チップを使って米国特許番号第４９９１１６９号に
述べられているバス・インタフェースに変換される。好
適な実施例の場合、このインタフェースの設計を簡素化
するためにサブシステム制御装置１２との接続でサポー
トされるのはＩ／Ｏ読出しとＩ／Ｏ書込みの機能だけで
ある。
ス６５が全て組み込まれる。このインタフェースのサブ
セットはサブシステム制御装置（Artic 960）がモデム
・カード１８を初期化できるようにサブシステム制御装
置のＩ／Ｏ空間にマップされる。このインタフェースは
サブシステム制御装置のＡＩＢインタフェース・ボード
１４から、プロトコル処理カード１６上のＰＡＬロジッ
ク・チップを使って米国特許番号第４９９１１６９号に
述べられているバス・インタフェースに変換される。好
適な実施例の場合、このインタフェースの設計を簡素化
するためにサブシステム制御装置１２との接続でサポー
トされるのはＩ／Ｏ読出しとＩ／Ｏ書込みの機能だけで
ある。
【００４２】ＩＳＡデータ・バス５４は、読込みを考慮
して２つのローカル・データ・バス（バッファリングは
それぞれ別々）に分けられる。１つのバスは奇数番号の
ＤＳＰにルーティングされ、もう１つのバスは偶数番号
のＤＳＰにルーティングされる。Ｉ／Ｏチャネル・レデ
ィ信号も偶数と奇数のＤＳＰに分けられ、各ＤＳＰがド
ライブする必要のあるネット・キャパシタンスが小さく
される。他の必要なＩＳＡバス信号は全てプロトコル処
理カード１６から供給され、１０個のＤＳＰサブシステ
ム２０全てに送られる。各ＤＳＰ内の目的のレジスタ・
アクセスを選択するためにドライブされるアドレス・ラ
インは３つだからである。残りのアドレス・ラインは、
１６進'００３０'乃至'００３Ｅ'の範囲内のＩ／Ｏデコ
ードを選択するためにまとめられる。ＤＳＰは全て同じ
アドレス範囲でくくられるので、プロトコル処理カード
（ＳＰ２Ｐ）のＰＡＬロジックによって別々のＡＥＮ信
号が作られて、サブシステム制御装置１２からの全アド
レスをもとに目的のＤＳＰが選択される。各ＤＳＰで４
つのレジスタにアクセスできる。１）システム制御レジ
スタ、２）システム・アドレス・レジスタ、３）システ
ムＤＳ／ＩＳアクセス・レジスタ（ＲＡＭとの間のデー
タ）、及び４）システムＩＳアクセス・レジスタ（命令
ＲＡＭとの間のデータ・エクステンション）である。
して２つのローカル・データ・バス（バッファリングは
それぞれ別々）に分けられる。１つのバスは奇数番号の
ＤＳＰにルーティングされ、もう１つのバスは偶数番号
のＤＳＰにルーティングされる。Ｉ／Ｏチャネル・レデ
ィ信号も偶数と奇数のＤＳＰに分けられ、各ＤＳＰがド
ライブする必要のあるネット・キャパシタンスが小さく
される。他の必要なＩＳＡバス信号は全てプロトコル処
理カード１６から供給され、１０個のＤＳＰサブシステ
ム２０全てに送られる。各ＤＳＰ内の目的のレジスタ・
アクセスを選択するためにドライブされるアドレス・ラ
インは３つだからである。残りのアドレス・ラインは、
１６進'００３０'乃至'００３Ｅ'の範囲内のＩ／Ｏデコ
ードを選択するためにまとめられる。ＤＳＰは全て同じ
アドレス範囲でくくられるので、プロトコル処理カード
（ＳＰ２Ｐ）のＰＡＬロジックによって別々のＡＥＮ信
号が作られて、サブシステム制御装置１２からの全アド
レスをもとに目的のＤＳＰが選択される。各ＤＳＰで４
つのレジスタにアクセスできる。１）システム制御レジ
スタ、２）システム・アドレス・レジスタ、３）システ
ムＤＳ／ＩＳアクセス・レジスタ（ＲＡＭとの間のデー
タ）、及び４）システムＩＳアクセス・レジスタ（命令
ＲＡＭとの間のデータ・エクステンション）である。
【００４３】バスマスタＤＭＡと割込みの複数のチャネ
ルはＤＳＰインタフェースの設計に含まれるが、これら
の機能はサブシステム制御装置（Artic 960）との接続
では有効にならない。好適な実施例では１つのＩＳＡバ
ス割込みが配線されて、プロトコル処理カード１６上の
ＢＩＣモジュールに割込みがかけられ、２つのカード間
で通信ができるようにされる。ＳＩＲＱ＿Ａは、オープ
ン・ドレイン・ドライバを使って１０個のＤＳＰのどれ
によってもドライブできる。信号は通常は高（high）で
あり（プルアップ・レジスタ）、低（low）にされて割
込みが生成される。プロトコル処理カード１６は、その
ＢＩＣモジュールが検出して応答できるようにパルスを
引き伸ばさなければならない。サブシステム制御装置１
２は、これらの割込みそれぞれの処理に間接的にかかわ
らなければならない。サブシステム制御装置１２は、ど
のＤＳＰが割込みを生成したかを確認できる唯一の要素
だからである。サブシステム制御装置（Artic 960）は
またモデム・カードＤＳＰ１８の割込みロジックをクリ
アし、後の割込みを有効にしなければならない。プロト
コル処理カード１６は従って、割込みイベントをサブシ
ステム制御装置１２に通信してリンクを完成させなけれ
ばならない。
ルはＤＳＰインタフェースの設計に含まれるが、これら
の機能はサブシステム制御装置（Artic 960）との接続
では有効にならない。好適な実施例では１つのＩＳＡバ
ス割込みが配線されて、プロトコル処理カード１６上の
ＢＩＣモジュールに割込みがかけられ、２つのカード間
で通信ができるようにされる。ＳＩＲＱ＿Ａは、オープ
ン・ドレイン・ドライバを使って１０個のＤＳＰのどれ
によってもドライブできる。信号は通常は高（high）で
あり（プルアップ・レジスタ）、低（low）にされて割
込みが生成される。プロトコル処理カード１６は、その
ＢＩＣモジュールが検出して応答できるようにパルスを
引き伸ばさなければならない。サブシステム制御装置１
２は、これらの割込みそれぞれの処理に間接的にかかわ
らなければならない。サブシステム制御装置１２は、ど
のＤＳＰが割込みを生成したかを確認できる唯一の要素
だからである。サブシステム制御装置（Artic 960）は
またモデム・カードＤＳＰ１８の割込みロジックをクリ
アし、後の割込みを有効にしなければならない。プロト
コル処理カード１６は従って、割込みイベントをサブシ
ステム制御装置１２に通信してリンクを完成させなけれ
ばならない。
【００４４】能力を拡大するためのモデム・カード・エ
クステンション 図６に、サブシステム制御装置１２、プロトコル処理カ
ード１６、３つのモデム・カード１８、７２、７４、及
び３つのローカルＥ１バス７、７３、７５でそれぞれの
カードを接続するフレックス回路ケーブルで構成された
拡張サブシステムを示してある。この構成により、ＤＳ
Ｐサブシステム２０当たり１つのタイムスロットが得ら
れ、タイムスロット当たりの処理能力が更に大きくな
る。これにより最大２８８００ｂｐｓのモデム機能、及
び計算制約的な他のアルゴリズムも可能になる。
クステンション 図６に、サブシステム制御装置１２、プロトコル処理カ
ード１６、３つのモデム・カード１８、７２、７４、及
び３つのローカルＥ１バス７、７３、７５でそれぞれの
カードを接続するフレックス回路ケーブルで構成された
拡張サブシステムを示してある。この構成により、ＤＳ
Ｐサブシステム２０当たり１つのタイムスロットが得ら
れ、タイムスロット当たりの処理能力が更に大きくな
る。これにより最大２８８００ｂｐｓのモデム機能、及
び計算制約的な他のアルゴリズムも可能になる。
【００４５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４６】（１）タスク群を実行するデジタル信号処
理リソースと、第１装置間通信プロトコルに従って多重
化された信号を提供し受信する第１入出力（Ｉ／Ｏ）ポ
ートとを含む情報処理システムにおいて、前記情報処理
システムに接続する通信サブシステムであって、前記第
１入出力ポートに接続し、前記第１装置間通信プロトコ
ルに従って時分割多重信号を提供し受信する第２入出力
ポートと、前記第２入出力ポートに接続し、前記デジタ
ル信号処理リソースの処理能力を高めるデジタル信号プ
ロセッサ手段と、前記デジタル信号プロセッサ手段に接
続され、前記第１または第２の装置間通信プロトコルに
従って信号を提供し受信する第３入出力ポートと、を含
む、通信サブシステム。 （２）前記第１装置間通信プロトコルはＥ１プロトコル
に従っている、前記（１）記載の通信サブシステム。 （３）前記第１装置間通信プロトコルはＴ１プロトコル
に従っている、前記（１）記載の通信サブシステム。 （４）前記デジタル信号プロセッサ手段は、前記デジタ
ル信号処理リソースによって実行されるタスク群のサブ
セットを実行する前記デジタル信号処理リソースの処理
能力を高める、前記（１）記載の通信サブシステム。 （５）前記第２装置間通信プロトコルはＥ１プロトコル
に従っている、前記（１）記載の通信サブシステム。 （６）前記第２装置間通信プロトコルはＴ１プロトコル
に従っている、前記（１）記載の通信サブシステム。 （７）前記デジタル信号プロセッサ手段は、デジタル信
号プロセッサ集積回路を含む、前記（１）記載の通信サ
ブシステム。 （８）前記デジタル信号プロセッサ手段は、複数のデジ
タル信号プロセッサ集積回路と、各デジタル信号プロセ
ッサ集積回路と接続するためのバスを含む、前記（１）
記載の通信サブシステム。 （９）前記第１入出力ポートは１次ＩＳＤＮに接続する
手段を含む、前記（１）記載の通信サブシステム。 （１０）前記第３入出力ポートは１次ＩＳＤＮに接続す
る手段を含む、前記（１）記載の通信サブシステム。 （１１）ホスト・プロセッサと、前記ホスト・プロセッ
サに接続されたシステム・バスと、タスク群を実行する
デジタル信号処理リソースと、第１装置間通信プロトコ
ルに従って多重化された信号を提供し受信する入出力ポ
ートと、通信サブシステムを制御するサブシステム制御
装置と、情報処理システムに接続されて、前記情報処理
システム内の前記デジタル処理リソースを高度化する拡
張通信サブシステムと、を含み、前記サブシステムは、
前記入出力ポートに接続され、前記第１装置間通信プロ
トコルに従って時分割多重信号を提供し受信する第１接
続手段と、第２入出力ポートに接続されて、前記デジタ
ル信号処理リソースの処理能力を高めるデジタル信号プ
ロセッサ手段と、前記デジタル信号プロセッサ回路に接
続されて、前記第１または第２の装置間通信プロトコル
に従って信号を提供し受信する第２接続手段と、を含
む、前記情報処理システム。 （１２）前記第１装置間通信プロトコルはＥ１プロトコ
ルに従っている、前記（１１）記載の通信サブシステ
ム。 （１３）前記第１装置間通信プロトコルはＴ１プロトコ
ルに従っている、前記（１１）記載の通信サブシステ
ム。 （１４）前記デジタル信号プロセッサ手段は、前記デジ
タル信号処理リソースによって実行されるタスク群のサ
ブセットを実行する前記デジタル信号処理リソースの処
理能力を高める、前記（１１）記載の通信サブシステ
ム。 （１５）前記第２装置間通信プロトコルはＥ１プロトコ
ルに従っている、前記（１１）記載の通信サブシステ
ム。 （１６）前記第２装置間通信プロトコルはＴ１プロトコ
ルに従っている、前記（１１）記載の通信サブシステ
ム。 （１７）前記デジタル信号プロセッサ手段は、デジタル
信号プロセッサ集積回路を含む、前記（１１）記載の通
信サブシステム。 （１８）前記デジタル信号プロセッサ手段は、複数のデ
ジタル信号プロセッサ集積回路と、各デジタル信号プロ
セッサ集積回路と接続するためのバスを含む、前記（１
１）記載の通信サブシステム。 （１９）タスク群を実行する第１デジタル信号処理サブ
システムと、第１装置間通信プロトコルに従って時分割
多重（ＴＤＭ）信号を転送し受信する第１通信リンクと
を含むコンピュータ・システムで構成される通信システ
ムにおいて、前記コンピュータ・システムに接続する拡
張通信サブシステムであって、前記コンピュータ・シス
テムの第１入出力ポートに接続する第１通信リンクと、
第２入出力ポートに接続されて、前記デジタル信号処理
リソースの処理能力を高めるデジタル信号プロセッサ・
アダプタと、前記デジタル信号プロセッサ回路に接続さ
れて、前記第１または第２の装置間通信プロトコルに従
って信号を提供し受信する第２通信リンクと、を含む、
拡張通信サブシステム。 （２０）前記第１通信リンクは、所定コンピュータ・シ
ステム間通信プロトコルに従った第１プロトコル・コン
トローラを含み、前記第２通信リンクは、前記第１通信
プロトコルに従った第２プロトコル・コントローラを含
む、前記（１９）記載の通信システム。 （２１）前記第１通信リンクは、所定コンピュータ・シ
ステム間通信プロトコルに従った第１プロトコル・コン
トローラを含み、前記第２通信リンクは、第２通信プロ
トコルに従った第２プロトコル・コントローラを含む、
前記（１９）記載の通信システム。 （２２）前記デジタル信号プロセッサ・アダプタは、複
数のデジタル信号処理回路とバスを含み、各デジタル信
号処理回路は前記バスと、少なくとも１つの時分割多重
リソースの処理をデジタル信号処理回路に割当てるコン
トローラ回路と、に接続された、前記（１９）記載の通
信システム。 （２３）前記拡張通信サブシステムは、他のデジタル信
号処理拡張サブシステムを前記通信システムに接続する
手段を含む、前記（１９）記載の通信システム。
理リソースと、第１装置間通信プロトコルに従って多重
化された信号を提供し受信する第１入出力（Ｉ／Ｏ）ポ
ートとを含む情報処理システムにおいて、前記情報処理
システムに接続する通信サブシステムであって、前記第
１入出力ポートに接続し、前記第１装置間通信プロトコ
ルに従って時分割多重信号を提供し受信する第２入出力
ポートと、前記第２入出力ポートに接続し、前記デジタ
ル信号処理リソースの処理能力を高めるデジタル信号プ
ロセッサ手段と、前記デジタル信号プロセッサ手段に接
続され、前記第１または第２の装置間通信プロトコルに
従って信号を提供し受信する第３入出力ポートと、を含
む、通信サブシステム。 （２）前記第１装置間通信プロトコルはＥ１プロトコル
に従っている、前記（１）記載の通信サブシステム。 （３）前記第１装置間通信プロトコルはＴ１プロトコル
に従っている、前記（１）記載の通信サブシステム。 （４）前記デジタル信号プロセッサ手段は、前記デジタ
ル信号処理リソースによって実行されるタスク群のサブ
セットを実行する前記デジタル信号処理リソースの処理
能力を高める、前記（１）記載の通信サブシステム。 （５）前記第２装置間通信プロトコルはＥ１プロトコル
に従っている、前記（１）記載の通信サブシステム。 （６）前記第２装置間通信プロトコルはＴ１プロトコル
に従っている、前記（１）記載の通信サブシステム。 （７）前記デジタル信号プロセッサ手段は、デジタル信
号プロセッサ集積回路を含む、前記（１）記載の通信サ
ブシステム。 （８）前記デジタル信号プロセッサ手段は、複数のデジ
タル信号プロセッサ集積回路と、各デジタル信号プロセ
ッサ集積回路と接続するためのバスを含む、前記（１）
記載の通信サブシステム。 （９）前記第１入出力ポートは１次ＩＳＤＮに接続する
手段を含む、前記（１）記載の通信サブシステム。 （１０）前記第３入出力ポートは１次ＩＳＤＮに接続す
る手段を含む、前記（１）記載の通信サブシステム。 （１１）ホスト・プロセッサと、前記ホスト・プロセッ
サに接続されたシステム・バスと、タスク群を実行する
デジタル信号処理リソースと、第１装置間通信プロトコ
ルに従って多重化された信号を提供し受信する入出力ポ
ートと、通信サブシステムを制御するサブシステム制御
装置と、情報処理システムに接続されて、前記情報処理
システム内の前記デジタル処理リソースを高度化する拡
張通信サブシステムと、を含み、前記サブシステムは、
前記入出力ポートに接続され、前記第１装置間通信プロ
トコルに従って時分割多重信号を提供し受信する第１接
続手段と、第２入出力ポートに接続されて、前記デジタ
ル信号処理リソースの処理能力を高めるデジタル信号プ
ロセッサ手段と、前記デジタル信号プロセッサ回路に接
続されて、前記第１または第２の装置間通信プロトコル
に従って信号を提供し受信する第２接続手段と、を含
む、前記情報処理システム。 （１２）前記第１装置間通信プロトコルはＥ１プロトコ
ルに従っている、前記（１１）記載の通信サブシステ
ム。 （１３）前記第１装置間通信プロトコルはＴ１プロトコ
ルに従っている、前記（１１）記載の通信サブシステ
ム。 （１４）前記デジタル信号プロセッサ手段は、前記デジ
タル信号処理リソースによって実行されるタスク群のサ
ブセットを実行する前記デジタル信号処理リソースの処
理能力を高める、前記（１１）記載の通信サブシステ
ム。 （１５）前記第２装置間通信プロトコルはＥ１プロトコ
ルに従っている、前記（１１）記載の通信サブシステ
ム。 （１６）前記第２装置間通信プロトコルはＴ１プロトコ
ルに従っている、前記（１１）記載の通信サブシステ
ム。 （１７）前記デジタル信号プロセッサ手段は、デジタル
信号プロセッサ集積回路を含む、前記（１１）記載の通
信サブシステム。 （１８）前記デジタル信号プロセッサ手段は、複数のデ
ジタル信号プロセッサ集積回路と、各デジタル信号プロ
セッサ集積回路と接続するためのバスを含む、前記（１
１）記載の通信サブシステム。 （１９）タスク群を実行する第１デジタル信号処理サブ
システムと、第１装置間通信プロトコルに従って時分割
多重（ＴＤＭ）信号を転送し受信する第１通信リンクと
を含むコンピュータ・システムで構成される通信システ
ムにおいて、前記コンピュータ・システムに接続する拡
張通信サブシステムであって、前記コンピュータ・シス
テムの第１入出力ポートに接続する第１通信リンクと、
第２入出力ポートに接続されて、前記デジタル信号処理
リソースの処理能力を高めるデジタル信号プロセッサ・
アダプタと、前記デジタル信号プロセッサ回路に接続さ
れて、前記第１または第２の装置間通信プロトコルに従
って信号を提供し受信する第２通信リンクと、を含む、
拡張通信サブシステム。 （２０）前記第１通信リンクは、所定コンピュータ・シ
ステム間通信プロトコルに従った第１プロトコル・コン
トローラを含み、前記第２通信リンクは、前記第１通信
プロトコルに従った第２プロトコル・コントローラを含
む、前記（１９）記載の通信システム。 （２１）前記第１通信リンクは、所定コンピュータ・シ
ステム間通信プロトコルに従った第１プロトコル・コン
トローラを含み、前記第２通信リンクは、第２通信プロ
トコルに従った第２プロトコル・コントローラを含む、
前記（１９）記載の通信システム。 （２２）前記デジタル信号プロセッサ・アダプタは、複
数のデジタル信号処理回路とバスを含み、各デジタル信
号処理回路は前記バスと、少なくとも１つの時分割多重
リソースの処理をデジタル信号処理回路に割当てるコン
トローラ回路と、に接続された、前記（１９）記載の通
信システム。 （２３）前記拡張通信サブシステムは、他のデジタル信
号処理拡張サブシステムを前記通信システムに接続する
手段を含む、前記（１９）記載の通信システム。
【図１】好適な実施例に従った通信サブシステムの図で
ある。
ある。
【図２】好適な実施例に従ったプロトコル処理カードの
ブロック図である。
ブロック図である。
【図３】好適な実施例に従ったモデム処理カードのブロ
ック図である。
ック図である。
【図４】好適な実施例に従ったＤＳＰサブシステムのブ
ロック図である。
ロック図である。
【図５】好適な実施例に従ったネットワーク・インタフ
ェース制御装置のブロック図である。
ェース制御装置のブロック図である。
【図６】好適な実施例に従って処理能力を加える拡張通
信サブシステムのブロック図である。
信サブシステムのブロック図である。
５ ホスト・プロセッサ １０ サブシステム １２ サブシステム制御装置カード １４ アダプタ・インタフェース・ボード（ＡＩＢ） １５ カード間接続バス、フレックス回路ケーブル １６、１７ プロトコル処理カード １８、１９、７２、７４ モデム・カード ２０、２９ ＤＳＰサブシステム ２２、２３ ＢＩＣモジュール ２４、２６ 高速スタティックＲＡＭ ２５ ＰＡＬロジック・チップ ２８ ２重ＤＳＰ ＡＳＩＣモジュール ３０ Ｔ１インタフェース・ロジック・モジュール ３２ プライマリ速度フレーマ・チップ ３４、４８、７１ ローカルＥ１インタフェース ３８ ネットワーク・インタフェース用コネクタ ４０ ＰＡＬロジック・チップ ４２ サブシステム制御装置バス ４６ インタフェース・バッファ ５０、５１ 時分割多重（ＴＤＭ）ポート ５２ テレポート２ ５４ 業界標準ＰＣバス（ＩＳＡ） ５５、５６ ＴＤＭバス ６０ パラレルＩ／Ｏポート ６６、６７ ＡＣＦＡ ７０ ネットワーク・インタフェース ７３ シリアル転送／受信ライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バイジュ・ドヒラジャル・マンダリア アメリカ合衆国33496、フロリダ州ボカ・ ラトン、エージェン・ドライブ 9501 (72)発明者 ゴードン・タイラー・デービス アメリカ合衆国27615、ノース・カロライ ナ州ローリー、ベニングトン・ドライブ 701 (72)発明者 ローレンス・ポール・アンドリュース アメリカ合衆国33431、フロリダ州ボカ・ ラトン、ツゥエンティ・フォース・コー ト、ノース・イースト 275 (72)発明者 ロバート・ユージーン・ランダ アメリカ合衆国33487、フロリダ州ボカ・ ラトン、サード・アベニュー、ノース・ウ エスト 7159 (72)発明者 ジョー・フレッチャー・ジョーンズ、ジュ ニア アメリカ合衆国33486、フロリダ州ボカ・ ラトン、フォーティーンス・ストリート、 サウス・ウエスト 631 (72)発明者 ウィリアム・ジェームズ・ジョンソン アメリカ合衆国33317、フロリダ州プラン テーション、フォース・コート、ノース・ ウエスト 4441
Claims (23)
- 【請求項１】タスク群を実行するデジタル信号処理リソ
ースと、第１装置間通信プロトコルに従って多重化され
た信号を提供し受信する第１入出力（Ｉ／Ｏ）ポートと
を含む情報処理システムにおいて、前記情報処理システ
ムに接続する通信サブシステムであって、 前記第１入出力ポートに接続し、前記第１装置間通信プ
ロトコルに従って時分割多重信号を提供し受信する第２
入出力ポートと、 前記第２入出力ポートに接続し、前記デジタル信号処理
リソースの処理能力を高めるデジタル信号プロセッサ手
段と、 前記デジタル信号プロセッサ手段に接続され、前記第１
または第２の装置間通信プロトコルに従って信号を提供
し受信する第３入出力ポートと、 を含む、通信サブシステム。 - 【請求項２】前記第１装置間通信プロトコルはＥ１プロ
トコルに従っている、請求項１記載の通信サブシステ
ム。 - 【請求項３】前記第１装置間通信プロトコルはＴ１プロ
トコルに従っている、請求項１記載の通信サブシステ
ム。 - 【請求項４】前記デジタル信号プロセッサ手段は、前記
デジタル信号処理リソースによって実行されるタスク群
のサブセットを実行する前記デジタル信号処理リソース
の処理能力を高める、請求項１記載の通信サブシステ
ム。 - 【請求項５】前記第２装置間通信プロトコルはＥ１プロ
トコルに従っている、請求項１記載の通信サブシステ
ム。 - 【請求項６】前記第２装置間通信プロトコルはＴ１プロ
トコルに従っている、請求項１記載の通信サブシステ
ム。 - 【請求項７】前記デジタル信号プロセッサ手段は、デジ
タル信号プロセッサ集積回路を含む、請求項１記載の通
信サブシステム。 - 【請求項８】前記デジタル信号プロセッサ手段は、複数
のデジタル信号プロセッサ集積回路と、各デジタル信号
プロセッサ集積回路と接続するためのバスを含む、請求
項１記載の通信サブシステム。 - 【請求項９】前記第１入出力ポートは１次ＩＳＤＮに接
続する手段を含む、請求項１記載の通信サブシステム。 - 【請求項１０】前記第３入出力ポートは１次ＩＳＤＮに
接続する手段を含む、請求項１記載の通信サブシステ
ム。 - 【請求項１１】ホスト・プロセッサと、 前記ホスト・プロセッサに接続されたシステム・バス
と、 タスク群を実行するデジタル信号処理リソースと、 第１装置間通信プロトコルに従って多重化された信号を
提供し受信する入出力ポートと、 通信サブシステムを制御するサブシステム制御装置と、 情報処理システムに接続されて、前記情報処理システム
内の前記デジタル処理リソースを高度化する拡張通信サ
ブシステムと、 を含み、前記サブシステムは、 前記入出力ポートに接続され、前記第１装置間通信プロ
トコルに従って時分割多重信号を提供し受信する第１接
続手段と、 第２入出力ポートに接続されて、前記デジタル信号処理
リソースの処理能力を高めるデジタル信号プロセッサ手
段と、 前記デジタル信号プロセッサ回路に接続されて、前記第
１または第２の装置間通信プロトコルに従って信号を提
供し受信する第２接続手段と、 を含む、前記情報処理システム。 - 【請求項１２】前記第１装置間通信プロトコルはＥ１プ
ロトコルに従っている、請求項１１記載の通信サブシス
テム。 - 【請求項１３】前記第１装置間通信プロトコルはＴ１プ
ロトコルに従っている、請求項１１記載の通信サブシス
テム。 - 【請求項１４】前記デジタル信号プロセッサ手段は、前
記デジタル信号処理リソースによって実行されるタスク
群のサブセットを実行する前記デジタル信号処理リソー
スの処理能力を高める、請求項１１記載の通信サブシス
テム。 - 【請求項１５】前記第２装置間通信プロトコルはＥ１プ
ロトコルに従っている、請求項１１記載の通信サブシス
テム。 - 【請求項１６】前記第２装置間通信プロトコルはＴ１プ
ロトコルに従っている、請求項１１記載の通信サブシス
テム。 - 【請求項１７】前記デジタル信号プロセッサ手段は、デ
ジタル信号プロセッサ集積回路を含む、請求項１１記載
の通信サブシステム。 - 【請求項１８】前記デジタル信号プロセッサ手段は、複
数のデジタル信号プロセッサ集積回路と、各デジタル信
号プロセッサ集積回路と接続するためのバスを含む、請
求項１１記載の通信サブシステム。 - 【請求項１９】タスク群を実行する第１デジタル信号処
理サブシステムと、第１装置間通信プロトコルに従って
時分割多重（ＴＤＭ）信号を転送し受信する第１通信リ
ンクとを含むコンピュータ・システムで構成される通信
システムにおいて、前記コンピュータ・システムに接続
する拡張通信サブシステムであって、 前記コンピュータ・システムの第１入出力ポートに接続
する第１通信リンクと、 第２入出力ポートに接続されて、前記デジタル信号処理
リソースの処理能力を高めるデジタル信号プロセッサ・
アダプタと、 前記デジタル信号プロセッサ回路に接続されて、前記第
１または第２の装置間通信プロトコルに従って信号を提
供し受信する第２通信リンクと、 を含む、拡張通信サブシステム。 - 【請求項２０】前記第１通信リンクは、所定コンピュー
タ・システム間通信プロトコルに従った第１プロトコル
・コントローラを含み、前記第２通信リンクは、前記第
１通信プロトコルに従った第２プロトコル・コントロー
ラを含む、請求項１９記載の通信システム。 - 【請求項２１】前記第１通信リンクは、所定コンピュー
タ・システム間通信プロトコルに従った第１プロトコル
・コントローラを含み、前記第２通信リンクは、第２通
信プロトコルに従った第２プロトコル・コントローラを
含む、請求項１９記載の通信システム。 - 【請求項２２】前記デジタル信号プロセッサ・アダプタ
は、複数のデジタル信号処理回路とバスを含み、各デジ
タル信号処理回路は前記バスと、 少なくとも１つの時分割多重リソースの処理をデジタル
信号処理回路に割当てるコントローラ回路と、 に接続された、請求項１９記載の通信システム。 - 【請求項２３】前記拡張通信サブシステムは、他のデジ
タル信号処理拡張サブシステムを前記通信システムに接
続する手段を含む、請求項１９記載の通信システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US518215 | 1995-08-23 | ||
| US08/518,215 US5771232A (en) | 1995-08-23 | 1995-08-23 | Expandable local inter-system bus architecture in a multiplexed environment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0962599A true JPH0962599A (ja) | 1997-03-07 |
Family
ID=24063049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8186216A Pending JPH0962599A (ja) | 1995-08-23 | 1996-07-16 | 多重環境における拡張可能な装置間ローカル・バス・アーキテクチャを有する通信システム |
Country Status (5)
| Country | Link |
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