JPH01279656A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理さらにはシリアルコミュニケーショ
ンの技術分野に関し、例えば、シリアルコミュニケーシ
ョンインタフェースを備えたマイクロコンピュータに適
用して有効な技術に関するものである。

〔従来技術〕

マイクロコンピュータはソフトウェアによるプログラミ
ングで所望のシーケンシャル論理を構成することができ
るため、広範な応用分野において高度の処理を可能とし
、さらには、データプロセッシングターミナルやモデム
など外部との間でデータをビットシリアルにやりとり可
能とするシリアル入出力回路を備えるものがある。

ビットシリアルにデータをやりとりするためのデータ伝
送制御手順としては、ハイレベルデータリンク制御（Ｈ
ＤＬＣ）手順やバイナリシンクロナスコミュニケーショ
ン（ＢＳＣもしくはＢＩ−ＳＹＮＣ）方式、さらには調
歩同期手順などの各種伝送制御手順があるが、従来のマ
イクロコンピュータなどに搭載されているシリアル入出
力回路は前記データ伝送制御手順のうちの１つをサポー
トするだけであり、例えば１９８４年インテル社発行の
ｒＤｉｓｔｒｉｂｕｔｅｄ　Ｃｏｎｔｒｏｌ　Ｍｏｄｕ
ｌｅｓ　ＤａｔａＢ　ｏｏｋ　Ｊに記載された１８０４
４は、ＨＤ　Ｌ　Ｃ手順をサポートするだけであった。

〔発明が解決しようとする課題〕

ところで、マイクロコンピュータのような論理ＬＳｌｒ
の低価格化が進むにつれて、これらデバイスは多機能化
される傾向にあり、特にシリアルインタフェース機能に
着目すると、前記３種類のデータ伝送制御手順が夫々の
利点に応した広範な応用分野を持つ関係上、マイクロコ
ンピュータなどのデータ処理用ＬＳＩに内蔵されるシリ
アル入出力回路に対しても複数のデータ伝送制御手順を
サポートできるようにして、要求通りの多機能なシリア
ルコミュニケーションを達成可能とする必要性を本発明
者は見出した。

更にこの場合、製造上並びにび経済性の観点からＬＳＩ
チップは無制限に大きくすることができないため、複数
のデータ伝送制御手順をサポートする場合にはその論理
規模を最小限にすることができるという条件を満足させ
るという点についても考慮しなければならない。

本発明の目的は、シリアルデータ伝送の要求に対して多
機能なシリアルコミュニケーションを行うことができる
データ処理装置を提供することにある。さらに本発明の
別の目的は、そのような要求を最小限の論理規模で実現
可能にしようとするものである。

本発明の前記並びにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示さ九る発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、シリアル入力回線から供給されるデータを内
部バスに与える為の受信手段と、内部バスから供給され
るデータをシリアル出力回線に与えるための送信手段は
、データをやりとりするための制御手順として、ＨＤＬ
Ｃ手順、ＢＩ−ＳＹＮＣ手順、及び調歩同期手順の内の
少なくとも２種類の制御手順を保有し、それらが保有す
る制御手順をプロセッサの指示に基づいて択一的に選択
可能とするものである。この選択指示は、プロセッサに
よってコントロールレジスタに設定される動作モード信
号に基づいて行うことができる。また、前記受信手段に
含まれる受信バッファ及び受信シフトレシスタと、送信
手段に含まれる送信バッファ及び送信シフトレジスタは
、選択されるデータ伝送制御手順の如何に拘らずそのハ
ードウェアを共通化することができる。

〔作　用〕

前記した手段によれば、選択的に複数種類のデータ通信
制御手順に対応可能になり、これにより。

シリアルデータ伝送の要求に対して多機能なシリアルコ
ミュニケーションを行うことができるデータ処理装置を
達成するものである。さらに一部のハードウェアをデー
タ伝送制御手順の如何に拘らず共通化することにより、
最小限の論理規模で上記シリアルコミュニケーションの
多機能化を実現するものである。

〔実施例〕

第２図には本発明の一実施例であるマイクロコンピュー
タの概略が示される。同図に示されるマイクロコンピュ
ータは、公知の半導体集積回路製造技術によってシリコ
ン基板のような１個の半導体基板に形成される。

第２図に示されるマイクロコンピュータは、特に制限さ
れないが、セン１−ラルプロセソサ（ＣＰＵ）１、タイ
マ回路２、タイレフト・メモリ・アクセス・コン１ヘロ
ーラ（ＤＭＡＣ）３、送信回線Ｔｘ及び受信回線Ｒｘを
介して外部とシリアルコミュニケーションインタフェー
スを行うシリアル■／○ポーｉ〜４、パラレルＴ１０ポ
ート５、ランダム・アクセス・メモリ（ＲＡＭ）６、及
びり−１−・オンリ・メモリ（ＲＯＭ）７などを含み、
夫々は内部バス８に結合される。

上記シリアルＩ１０ポート４は、外部との間でデータを
ビットシリアルにやりとりするための制御手順もしくは
コミュニケーションロジックとして、ＨＤ　Ｌ　Ｃ手順
、Ｂ１−ＳＹＮＣ手順、及び調歩同期手順を保有し、そ
れらが保有する制御手順は前記ＣＰＵＩの指示に基づい
て択一的に選択可能にされて成る。

ここで、ＨＤ　Ｌ　Ｃ手順によるフレーム構成は、例え
ば第３図に示されるようにフレームの開始を示すフラグ
Ｆ、自局又は相手局を示すアドレスフィールドＡＦ、フ
レームの種類を示す制御フィールドＣＦ、整数バイ１へ
構成のデータフィールドＤＦ、伝送誤り検査用のフレー
ムチエツクシーケンスＦＣ８、フレームの終わりを示す
フラグＦによって構成される。

ＢＩ−ＳＹＮＣ手順によるフレーム構成は、例えば第４
図に示されるように、フレームの開始を指示するための
１個以上挿入されるキャラクタ同期符号５ＹＮＣ１その
後に続くデータフィールドＤＦ、及び伝送誤り検出符号
ＣＲＣによって構成される。

調歩同期手順によるデータフォーマットは、例えば第５
図に示されるように、キャラクタ単位とされ、１キヤラ
クタは、スタートピッ１〜ＳＢ、データピッｌ−Ｄ　Ｂ
、パリティ−ピッｌ−Ｐ　Ｂ、及びエンドピッ１〜もし
くはストップビットＥＢから構成される。

第１図にはシリアル■／○ポート４の詳細な一例ブロッ
ク図が示される。

このシリアルエ／○ポート４は、受信回線Ｒｘから供給
されるデータを内部バス８に与える為の受信ユニノ１−
１０と、内部バス８から供給されるデータを送信回線Ｔ
ｘに与えるための送信ユニッｌ〜２０と、各種制御情報
やステータス情報が保持されるステータス・コントロー
ルレジスタユニッ）−３０に大別される。

受信ユニット１０は、受信回線Ｒｘから供給される情報
を、クロックＣＬ　Ｋ　ｒに同期してベースバンド方式
におけるＮＲＺ（ノン・リターン・トウー・ゼロ）フォ
ーマットやバイフェーズフォーマツ１−などの所定フォ
ーマツ１〜に符号化するデコーダ１１、このデコーダ１
１によって符号化された情報を受けてそれを処理する第
１受信処理回路１２及び第２受信処理回路１３、シリア
ル■／○ポー１−４の動作上選択的に採用されるデータ
伝送制御手順に応して択一的に動作選択される上記第１
−受信処理回路１２又は第２受信処理回路１３から出力
される情報を直列から並列に変換する受信シフトレジス
タ１４、この受信シフトレジスタ１４から供給される並
列データを蓄えて内部バス８に供給する受信バッファレ
ジスタ１５、及びシリアルＩ１０ポー１〜４の動作上選
択的に採用されるデータ伝送制御手順に応して上記各機
能ブロックの制御を司る受信コン１−ローラ］６によっ
て構成される。

送信ユニット２０は、内部バス８から送信すべきデータ
を受は取って蓄える送信バッファレジスタ２１、この送
信バッファレジスタ２１から与えられる並列データを直
列に変換する送信シフトレジスタ２２、この送信シフ１
へレジスタ２２から与えられる直列データを受けてこれ
を処理する第１送信処理回路２３及び第２送信処理回路
２４、シリアルエ／○ポート４の動作」二選択的に採用
されるデータ伝送制御手順に応じて択一的に動作選択さ
れる第１送信処理回路２３又は第２送信処理回路２４か
ら出力される情報を、クロックＣＬ　Ｋ　Ｉ；に同期し
てベースバント方式におけるＮＲＺフォーマットやバイ
フェーズフォーマットなどの所定フォーマットから復号
化するエンコーダ２５、及びシリアルＩ１０ポート４の
動作上選択的に採用されるデータ伝送制御手順に応じて
上記各機能ブロックの制御を司る送信コントローラ２６
によって構成される。

上記ステータス・コン１−ロールレジスタユニット３０
は、受信ユニット１０や送信ユニット２゜さらにはシリ
アルＩ１０ポート４に接続されるモデムの状態などを示
すための各種ステータスレジスタもしくはフラグレジス
タと、シリアルＩ１０ポート４の動作モードを決定する
ための各種コントロールレジスタを含んで成る。

例えば各種ステータスレジスタもしくはフラグレジスタ
としては、夫々図示はしないが、第１受信処理回路１２
で検出されるパリティ−エラーの有無や第２受信処理回
路１３で検出されるデータ伝送誤りの有無を示すための
伝送誤りステータス、第２受信処理回路１３で検出され
るフレームエラーの有無を示すためのフレームエラース
テータス、モデムが受信ユニット１０に対してその動作
をリセット指示しているか否かを示す為のデータキャリ
アデイテクトステータス、受信バッファレジスタ１５の
空きに示すためのフル／エンプティステータス、送信バ
ッファレジスタ２１の空きを示すためのフル／エンプテ
ィステータスなどがある。

コントロールレジスタとしては、送信コンｌ−口−ラ２
６及び受信コントローラ１６に、調歩同期手順、ＨＤ　
Ｌ　Ｃ手順、又はＢＩ−３ＹＮＣ手順の何れの制御論理
を選択させるかを指示するための３個の伝送手順モート
レジスタＭＲＩ〜ＭＲ３を備え、そのほかに、夫々図示
はしないが、受信ユニット１０による受信動作の可否を
決定するためのレシーブイネーブル、送信ユニット２０
に送信動作の可否を決定するためのトランスミツトイネ
ーブル、モデムなどに対して送信開始を要求するための
リフニス１へ・トウー・センドなどがある。

上記伝送手順モードレジスタＭＲＩ〜ＭＲ３は夫々内部
バス８を介してＣＰＵＩから供給されるデータにより初
期設定され、例えばモートレジスタＭＨＩに「１」が設
定されると、送信コントローラ２６及び受信コン１ヘロ
ーラ１６は調歩同期手順に応する制御論理を選択して受
信ユニット１０及び送信ユニット２０を制御する。モー
ドレジスタＭＲ２に「１」が設定されるときには、送信
コントローラ２６及び受信コントローラ１６はＢＩ−Ｓ
ＹＮＣ手順に応する制御論理を選択して受信ユニット１
０及び送信ユニット２０を制御する。

また、モードレジスタＭＲ３に「１」が設定されるとき
には、送信コントローラ２６及び受信コントローラ１６
はＨＤＬＣ手順に応する制御論理を選択して受信ユニッ
ト１０及び送信ユニッ１−２０を制御する。

上記受信コントローラ１６は、受信ユニット１０の動作
を調歩同期手順、ＨＤ　Ｌ　Ｃ手順、及びＢＩ−ＳＹＮ
Ｃ手順に適合させるための制御論理を備え、その制御論
理は上記伝送手順モードレジスタＭＲＩ〜ＭＲ３の設定
状態に応じて択一的に選択される。

受信ユニット１０において、上記デコーダ１１、受信シ
フトレジスタ１４、及び受信バッファレジスタ１５は、
受信コントローラ１６で採用される制御論理の如何に拘
らず共通利用されるバートウエアとされる。

上記第１受信処理回路１２は受信コントローラ１６にお
いて調歩同期手順に応する制御論理が採用されることに
呼応してその動作が選択されるようになっている。第１
受信処理回路１２の動作が選択されると、当該第１処受
信理回路１２は、調歩同期手順に従って供給される情報
からスタートピッ１〜ＳＢ及びエン１−ピッ１〜ＥＢを
検出して１キヤラクタを認識し、キャラクタ毎にそのス
タートビットＳＢに続くデータビットＤＢの伝送誤りを
パリティ−ビットＰＢに基づいて判定すると共に、その
情報をキャラクタ単位で上記受信シフトレジスタ１４に
与える。

第２受信処理回路１３は受信コントローラ１６において
ＨＤ　Ｌ　Ｃ手順又はＢＩ−ＳＹＮＣ手順に応する制御
論理が採用されることに呼応してその動作が選択される
。即ち第２受信処理回路１３は、ＨＤＬＣ手順に従って
供給される直列データとＢＩ−ＳＹＮＣ手順に従って供
給される直列データの処理に共用可能なハードウェアを
備える。第２受信処理回路１３の動作がＨＤＬＣ制御手
順に応する制御論理によって選択されると、当該第２受
信処理回路１３は、ＨＤＬＣ手順に従って供給される直
列データのフラグＦによって１フレームの開始と終了を
検出すると共に、７１−レスフィールドＡＦから自局当
てフレームか否かの判別を行い、自局当てフレームに対
してはフレームチエツクシーケンスＦＣ８に基づいて伝
送誤りがあるか否かの演算を行って、制御フィールドＣ
ＦやデータフィールドＤＦの内容などを受信シフトレジ
スタ１４に与える。また、第２受信処理回路１３の動作
がＢＩ−ＳＹＮＣ手順に応する制御論理によって選択さ
れると、当該第２受信処理回路１３は、ＢＩ−ＳＹＮＣ
手順に従って供給される直列データのキャラクタ同期符
号５ＹＮＣを検出するとことによってデータフィールド
ＤＦの開始を認識し、次いで伝送誤り検出符号ＣＲＣに
基づく伝送誤りの存否を判定した後にデータフィールド
ＤＦの情報などを受信シフ１−レジスタ１４に与える。

上記送信コントローラ２６は、送信ユニット２０の動作
を調歩同期手順、ＨＤＬＣ手順、又はＢＩ−ＳＹＮＣ手
順に適合させるための制御論理を備え、その制御論理は
上記伝送手順モードレジスタＭＲＩ〜ＭＲ３の設定状態
に応じて択一的に選択される。

送＜＝ユニット２０において、上記送信バッファレジス
タ２１、送信シフトレジスタ２２、及びエンコーダ２５
は、送信コントローラ２６で選択採用される制御論理の
如何に拘らず共通利用されるハードウェアとされる。

上記第１送信処理回路２３は送信コントローラ２６にお
いて調歩同期手順に応する制御論理が採用されることに
呼応してその動作が選択される。

第１送信処理回路２３の動作が選択されると、当該第１
送信処理回路２３は、送信シフトレジスタ２２から供給
される直列データに、スタートビットＳＢ、パリティ−
ビットＰＢ及びエンドピッ１−ＥＢを付加して、調歩同
期手順に適合するデータフォーマットを形成し、これを
エンコーダ２５に与える。

第２送信処理回路２４は送信コントローラ２６において
ＨＤＬＣ手順又はＢＩ−ＳＹＮＣ手順に応する制御論理
が採用されることに呼応してその動作が選択される。即
ち第２送信処理回路２４はＨＤＬＣ手順に従ったフレー
ム形成とＢＩ−ＳＹＮＣ手順に従ったフレーム形成の双
方に共用可能なバー１へウェアを備える。第２送信処理
回路２４の動作がＨＤＬＣ手順に応する制御論理によっ
て選択されると、当該第２送信処理回路２４は、送信シ
フトレジスタ２２から供給される直列データに基づいて
フレームチエツクシーケンスＦＣ８を形成すると共に、
当該フレームチエツクシーケンスＦＣ３や１フレームの
開始と終了を示すためのフラグＦなどを付加して、ＨＤ
　Ｌ　Ｃ手順に従ったフレームを形成してエンコーダ２
５に与える。また、第２送信処理回路２４の動作がＢＩ
−ＳＹＮＣ手順に応する制御論理によって選択されると
、当該第２送信処理回路２４は、送信シフトレジスタ２
２から供給される直列データに基づいて伝送誤り検出符
号ＣＲＣを形成すると共に、当該伝送誤り検出符号ＣＲ
Ｃやキャラクタ同期符号５ＹＮＣなどを付加して、ＢＩ
−ＳＹＮＣ手順に従ったフレームを形成してこれをエン
コーダ２５に与える。

上記実施例によれば以下の作用効果を得るものである。

（１）本実施例のマイクロコンピュータを適用するシス
テムにおいて、当該マイクロコンピュータとの間でその
シリアルエ／○ポート４を介してシリアルコミュニケー
ションを行う場合のデータ伝送制御手順としては、調歩
同期手順、ＨＤＬＣ手順、又はＢＩ−ＳＹＮＣ手順の何
れをも択一的に選択可能になる。これにより、本実施例
のマイクロコンピュータは、シリアルデータ伝送の要求
に対してその伝送制御手順が限定されず、多機能なシリ
アルコミュニケーションを実現可能とするものである。

したがって、所望システムに採用されるデータ伝送制御
手順が如何なる手順であっても、そのデータ伝送制御手
順に応じて異なるマイクロコンピュータを採用したり、
もしくはそのようなシリアルインタフェース機能の異な
る各種マイクロコンピュータを供給したりする不便ささ
らには手間が解消される。

（２）受信ユニット１０に含まれるデコーダ１１、受信
シフトレジスタ１４、及び受信バッファレジスタ１５と
、送信ユニツ１〜２０に含まれるエンコーダ２５、送信
シフトレジスタ２２、及び送信バッファレジスタ２１は
、択一的に選択されるデータ伝送制御手順の如何に拘ら
ずそのハードウェアが共通化されていて、各データ伝送
制御手順毎に独立の回線制御部を持つ構成とはされてい
ないから、製造上並びにび経済性の観点からＬＳＩチッ
プは無制限に大きくすることができないという制約の下
において、最小限の論理規模で一ヒ記シリアルコミュニ
ケーションの多機能化を実現することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されずその要旨
を逸脱しない範囲において種々変更することができる。

例えば、マイクロコンピュータに含まれるペリフェラル
モジュールは上記実施例に限定されずその要求仕様など
に応して適宜変更することができる。また、マイクロコ
ンピュータが択一的に選択可能とするデータ伝送制御手
順はＨＤ　Ｌ　Ｃ手順、ＢＩ−ＳＹＮＣ手順、及び調歩
同期手順の全てである必要はなく、少なくともそのうち
の２つの手順の中から択一的に選択可能な構成であれば
、上記実施例と同様にシリアルコミュニケーションの多
機能化さらにはその機能を最小限の論理規模で実現する
ことができるという効果を得ることができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシリアルエ／○ポー
１〜を備える汎用的なマイクロコンピュータに適用した
場合について説明したが、本発明はこれに限定されるも
のではなく通信か制御用ＬＳＩやプロトコルプロセッサ
などにも広く適用することができるものである。本発明
は少なくとも、内部バスに共通接続されたシリアルデー
タニケーションインタフェース手段とプロセッサを含む
条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、シリアルデータをやりとりするための受信手
段及び送信手段は、少なくとも下位レイヤにおけるデー
タ伝送制御手順として、ＨＤ　Ｌ　Ｃ手順、ＢＩ−ＳＹ
ＮＣ手順、及び調歩同期手順の内の少なくとも２種類の
制御手順を内蔵プロセッサの指示に基づいて択一的に選
択可能とするものであるから、選択的に複数種類のデー
タ伝送制御手順に対応可能になり、これにより、シリア
ルデータ伝送の要求に対して多機能なシリアルコミュニ
ケーションを行うことができるデータ処理装置を得るこ
とができるという効果がある。しかも−部のバー１くウ
ェアをデータ伝送制御手順の如何に拘らず共通化するこ
とにより、最小限の論理規模で上記シリアルコミュニケ
ーションの多機能化を実現することができるようになる
。

【図面の簡単な説明】

第１図は本発明の一実施例であるマイクロコンピュータ
に適用されるシリアルエ１０ポー１〜の詳細な一例を示
すブロック図、 第２図は本発明の一実施例であるマイクロコンピュータ
の概略を示すブロック図、 第３図はＨＤ　Ｌ　Ｃ手順によるフレーム構成の一例を
示す説明図、 第４図はＢＩ−ＳＹＮＣ手順によるフレーム構成の一例
を示す説明図、 第５図は調歩同期手順によるデータフォーマットの一例
を示す説明図である。 １−　ＣＰ　Ｕ、２　タイマ回路、３−　Ｄ　Ｍ　Ａ　
Ｃ１４・シリアル■／○ポー１−１５　パラレルＩ１０
ポーＩへ、６−　ＲＡ　Ｍ、７・ＲＯＭ、８　内部バス
、Ｒｘ　　受信回線、Ｔｘ・送信回線、１０・受信ユニ
ット、１］　デコーダ、１２　第１受信処理回路、１３
・第２受信処理回路、］４　受信シフトレジスタ、１５
　受信バッファレジスタ、１６受信コントローラ、２０
　・送信ユニツ１−２２１−送信バッファレジスタ、２
２　・送信シフ１−レジスタ、２３−第１送信処理回路
、２４・第２送信処理回路、２５　・エンコーダ、２６
　送信コントローラ、３０・・・ステータス・コン１−
ロールレジスタ、ＭＲＩ〜ＭＲ３・伝送手順モードレジ
スタ。 ｔ　　　ン レ　　区

Claims (1)

1. 【特許請求の範囲】 １、内部バスに共通接続されたシリアルコミュニケーシ
   ョンインタフェース手段とプロセッサを含むデータ処理
   装置において、シリアルコミュニケーションインタフェ
   ース手段は、シリアル入力回線から供給されるデータを
   内部バスに与えるための受信手段と、内部バスから供給
   されるデータをシリアル出力回線に与えるための送信手
   段とを備え、前記受信手段及び送信手段は、データをや
   りとりするための制御手順として、ＨＤＬＣ手順、ＢＩ
   −ＳＹＮＣ手順、及び調歩同期手順の内の少なくとも２
   種類の制御手順を保有し、それらが保有する制御手順は
   前記プロセッサの指示に基づいて択一的に選択可能にさ
   れて成るものであることを特徴とするデータ処理装置。 ２、前記受信手段及び送信手段が保有する制御手順の選
   択は、プロセッサによってコントロールレジスタに設定
   される動作モード信号に基づいて行われるようにされて
   成るものであることを特徴とする特許請求の範囲第１項
   記載のデータ処理装置。 ３、前記受信手段及び送信手段は、それに選択されるデ
   ータ伝送制御手順の如何に拘らず共通に利用される受信
   バッファ及び受信シフトレジスタと、送信バッファ及び
   送信シフトレジスタを備えるものであることを特徴とす
   る特許請求の範囲第１項又は第２項記載のデータ処理装
   置。