JP2520905B2 - シリアル通信制御装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はシリアル通信制御装置に関するもので、例
えば、HDLC（High-Level Data Link Control Procedur
e:ハイレベルデータリンク制御手順）適合の通信処理装
置に含まれるシリアル通信制御装置に利用して有効な技
術に関するものである。

〔従来の技術〕 異なる機種のパーソナルコンピュータ間において通信
データの転送を行いうる通信処理装置（通信機能装置又
は通信アダプタ）が提案されている。また、このような
通信処理装置等に用いられ、複数の通信プロトコルに適
合しうるマルチプロトコル型のシリアル通信制御装置が
ある。

上記のような通信処理装置については、例えば、日経
マグロウヒル社発行、1985年５月６日付『日経エレクト
ロニクス』の197頁〜224頁に記載されている。また、マ
ルチプロトコル型のシリアル通信制御装置については、
例えば、1984年９月、日本電気株式会社発行の『μPD72
01A MPSCユーザーズマニュアル』に記載されている。

〔発明が解決しようとする問題点〕

上記に記載される通信処理装置は、ダイレクトメモリ
アクセス制御装置DMACを含む。このダイレクトメモリア
クセス制御装置DMACを介することによって、通信処理装
置のシリアル通信制御装置SIOにおいて送受信される通
信データは、処理装置CPUを介在することなく、一時記
憶用のランダムアクセスメモリRAMに入出力される。シ
リアル通信制御装置SIOは、フラグシーケンスによって
各フレームの終結を検出し処理装置CPUに割り込みを発
生する機能を持つ。これにより、処理装置CPUは各フレ
ームの受信状態を確認し、次のフレームの受信動作を指
示する。つまり、このような従来の通信処理装置におい
て、ダイレクトメモリアクセス制御装置DMACを介して行
われる通信データの受信動作は、一つのフレームを区切
として行われる。

一方、HDLCを用いた通信プロトコルでは、例えば最大
８つのフレームを相手局の応答なしに連結伝送するいわ
ゆる連続フレーム伝送が許されており、伝送スループッ
トの向上が図られている。ところが、このようなHDLCプ
ロトコルを上記のような従来の通信処理装置に適用した
場合、フレーム終結ごとに行われる割り込み処理のため
に各フレーム間の処理装置CPUの処理時間が長くなる。
このため、通信回線のビットレートが高速化されHDLCに
よる連続フレーム伝送が採用されるにもかかわらず、通
信系としての伝送スループットが思うように効率化され
ない。

これに対処するため、本願発明者等は本願発明に先立
って、ダイレクトメモリアクセス制御装置DMACとシリア
ル通信制御装置SIOとの間に受信データ及び受信ステー
タスのそれぞれに対応する転送要求信号及び転送確認信
号を設け、連続フレーム伝送により連続して受信される
複数のフレームの受信データ及び受信ステータスを、処
理装置CPUによるフレーム間の割り込み処理を必要とす
ることなく高速度でランダムアクセスメモリRAMに転送
する方法を開発した。

ところが、これまでのシリアル通信制御装置SIOには
受信データバッファが複数バイト分設けられまたこれら
の受信データバッファが先入れ先出し（First・In Firs
t・Out:以下FIFOと称する）形態とされるにもかかわら
ず、フレーム中断を示すアボートフレーム検出ビットや
フレームビット数の不足を示すショートフレーム検出ビ
ット及び最終受信データの余剰ビット数を示す有効余剰
ビット数コードなどの受信ステータスを一時的に格納す
るステータスレジスタがそれぞれ１個ずつしか設けられ
ていない。このため、複数の受信データバッファの中
に、例えばフレーム中断されたフレームや監視フレーム
などのように情報部を持たない短いフレームが複数個含
まれる場合、上記のような受信ステータスがどのフレー
ムに対応するものであるかを識別できず、正常なデータ
転送を行うことができない。

この発明の目的は、受信ステータスの転送方法を改善
しかつ伝送スループットの向上を図ったシリアル通信制
御装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
シリアル通信制御装置に、アボートフレームシーケンス
検出ビットやショートフレーム検出ビット及び有効余剰
ビット数コードなどの受信ステータスを一時的に格納す
る受信ステータスバッファを複数個設け、受信データバ
ッファに対応させてFIFO形態とするものである。

〔作用〕

上記した手段によれば、複数の受信データバッファに
フレーム中断されたフレームや監視フレームなどの短い
フレームが複数個含まれる場合でも、これらの受信デー
タと受信ステータスとを正確に対応付けることができ、
連続フレーム伝送によって連続受信される複数フレーム
の受信データ及び受信ステータスを高速度で一時記憶部
に格納でき、通信処理装置ひいては通信系としての伝送
品質及び伝送スループットを向上できる。

〔実施例〕

第２図には、この発明が適用されたシリアル通信制御
装置SIOを含む通信処理装置NPUの一実施例を示すブロッ
ク図が示されている。同図の各回路ブロックを構成する
回路素子は、公知の集積回路製造技術によって、特に制
限されないが、単結晶シリコンのような１個の半導体基
板上において形成される。

この実施例の通信処理装置NPUは、特に制限されない
が、処理装置CPUと、リードオンリーメモリROM、一時記
憶用のランダムアクセスメモリRAM、ダイレクトメモリ
アクセス制御装置DMAC及びシリアル通信制御装置SIOを
含む。シリアル通信制御装置SIOは、特に制限れない
が、二組のチャンネルCHA及びCHBを含む。このうちチャ
ンネルCHAは、例えば網制御装置NCUと通信回線LINE及び
図示されない相手局の同様な網制御装置NCUと通信処理
装置NPUを介して、例えばワークステーションとなる端
末側のコンピュータに結合される。また、チャンネルCH
Bは、例えばこのシリアル通信制御装置SIOと同様な構成
とされるシリアル入出力制御装置SIOを介して、例えば
ホスト側のコンピュータHOSTに結合される。通信処理装
置NPUは、ホスト側コンピュータHOSTと図示されない端
末側コンピュータとの間で授受されるべき一連のデータ
を、予め定められた通信プロトコルに従って転送する機
能を持つ。これにより、ホスト側及び端末側のコンピュ
ータは、通信回線の存在やその通信プロトコルを意識す
ることなく、データの授受を行うことができる。

第２図において、処理装置CPUは、リードオンリーメ
モリROMに格納されるプログラムに従って、通信処理装
置NPU内の各ブロックの動作を制御し、統轄する。処理
装置CPUと他の各ブロックは、特に制限されないが、ア
ドレスバスABとデータバスDB及びアドレスストローブ信
号▲▼，リード・ライト信号R/，割り込み要求信
号▲▼などのコントロールバスを介して互いに結
合される。ダイレクトメモリアクセス制御装置DMACとシ
リアル通信制御装置SIOとの間には、特に制限されない
が、チャンネルCHA及びCHBのそれぞれに対応して送信デ
ータ用の転送要求信号REQTA,REQTBと、受信データ用の
転送要求信号REQRA,REQRB及び受信ステータス用の転送
要求信号REQSA,REQSBがそれぞれ設けられる。また、こ
れらの転送要求信号に対応して、３ビットの転送確認信
号ACK1〜ACK3によってエンコードされる６通りの転送確
認信号が用意される。さらに、処理装置CPUとダイレク
トメモリアクセス制御装置DMACとの間には、ホールト信
号▲▼が設けられる。

処理装置CPUから各ブロックに送られる各種の動作命
令は、特に制限されないが、アドレスストローブ信号▲
▼の立ち下がりに同期して出力される。このとき、
アドレスバスABには複数ビットからなるアドレス信号が
出力され、このうち上位複数ビットによって各ブロック
のデバイスコードが指定される。また、データバスDBに
は複数ビットからなるデータが入出力され、その伝達方
向はリード・ライト信号R/の論理レベルに従って決定
される。ダイレクトメモリアクセス制御装置DMACを介し
てシリアル通信制御装置SIO及びランダムアクセスメモ
リRAM間のデータ転送が行われる場合、これらのアドレ
スストローブ信号▲▼やリード・ライト信号R/及
びアドレス信号等はダイレクトメモリアクセス制御装置
DMACから出力される。また、このときデータバスDBには
ランダムアクセスメモリRAM又はシリアル通信制御装置S
IOから通信データ等が直接出力される。

一方、割り込み要求信号▲▼が論理ロウレベル
とされるとき、処理装置CPUは通常の処理を中断して割
り込み処理を開始する。また、ホールト信号▲
▼が論理ロウレベルとされるとき、処理装置CPUはその
処理を一時的に停止し、バス権をダイレクトメモリアク
セス制御装置DMACに譲る。

リードオンリーメモリROMは、例えばマスクメモリな
どの読み出し専用メモリによって構成され、処理装置CP
Uの動作を制御するためのプログラムや通信プロトコル
を規定するためのプログラム等を格納する。リードオン
リーメモリROMは、アドレスバスABの上位ビットによっ
てリードオンリーメモリROMに対応するデバイスコード
が指定されるとき、アドレスバスABの下位ビットを介し
て供給されるアドレス信号をアドレスストローブ信号▲
▼に従って取り込む。また、このアドレス信号によ
って指定されるアドレスからプログラム等の記憶データ
を読み出し、データバスDBを介して処理装置CPUに送
る。

ランダムアクセスメモリRAMは、例えばMOSダイナミッ
ク型RAMなどの書き換え可能な半導体メモリによって構
成され、通信データや処理装置CPUの演算過程のデータ
等を一時的に格納する。ランダムアクセスメモリRAM
は、アドレスバスABの上位ビットによってランダムアク
セスメモリRAMに対応するデバイスコードが指定される
とき、アドレスバスABの下位ビットを介して供給される
アドレス信号をアドレスストローブ信号▲▼に従っ
て取り込む。このとき、リード・ライト信号R/が論理
ロウレベルであると、ランダムアクセスメモリRAMは、
このアドレス信号によって指定されるアドレスに処理装
置CPU又はシリアル通信制御装置SIOからデータバスDBを
介して供給される受信データ等を書き込む。また、リー
ド・ライト信号R/が論理ハイレベルであると、ランダ
ムアクセスメモリRAMは、このアドレス信号によって指
定されるアドレスから送信データ等を読み出し、データ
バスDBを介して処理装置CPU又はシリアル通信制御装置S
IOに送る。

ところで、ランダムアクセスメモリRAMのメモリエリ
アのうち通信データを一時的に格納するバッファエリア
は、特に制限されないが、所定のバイト数のメモリブロ
ックとして分割される。これらのメモリブロックは、例
えば連続フレーム伝送される８つのフレームのそれぞれ
に対応付けられ、それぞれの先頭アドレスはランダムア
クセスメモリRAMの所定のアドレスに設けられる８つの
ディスクリプタによって指定される。これらのディスク
リプタには、対応するメモリブロックの先頭アドレスを
格納するポインタに続いて、それぞれ対応するフレーム
に関する受信ステータス及び次のディスクリプタのアド
レスを格納するメモリエリアが用意される。ダイレクト
メモリアクセス制御装置DMACは、起動時に先頭のディス
クリプタのアドレスのみを処理装置CPUから指定される
ことで、８つのディスクリプタのアドレスを連鎖的に指
定することができる。

シリアル通信制御装置SIOは、前述のように、二つの
チャンネルCHA及びCHBと、共通のバスコントローラBUSC
TL及びDMAコントローラDMACTLを含む。各チャンネルに
は、通信データ用のバッファレジスタを含むデータ送信
部及びデータ受信部がそれぞれ設けられ、またこれらの
データ送受信部を制御するためのコントロールレジスタ
CREGと受信ステータスバッファを含むステータスレジス
タSREGがそれぞれ設けられる。シリアル通信制御装置SI
Oは、データバスDBを介してパラレルに供給される送信
データを通信回線のビットレートに従ってシリアルに網
制御装置NCUに伝達するとともに、網制御装置NCUからシ
リアルに入力される受信データを受信し、データバスDB
を介してパラレルに伝達する。また、これらの送信デー
タを通信プロトコルに従って組み立てるための各種の制
御用コードを付加したり、受信データの中から同期信号
や各種の制御用コードを抽出する機能を持つ。シリアル
通信制御装置SIOにおける通信データの送受信動作は、
予めコントロールレジスタCREGにセットされる制御パラ
メータに従って行われる。シリアル通信制御装置SIO
は、さらにコントロールレジスタCREGに対する制御パラ
メータの書き込みや、ステータスレジスタSREGからのス
テータス読み出しを行う機能を持つ。

シリアル通信制御装置SIOの具体的な構成とその動作
については、後で詳細に説明する。

ダイレクトメモリアクセス制御装置DMACは、特に制限
されないが、４つのチャンネルを持つ。このうち、第１
のチャンネルは、シリアル通信制御装置SIOのチャンネ
ルCHAのデータ送信部に割り当てられる。また、同様
に、ダイレクトメモリアクセス制御装置DMACの第２ない
し第４のチャンネルは、シリアル通信制御装置SIOのチ
ャンネルCHBのデータ送信部、チャンネルCHAのデータ受
信部及びチャンネルCHBのデータ受信部にそれぞれ割り
当てられる。

ダイレクトメモリアクセス制御装置DMACには、それぞ
れのチャンネルに対応してアドレスカウンタレジスタ，
バイトカウンタレジスタ，コントロールレジスタ及びデ
ィスクリプタレジスタが設けられる。また、４つのチャ
ンネルに共通に、バスコントローラ及びチャンネルコン
トローラが設けられる。処理装置CPUは、ダイレクトメ
モリアクセス制御装置DMACの各チャンネルの起動に先立
って、対応するコントロールレジスタに制御パラメータ
を書き込む。また、対応するディスクリプタレジスタに
先頭ディスクリプタのアドレスを書き込み、対応するバ
イトカウンタレジスタにメモリブロックのバイト数等を
書き込む。これにより、ダイレクトメモリアクセス制御
装置DMACの対応するチャンネルが起動される。ダイレク
トメモリアクセス制御装置DMACの起動されたチャンネル
は、シリアル通信制御装置SIOの転送要求信号REQTA,REQ
TB又はREQRA,REQRBに従ってランダムアクセスメモリRAM
とシリアル通信制御装置SIOとの間で送信データ又は受
信データの転送動作を行わせる。これらの送信データ及
び受信データの転送動作に際し、ダイレクトメモリアク
セス制御装置DMACは処理装置CPUに対してホールト信号
▲▼を送ってバス権を要求し、アドレスストロ
ーブ信号▲▼が論理ハイレベルとされることで処理
装置CPUがバス権を放棄したことを確認する。これによ
り、ダイレクトメモリアクセス制御装置DMACはアドレス
ストローブ信号▲▼を論理ロウレベルとし、リード
・ライト信号R/やアドレス信号等をバスに送出する。

ところで、ダイレクトメモリアクセス制御装置DMACの
４つのチャンネルのうちシリアル通信制御装置SIOのチ
ャンネルCHA及びCHBのデータ受信部に割り当てられた２
つのチャンネルは、転送要求信号REQSA又はREQSBに従っ
て、シリアル通信制御装置SIOとランダムアクセスメモ
リRAMとの間で受信ステータスの転送を行わせる機能を
持つ。また、通信回線においてHDLCプロトコルが採られ
連続フレーム伝送が行われる場合、これらの受信ステー
タスをモニタすることでランダムアクセスメモリRAMの
ディスクリプタを連鎖的に読み出し、通信データを格納
するメモリブロックを切り換える機能を持つ。特に制限
されないが、ダイレクトメモリアクセス制御装置DMAC
は、最後のメモリブロックに対する通信データの転送が
終了した時点で割り込み要求信号▲▼を論理ロウ
レベルとし、処理装置CPUに割り込み処理を要求する。
これにより、この実施例の通信処理装置NPUは、連続フ
レーム伝送によって連続的に受信される例えば７つのフ
レームを、高速度でランダムアクセスメモリRAMに取り
込むことができる。

第１図には、この発明が適用されたシリアル通信制御
装置SIOの一実施例のブロック図が示されている。特に
制限されないが、このシリアル通信制御装置SIOは、上
述の１チップ通信処理装置NPU内に内蔵される。

第１図において、処理装置CPUから出力されるアドレ
スストローブ信号▲▼は、特に制限されないが、シ
リアル通信制御装置SIOのアドレスデコーダDECに供給さ
れる。このアドレスデコーダDECには、さらにアドレス
バスABの上位ビットを介して出力されるデバイスコード
が供給される。アドレスデコーダDECは、アドレススト
ローブ信号▲▼に従って動作状態とされ、デバイス
コードをデコードする。アドレスデコーダDECは、デバ
イスコードがこのシリアル通信制御装置SIOに対応する
組み合わせとされるとき、チップ選択信号CSを論理ハイ
レベルとしてシリアル通信制御装置SIOを選択状態とす
る。

アドレスバスABの一部の下位ビットは、チャンネルや
レジスタ等を指定するための選択信号とされ、セレクタ
SELに供給される。シリアル通信制御装置SIOのセレクタ
SELは、コントロールレジスタCREGの書き込み命令やス
テータスレジスタSREGの読み出し命令などに際し、上記
選択信号をデコードして対応するチャンネル又はレジス
タを選択・指定する。

データバスDBは、シリアル通信制御装置SIOのデータ
バスバッファDBBに結合され、さらに内部データバスIDB
を介してチャンネルCHA及びCHBのコントロールレジスタ
CREG,ステータスレジスタSREG,送信データバッファTDB
及び受信データバッファRDBに結合される。

処理装置CPUから出力されるリード・ライト信号R/
は、シリアル通信制御装置SIOのバスコントローラBUSCT
Lに供給される。バスコントローラBUSCTLには、さらに
上記アドレスデコーダDECからチップ選択信号CSが供給
される。バスコントローラBUSCTLは、これらのリード・
ライト信号R/及びチップ選択信号CSによってシリアル
通信制御装置SIOの各部で必要な各種のタイミング信号
を形成する。また、チャンネルCHA及びCHBの送受信動作
においてCRCエラーなどの異常が発生した場合、割り込
み要求信号▲▼を論理ロウレベルとして処理装置
CPUに割り込み処理を要求する。

シリアル通信制御装置SIOのDMAコントローラDMACTL
は、チャンネルCHA又はCHBの送信データバッファTDB,受
信データバッファRDB及びステータスレジスタSREGの状
態をモニタし、送信データ用の転送要求信号REQTA,REQT
Bや受信データ用の転送要求信号REQRA,REQRB及び受信ス
テータス用の転送要求信号REQSA,REQSBを形成し、ダイ
レクトメモリアクセス制御装置DMACに送る。すなわち、
DMAコントローラDMACTLは、チャンネルCHA又はCHBのデ
ータ送信部において１バイト分のデータ送信が終了し送
信データバッファTDBが空になったとき、送信データ用
の転送要求信号REQTA又はREQTBを論理ハイレベルとす
る。同様に、チャンネルCHA又はCHBのデータ受信部にお
いて少なくとも１バイト分のデータ受信が終了しその受
信データが受信データバッファRDBに格納されたとき、
受信データ用の転送要求信号REQRA又はREQRBを論理ハイ
レベルとする。また、チャンネルCHA又はCHBのデータ受
信部においてフレーム終結やフレーム中断などの制御用
コードが検出されたとき、受信ステータス用の転送要求
信号REQSA又はREQSBを論理ハイレベルとする。

これに対して、ダイレクトメモリアクセス制御装置DM
ACは、所定の優先順位に従ってこれらの転送要求信号を
受理し、転送確認信号ACK1〜ACK3を、受理したチャンネ
ルのデータ送信部又はデータ受信部に対応する組み合わ
せで論理ハイレベル又は論理ロウレベルとする。これら
の転送確認信号ACK1〜ACK3は、シリアル通信制御装置SI
OのDMAコントローラDMACTLにおいてデコードされ、対応
するチャンネルの送信データバッファTDB,受信データバ
ッファRDB又はステータスレジスタSREGに対して、送信
データや受信データ又は受信ステータスの転送指示が行
われる。

チャンネルCHA及びCHBは、特に制限されないが、それ
ぞれコントロールレジスタCREG,ステータスレジスタSRE
G,送信データバッファTDB,受信データバッファRDB及び
送信回路Tx,受信回路Rxを含む。送信回路Txには、さら
に送信データに各種の制御用コードや誤り検出符号等を
付加しまた送信ステータスを形成するための送信制御回
路TxCTLが結合される。また、上記受信回路Rxには、受
信データから制御用コードや誤り検出符号を抽出しまた
受信ステータスを形成するための受信制御回路RxCTLが
結合される。

チャンネルCHA及びCHBのコントロールレジスタCREG
は、複数バイトのレジスタによって構成される。これら
のレジスタには、特に制限されないが、シリアル通信制
御装置SIOの起動時において、処理装置CPUから通信モー
ドや通信プロトコル及び相手局アドレスなどの制御パラ
メータが書き込まれる。

チャンネルCHA及びCHBのステータスレジスタSREGは、
送信ステータスや特定のエラーステータスを格納する共
通のステータスレジスタと受信ステータスを格納するｎ
個の受信ステータスバッファを含む。このうち、フレー
ム終結を示す終了フラグ検出ビットやCRCエラーを示す
フレームエラー検出ビット及び上述のアボートフレーム
シーケンス検出ビット，ショートフレーム検出ビット及
び有効余剰ビット数コードなどの受信ステータスを含む
受信ステータスバッファは、第１図に例示的に示される
ように、同数の受信データバッファRDBに対応付けられ
ながらFIFO形態とされる。これらの受信ステータスバッ
ファは、ダイレクトメモリアクセス制御装置DMACの指示
によって読み出され、ランダムアクセスメモリRAMのデ
ィスクリプタ内に転送された後、リセットされる。受信
ステータスバッファを除くその他のステータスは、例え
ば処理装置CPUの割り込み処理に際して読み出され、必
要な処理が行われた後、リセットされる。

送信データバッファTDBは、特に制限されないが、１
バイト分のレジスタによって構成される。この送信デー
タバッファTDBには、ランダムアクセスメモリRAM又は処
理装置CPUからデータバスDB及び内部データバスIDBを介
して送信データがパラレルに入力される。これらの送信
データは、送信制御回路TxCTLの指示によって送信回路T
xに取り込まれ、さらに通信回線の伝送レートに従って
シリアルに網制御装置NCUに伝達される。前述のよう
に、送信データが送信回路Txに取り込まれ送信データバ
ッファTDBが空になると、転送要求信号REQTA又はREQTB
が形成され、これによって次の送信データが送信データ
バッファTDBに入力される。

送信回路Txは、直並列変換用のシフトレジスタ及び回
線駆動回路を含む。送信回路Txは、送信データバッファ
TDB又は送信制御回路TxCTLからパラレルに供給されるバ
イト単位の送信データ又は制御用コードを、直並列変換
用シフトレジスタに取り込み、通信回線の伝送レートに
従ってシリアルに網制御装置NCUに伝達する。

送信制御回路TxCTLは、送信データバッファTDBに入力
された送信データを送信回路Txに転送させるとともに、
コントロールレジスタCREGに書き込まれた制御パラメー
タに従ってフラグシーケンスやアドレスコードなど各種
の制御用コードを形成する。また、送信制御回路TxCTL
は、例えばCRC方式などによる誤り検出符号を形成し、
これらの制御用コードや誤り検出符号を所定の通信プロ
トコルに従って送信データの前後に組み合わせて送出す
る。

一方、シリアル通信制御装置SIOの受信データバッフ
ァRDBは、上述のステータスレジスタSREGの受信ステー
タスバッファと同数すなわちｎ個のレジスタによって構
成される。これらの受信データバッファは、それぞれ受
信ステータスバッファに対応付けられながらFIFO形態と
される。受信回路Rxにおいて組み立てられた受信データ
は、１バイトごとにパラレルに受信データバッファRDB
に送られる。このとき、DMA転送モードが採られる場
合、シリアル通信制御装置SIOのバスコントローラBUSCT
Lにおいて受信データ用の転送要求信号REQRA又はREQRB
が形成され、ダイレクトメモリアクセス制御装置DMACに
送られる。これにより、ダイレクトメモリアクセス制御
装置DMACから受信データをランダムアクセスメモリRAM
に転送するための指示が行われる。受信データは、受信
データバッファRDBから内部データバスIDB,データバッ
ファDBB及びデータバスDBを介して、ランダムアクセス
メモリRAMのバッファ用メモリブロックに転送される。

受信回路Rxは、直並列変換用のシフトレジスタ及びデ
ータマルチプレクサ等を含む。受信回路Rxは、相手局か
ら通信回線LINE及び網制御装置NCUを介してシリアルに
送られる通信データを受信し、受信制御回路RxCTLの指
示に従って受信データバッファRDBにパラレルに伝達す
る。

受信制御回路RxCTLは、受信回路Rxのシフトレジスタ
を経由して伝達される受信データをモニタし、フレーム
開始・終結のフラグシーケンスやフレーム中断などの制
御用コードを抽出する。また、フレームビット長や受信
データ及び誤り検出符号によって受信データの正常性を
確認するとともに、その結果及び上記制御用コードに従
ってステータスレジスタSREGの受信ステータスバッファ
の対応するビットをセットする。このとき、DMA転送モ
ードが採られさらにHDLCによる連続フレーム伝送が行わ
れる場合、シリアル通信制御装置SIOのバスコントロー
ラBUSCTLにおいて受信ステータス用の転送要求信号REQS
A又はREQSBが形成され、ダイレクトメモリアクセス制御
装置DMACに送られる。これにより、ダイレクトメモリア
クセス制御装置DMACからシリアル通信制御装置SIO及び
ランダムアクセスメモリRAMに対して受信ステータスの
転送指示が行われる。受信ステータスは、受信データバ
ッファRDBの受信データと正確に対応付けられながら、
ステータスレジスタSREGの受信ステータスバッファから
内部データバスIDB,データバッファDBB及びデータバスD
Bを介して、ランダムアクセスメモリRAMのディスクリプ
タに転送される。

ところで、ランダムアクセスメモリRAMのディスクリ
プタに転送される受信ステータスは、ダイレクトメモリ
アクセス制御装置DMACによってモニタされ、受信フレー
ム数のチェックが行われる。この結果、例えば８番目の
フレームの受信データの転送が終了した時点で、ダイレ
クトメモリアクセス制御装置DMACから処理装置CPUに対
して割り込み処理要求が行われ、処理装置CPUに処理が
移される。

以上のように、この実施例のシリアル通信制御装置SI
Oを含む通信処理装置NPUは、連続フレーム伝送によって
連続的に受信される複数フレームの受信データ及び受信
ステータスを、ダイレクトメモリアクセス制御装置DMAC
を介しかつ処理装置CPUによるフレームごとの割り込み
処理を必要とすることなく連続してランダムアクセスメ
モリRAMに転送する方法が採られる。また、シリアル通
信制御装置SIOには、フレーム中断を示すアボートフレ
ームシーケンス検出ビットやフレームビット不足を示す
ショートフレーム検出ビットなどの受信ステータスを一
時的に格納する受信ステータスバッファが受信データバ
ッファRDBと同数だけ設けられ、それぞれが受信データ
バッファに対応付けられながらFIFO形態とされる。この
ため、受信データバッファRDB内に中断されたフレーム
や監視フレームなどの短いフレームが複数個含まれる場
合でも、これらの受信データと受信ステータスとを正確
に対応付けることができ、かつ連続フレーム伝送によっ
て連続受信される複数フレームの受信データ及び受信ス
テータスを高速度でランダムアクセスメモリRAMに転送
できるものである。

以上の本実施例に示されるように、この発明をHDLC適
合の通信処理装置に含まれるシリアル通信制御装置に適
用した場合、次のような効果が得られる。すなわち、 （１）シリアル通信制御装置に、アボートフレームシー
ケンス検出ビット，ショートフレーム検出ビット及び有
効余剰ビット数コードなどの受信ステータスを一時的に
格納する受信ステータスバッファを受信データバッファ
と同数個だけ設け、受信データバッファに対応付けなが
らFIFO形態とすることによって、複数の受信データバッ
ファ内に中断されたフレームや監視フレームなどの短い
フレームが複数個含まれる場合でも、これらの受信デー
タと受信ステータスとを正確に対応付けることができる
という効果が得られる。

（２）上記（１）項により、HDLCプロトコルを採る通信
処理装置において、連続フレーム伝送によって連続受信
される複数フレームの受信データ及び受信ステータスを
高速度でしかも正確に一時記憶部に格納できるという効
果が得られる。

（３）上記（１）項及び（２）項により、シリアル通信
制御装置を含む通信処理装置ひいては通信系としての伝
送品質を改善し、その伝送スループットを向上できると
いう効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、受信ステー
タスと送信ステータスは、それぞれ別個のステータスレ
ジスタに含まれるようにしてもよい。この実施例では連
続フレーム伝送が終了したことを割り込みによって処理
装置CPUに知らせているが、例えば処理装置CPUから比較
的ゆっくりした周期でポーリングを行うようにしてもよ
い。また、シリアル通信制御装置SIOに連続フレーム伝
送によって連続転送されるフレーム数と同数例えば８フ
レーム分のステータスバッファを設けることが許される
ならば、シリアル通信制御装置SIOから処理装置CPUに割
り込みをかけることによって連続フレーム伝送の終了を
知らせることもよい。この実施例において通信処理装置
NPUは一つの半導体基板上に形成されるものとしている
が、それぞれのブロックが個々の半導体基板上に独立し
又は組み合わされて形成されるものであってもよい。さ
らに、第１図に示したシリアル通信制御装置SIOの具体
的なブロック構成や第２図に示した通信処理装置NPUの
ブロック構成及び各装置間の制御信号の組み合わせ等、
種々の実施形態を採りうるものである。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるHDLC適合の通信処
理装置に含まれるシリアル通信制御装置に適用した場合
について説明したが、それに限定されるものではなく、
例えば、その他の通信プロトコルに適合される通信処理
装置に含まれるシリアル通信制御装置にも適用できる。
本発明は、少なくともDMA転送モードを有しかつ連続フ
レーム伝送機能を有する通信処理装置に含まれるシリア
ル通信制御装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、シリアル通信制御装置に、アボートフ
レームシーケンス検出ビット，ショートフレーム検出ビ
ット及び有効余剰ビット数コードなどの受信ステータス
を一時的に格納する受信ステータスバッファを受信デー
タバッファと同数個だけ設け、受信データバッファに対
応付けながらFIFO形態とすることで、複数の受信データ
バッファ内に中断されたフレームや監視フレームなどの
短いフレームが複数個取り込まれる場合でも、これらの
受信データと受信ステータスとを正確に対応付けること
ができ、連続フレーム伝送によって連続受信される複数
フレームの受信データ及び受信ステータスを高速度でし
かも正確に一時記憶部に転送できるため、シリアル通信
制御装置を含む通信処理装置ひいては通信系としての伝
送品質を改善し、その伝送スループットを向上できるも
のである。

【図面の簡単な説明】

第１図は、この発明が適用されたシリアル通信制御装置
の一実施例を示すブロック図、 第２図は、第１図のシリアル通信制御装置を含む通信処
理装置の一実施例を示すブロック図である。 SIO……シリアル通信制御装置、CHA,CHB……SIOチャン
ネル、BUSCTL……バスコントローラ、DMACTL……DMAコ
ントローラ、DBB……データバッファ、DEC……アドレス
デコーダ、SEL……セレクタ、CREG……コントロールレ
ジスタ、SREG……ステータスレジスタ（受信ステータス
バッファを含む）、TDB……送信データバッファ、TxCTL
……送信制御回路、Tx……送信回路、RDB……受信デー
タバッファ、RxCTL……受信制御回路、Rx……受信回
路。NPU……通信処理装置、CPU……処理装置、DMAC……
ダイレクトメモリアクセス制御装置、ROM……リードオ
ンリーメモリ、RAM……ランダムアクセスメモリ、HOST
……ホストコンピュータ、NCU……網制御装置。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】所定の通信プロトコルに従ってデータ通信
   処理を行うための通信処理装置に設けられ、連続して送
   られてくる複数フレームの受信データ及び受信ステータ
   スを、ダイレクトメモリアクセス制御装置を介して記憶
   装置に連続転送可能なシリアル通信制御装置であって、
   受信データの直並列変換機能を有するデータ受信部と、
   このデータ受信部によって受信された受信データを先入
   れ先出し形態で格納するための複数の受信データバッフ
   ァと、この受信データバッファと同数個だけ設けられ、
   且つ、上記受信バッファに対応して先入れ先出し形態と
   されることで、受信ステータスを格納するための複数の
   受信ステータスバッファと、上記ダイレクトメモリアク
   セス制御装置からの指示に基づいて、上記受信データバ
   ッファ及び受信ステータスバッファに対して上記記憶装
   置への受信データ及び受信ステータスの転送指示を与え
   るためのコントローラとを含むことを特徴とするシリア
   ル通信制御装置。
2. 【請求項２】上記受信ステータスには、アボートフレー
   ムシーケンス検出ビット、ショートフレーム検出ビット
   及び有効余剰ビット数コードが含まれる特許請求の範囲
   第１項記載のシリアル通信制御装置。