JPH09259071A

JPH09259071A - 通信制御装置

Info

Publication number: JPH09259071A
Application number: JP6299996A
Authority: JP
Inventors: Yoshiaki Yasujima; 嘉昭安島; Keiji Ichige; 啓司市毛; Yasuo Watanabe; 泰夫渡邊; Shigeo Kuboki; 茂雄久保木; Kenji Furuhashi; 健司古橋; Yuji Matsushita; 裕二松下; Akira Tosa; 明土佐; Yoshiaki Homitsu; 慶彰穂満
Original assignee: Hitachi Engineering Co Ltd; Hitachi Ltd; Hitachi Haramachi Electronics Ltd
Current assignee: Hitachi Engineering Co Ltd; Hitachi Ltd; Hitachi Power Semiconductor Device Ltd
Priority date: 1996-03-19
Filing date: 1996-03-19
Publication date: 1997-10-03

Abstract

(57)【要約】【課題】ソフトウェアの負担を軽減でき、かつシステム
に応じてハードウェアとソフトウェア処理分担比率を自
由に設定でき高いスループットを実現できる多チャネル
ＤＭＡコントローラを内蔵する通信制御装置を提供する
こと。【解決手段】送信器，受信器，メモリ装置及び送信／受
信器とメモリ装置間でデータバスを介してＤＭＡデータ
転送を行う多チャネルのＤＭＡコントローラと、第１の
DMAコントローラチャネルがバスマスタとして動作中
に、第１のＤＭＡコントローラチャネルよりも優先順位
の高い第２のＤＭＡコントローラチャネルのバス権要求
に対して、第１のＤＭＡコントローラチャネルが直ちに
バス権を放棄する手段と、放棄直前の第１のＤＭＡコン
トローラチャネル動作状態を記憶，保持する手段とを備
え、第１のＤＭＡコントローラチャネルにバス権が復帰
した時、動作状態からＤＭＡ転送を継続して再開する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ通信分野で
利用され、システム側で制御，生成するパラレルデータ
を送信器によりシリアルデータに変換し、接続される回
線へ出力する、あるいは接続される回線より入力される
シリアルデータを受信器により解釈しパラレルデータに
変換し、システム側へ出力する通信制御装置に関する。

【０００２】

【従来の技術】従来の通信制御装置では、これに内蔵さ
れるＤＭＡ（ダイレクトメモリアクセス）コントローラ
において、使い勝手，処理能力（スループット），信頼
性の点で下記に述べるような不都合があった。

【０００３】（１）より優先順位の高いＤＭＡコントロ
ーラチャネルのバス権要求に対して、ディスクリプタに
属するメモリ空間上のバッファに対するデータ転送期間
にのみＤＭＡコントローラ間のチャネル切り換えが行え
るが、ディスクリプタをアクセスしている期間中のＤＭ
Ａコントローラ間のチャネル切り換えは不可能で、該デ
ィスクリプタへのアクセスが終了するまで待つ必要があ
った。そのため、優先順位の高いＤＭＡコントローラチ
ャネルがバス権を要求した場合でも、すぐにチャネル切
り換えが行われず待たされ、該ＤＭＡコントローラとし
ての処理能力を低下させてしまい、システムのフレーム
生成，解釈の処理能力（スループット）を低下させる問
題があった。

【０００４】（２）ＤＭＡ要求は送信器，受信器からな
るシリアル部の状態によってのみ発生するため、一度Ｄ
ＭＡコントローラがバス権を獲得、すなわちバスマスタ
として動作し始めると他のバスマスタにバス権が譲渡さ
れないことが多くシステムバスの占有率が非常に高かっ
た。

【０００５】他のバスマスタ、例えばマイクロプロセッ
サ（ＭＰＵ）が何らかの処理を行う場合、まずバスマス
タとして動作しているＤＭＡコントローラにバス権を放
棄させる処理を行う。

【０００６】緊急性を有するＤＭＡコントローラの動作
中断要求に対して、ＭＰＵは、DMAコントローラにバス
アクノーリッジ信号を返すなどしてバス権を放棄させた
後、通常内蔵レジスタに各種制御コマンドをライトす
る。バス権の調停は通常アービトレーション回路によっ
て行われ、このバス調停時間及びバス権放棄，獲得に要
する時間がオーバヘッドとなり緊急を要する場合問題と
なっていた。

【０００７】（３）バスマスタとして動作しているＤＭ
Ａコントローラは、ディスクリプタの先頭アドレスを示
す内蔵のカレントディスクリプタアドレスレジスタに設
定された値を元にメモリ空間上のディスクリプタを読み
込み、該ディスクリプタの指示する情報に従い次々とメ
モリ空間上のバッファをチェインしながらＤＭＡ転送を
実行していく。しかし、ディスクリプタそのものにＤＭ
Ａコントローラが一度読み出し及び書き込み動作（アク
セス）を行ったことを示すステータスを持たないため、
一度アクセスしたディスクリプタ及びバッファへもディ
スクリプタの設定によっては再びアクセスしてしまい、
前回アクセスした時の情報を書き換えてしまう恐れがあ
った。そのため、ＭＰＵは常にＤＭＡコントローラの動
作の状態を把握しながら各ディスクリプタに属するメモ
リ空間上のバッファの処理を行わなければならなかっ
た。これは、ＭＰＵの処理能力を低下させる一原因とな
っていた。

【０００８】（４）従来、多チャネルのＤＭＡコントロ
ーラにおいて、通信制御装置又は通信制御用ＬＳＩその
ものがバス権を獲得したことを示す出力端子はあった
が、内蔵のどのＤＭＡコントローラチャネルがバス権を
獲得しているかを示す出力端子がなく、ＭＰＵが、現在
いずれのＤＭＡコントローラが動作しているのかを把握
することは不可能であった。ユーザがソフトウェアを開
発する上で、どのＤＭＡコントローラチャネルがバス権
を獲得しているかを把握できないために、使い勝手が悪
く、ソフトウェア開発工数の増大をもたらしていた。

【０００９】

【発明が解決しようとする課題】本発明の目的は、上記
従来技術の問題点を解決し、多チャネルＤＭＡコントロ
ーラを内蔵する通信制御装置において、ソフトウェアの
負担を軽減でき、かつシステムに応じてハードウェアと
ソフトウェア処理分担比率を自由に設定でき高いスルー
プットを実現できる通信制御装置を提供することにあ
る。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、他のＤＭＡコントローラチャネルによ
り優先順位の高いＤＭＡ転送要求が発生した場合、各Ｄ
ＭＡコントローラチャネルに対応してディスクリプタ内
情報，データ転送語数（ディスクリプタのアクセス期間
に該ＤＭＡ要求が発生した場合）、及びバッファへの転
送語数（バッファ転送期間に該ＤＭＡ要求が発生した場
合）を保持する制御回路を設ける。

【００１１】また、ＤＭＡデータ転送サイクル長を任意
に設定できるレジスタ、及びＤＭＡコントローラがバス
権を放棄した後再びバス権を要求するまでのサイクル数
を任意に設定できるレジスタを設ける。更に、バスマス
タとして動作しているＤＭＡコントローラの動作を他の
バスマスタ、例えばＭＰＵがバス権を獲得せずに中断で
きるようにアボート入力端子を設け、直接外部信号によ
り該ＤＭＡコントローラの動作をホールド状態にできる
ようにする。

【００１２】更に、ＤＭＡコントローラが一度アクセス
したディスクリプタに対して、他のバスマスタ、例えば
ＭＰＵがバッファの処理を終了する前に再び同一のディ
スクリプタをＤＭＡコントローラがアクセスしてしまう
ことを防止するため、メモリ空間上のディスクリプタ内
に一度ディスクリプタのアクセスを行ったことを示すフ
ラグであるオーナシップビットを設ける。オーナシップ
ビットのセットをDMAコントローラが行い、リセットを
他のバスマスタ、例えばＭＰＵが行うようにする。セッ
トされたままのオーナシップビットをディスクリプタの
アクセスによりＤＭＡコントローラが読み込んだ場合、
ＤＭＡコントローラは、一定期間おいて再びディスクリ
プタのアクセスを行う。一定期間待つためにフリーラン
カウンタを使用し、フリーランカウンタの値がall１に
なった時、再びディスクリプタの読み込みを行うように
する。オーナシップビットがリセットされたことを確認
した後バッファに対するデータ転送を開始するようにす
ることでディスクリプタ及びバッファの書き換えを防止
することが可能である。

【００１３】更に、いずれのＤＭＡコントローラチャネ
ルがバスマスタとして動作しているかを他のバスマス
タ、例えばＭＰＵが把握できるようにバス権を獲得して
いるＤＭＡコントローラチャネルのアドレスを出力する
チャネルアドレス出力端子を設ける。該チャネルアドレ
ス出力端子により、ＭＰＵはシステムバス（ソフトウェ
ア）を介さずに現在バスマスタとして動作しているＤＭ
Ａコントローラがいずれのチャネルであるかを容易に把
握でき、ユーザがソフトウェアを組む上で使い易くな
る。又、ＭＰＵはＤＭＡコントローラの各チャネル状態
を素早く把握することができる。

【００１４】

【発明の実施の形態】図１は本発明の第１の実施例を示
す。

【００１５】１は、通信制御装置であり、複数の部品で
構成してもよいし、１個あるいは複数のＬＳＩとして構
成される。６，９は、送信器であり、７，８は受信器、
１０，１３は送信ＦＩＦＯ（先入先出バッファ）、１
１，１２は受信ＦＩＦＯであり、これらはシリアルブロ
ックを構成する。１８〜２１はＤＭＡコントローラチャ
ネル、５０はバス調停回路、４２は内部データバス、３
９は外部メモリ、４０は外部バス、４１は該外部バス４
０と該内部データバス４２とを接続するためのバスイン
タフェースである。上記バス調停回路５０は、ＤＭＡ中
断時のディスクリプタまたはバッファデータの転送状態
を記憶，保持するディスクリプタ／バッファ転送状態保
持回路６５〜６８、ＤＭＡ転送サイクル期間制御回路５
１、非DMA転送サイクル（スレーブ）期間制御回路５２
から構成される。なお、該ＤＭＡ転送サイクル期間制御
回路５１，非ＤＭＡ転送サイクル（スレーブ）期間制御
回路５２の内部構成については図３において後述する。

【００１６】本実施例では、送信器，受信器共２個ずつ
描いてあり、シリアル２チャネルとして描いてあるが、
本発明は、シリアルチャネルの数を制限するものではな
い。送信器，受信器は、本実施例では、ビット同期プロ
トコル，バイト同期プロトコル，調歩同期といった複数
のプロトコルによる処理が可能であるが、これらの異な
る組み合わせでもよいし、他のプロトコル、例えば、イ
ーサネット，フレームリレー，ＡＴＭ，ＩＳＤＮ、その
他のプロトコルを単独、あるいは組み合わせて処理が可
能になるようにしてもよい。

【００１７】次に動作について説明する。送信ＦＩＦＯ
１０（１３）から出力される、パラレル送信データ１４
（１７）は、制御信号６１（６４）に従い送信器６
（９）によりシリアルに変換され、送信データ２（５）
として送信される。受信データ３（４）は、受信器７
（８）によりパラレルデータ１５（１６）に変換され、
受信ＦＩＦＯ制御信号６２（６３）により受信ＦＩＦＯ
１１（１２）に格納される。

【００１８】バス調停回路５０は通常ＤＭＡコントロー
ラチャネル１８〜２１のいずれかにチャネル選択信号３
４〜３７によりバス権を与えるものである。ＤＭＡコン
トローラチャネル１８〜２１は、送信ＦＩＦＯ１０，１
３及び受信ＦＩＦＯ１１，１２からの状態信号５７，５
８及び５９，６０に従い、送信ＦＩＦＯ１０，１３及び
受信ＦＩＦＯ１１，１２と内部データバス４２との間で
データ転送を行い、同時にバスインタフェース４１を制
御して、外部メモリ３９と外部バス４０を介してデータ
転送を行う。なお、外部バス４０には外部メモリ３９の
他マイクロプロセッサ（ＭＰＵ），マスタユニット（図
示せず）などが接続される。

【００１９】送信は、ＤＭＡコントローラチャネル１８
〜２１が内部データバス４２，バス３０（３３）を介
し、転送制御信号５３（５６）によりデータバス２６
(２９)を介して送信ＦＩＦＯ１０（１３）にデータをＤ
ＭＡ転送することにより行われる。受信は、ＤＭＡコン
トローラチャネル１９（２０）がデータバス２７(２８)
を介し、転送制御信号５４（５５）により受信ＦＩＦＯ
１１（１２）のデータを読み出し、バス３１（３２）を
介して内部データバス４２へ該データを出力することに
より行われる。

【００２０】バス調停回路５０は外部のバスマスタに対
し、バス要求信号を発行し、外部のバスマスタよりバス
アクノリッジ信号が返されると、チャンネル選択信号線
３４〜３７のいずれかをアクティブレベルに設定（アサ
ート）し、接続先のＤＭＡコントローラチャネルにバス
権を与える。

【００２１】このときＤＭＡコントローラの各チャネル
に対応したチャネルアドレス出力端子４４〜４７の出力
のいずれかをアサートする。該ＤＭＡコントローラの各
チャネルに対応したチャネルアドレス出力端子４４〜４
７の出力により外部の他のバスマスタは、現在どのＤＭ
Ａコントローラチャネルが動作しているのかをバスを介
することなく（ソフトウェアを介さずに）把握すること
が可能となる特徴を有する。

【００２２】ディスクリプタ内の情報を読み込むために
は、複数のバスサイクルが必要であるが、チャネル切り
換え時、各ＤＭＡコントローラチャネルに対応させてど
こまでの情報を現在読み込んだかの情報保持、及びディ
スクリプタに属するメモリ空間上のバッファに対しどこ
までデータ転送を行ったのかの情報保持を行う、ディス
クリプタ／バッファ転送状態保持回路６５〜６８を有す
ることにより、再び同一のＤＭＡコントローラチャネル
にバス権が戻ってきても、次にディスクリプタ内のどの
情報を読み込めばよいのか、あるいはディスクリプタに
属するメモリ空間上のバッファのどこに対し、またはど
こからデータ転送を行えばよいのかを認識できる。この
ように、ＤＭＡコントローラチャネル間のチャネル切り
換えは、バス調停回路５０により行われメモリ空間上の
ディスクリプタアクセス期間，ディスクリプタに属する
メモリ空間上のバッファに対するデータ転送期間に関係
なく任意の時間に行うことが可能である特徴を持つ。

【００２３】本実施例では、ＤＭＡコントローラチャネ
ル間のチャネル切り換えはバス調停回路５０により行っ
ているが、バス調停回路５０以外によって行ってもよ
い。尚、本発明は、ディスクリプタに設定される情報，
容量及びバッファの容量に何ら制限を与えるものではな
い。

【００２４】バス調停の方式は、ＤＭＡコントローラ各
チャネルに順にバス権を与える回転優先順位方式でもよ
いし、特定チャネルに優先的にバス権を与える固定優先
順位方式でもよいしランダムにバス権を与える方式でも
よく、本発明は、優先順位決定方式になんら制限を与え
るものではない。

【００２５】バスマスタは、外部に存在してもよいし、
もちろん通信制御装置に内蔵してもよい。又、バスマス
タの数は、１個でもよいし、複数存在してもよい。

【００２６】本実施例では、外部バス４０の先に外部メ
モリ３９が接続されているが、バスマスタ，メモリある
いは周辺装置のいずれか、あるいは全てが接続される。
これらは全て通信制御装置１の外に位置してもよく、又
いずれかあるいは全てが、通信制御装置１に内蔵されて
もよい。

【００２７】本実施例では、シリアル速度，システムク
ロック周波数ともに制限を与えるものではなく、任意の
いかなる値でもよい。たとえばシリル速度２５ＭＨｚ，
システムクロック周波数３３Ｍｚ，外部バス４０のバス
幅３２ビット，ＤＭＡ転送サイクル２クロック／サイク
ルとすればＤＭＡ転送速度は３３ＭＨｚ×４Byte／２
（クロック／サイクル）＝６６ＭByte／ｓとなる。

【００２８】図２を用いて、本実施例におけるＤＭＡ転
送のフローを説明する。

【００２９】ＤＭＡ転送は、ＭＰＵによる内蔵レジスタ
アクセスによりイネーブル状態にされることにより開始
する。ＤＭＡコントローラは、内蔵されるディスクリプ
タの先頭アドレスを示す、カレントディスクリプタアド
レスレジスタ（ＣＤＡ）の値と、アクセスを行うべき末
尾のバッファの次のバッファを示すディスクリプタの先
頭アドレスを示すエラーディスクリプタアドレスレジス
タ（ＥＤＡ）の値との比較を行う。ＣＤＡとＥＤＡの値
が一致すれば、ＤＭＡ転送は終了する。

【００３０】不一致であった場合、ＤＭＡコントローラ
は、ＣＤＡに設定された値に従い、ディスクリプタ内の
次のディスクリプタの先頭アドレスを示すチェインポイ
ンタ，アクセスを行うべきメモリ空間上のバッファの先
頭アドレスを示すバッファポインタ，アクセスを行うべ
きメモリ空間上のバッファの送受信情報を示すステータ
ス及び単位バッファ領域容量をバイト単位で示すデータ
長の読み込みを行う。これらディスクリプタのメモリ空
間上のバッファの情報を読み込んだ後、ディスクリプタ
アクセスを行ったことを示すメモリ空間上のバッファの
情報を示すステータス内のフラグであるオーナシップビ
ットの判定を行う。オーナシップビットがセットされて
いれば、内蔵のフリーランカウンタ（詳細は図５を用い
て説明する）の値がall１になるのを待ってから再び該
ディスクリプタ内のステータス，データ長の読み込みを
行い、オーナシップビットがＭＰＵによりリセットされ
ていることを確認した後、バッファポインタの値に従い
バッファに対するデータ転送を開始する。オーナシップ
ビットがリセットされていれば、すぐにバッファポイン
タの値に従いバッファに対するデータ転送を開始する。

【００３１】該ディスクリプタより読み込んだデータ長
の値分のデータ転送を実行すると、ＤＭＡコントローラ
は該ディスクリプタ内のステータスの書き込みを行いオ
ーナシップビットをセットする。その後、すでに読み込
んであるチェインポインタの値に従い次のディスクリプ
タのアクセスを行う。以上を繰り返しながらＤＭＡコン
トローラはＤＭＡ転送を実行していく。

【００３２】図３（ａ）はバス調停回路５０におけるＤ
ＭＡ転送サイクル可変回路のブロック構成を示したもの
で第２の実施例を示す。図３（ｂ）は動作タイムチャー
トを示したものである。ＤＭＡ転送サイクル長可変機
能、及び非ＤＭＡ転送サイクル長（バス権を放棄した後
再びバス権を要求するまでのサイクル数）可変機能は、
ＤＭＡ転送サイクル期間制御回路５１，非ＤＭＡ転送サ
イクル期間制御回路５２それにバス権要求生成回路７８
からなる。ＤＭＡ転送サイクル期間制御回路５１はＤＭ
Ａ転送サイクル数設定レジスタ５１′，ＤＭＡ転送サイ
クル数カウンタ７４，比較器７６で構成される。一方、
非ＤＭＡ転送サイクル期間制御回路５２は非ＤＭＡ転送
サイクル数設定レジスタ５２′，サイクル数カウンタ７
５，比較器７７で構成される。

【００３３】以下動作について図３（ｂ）のタイムチャ
ートを用いて説明する。ＤＭＡ転送サイクル数設定レジ
スタ５１′，非ＤＭＡ転送サイクル数設定レジスタ５
２′は、図１中のバス調停回路５０内に存在し、バス権
要求信号端子４９からの信号発行を次に述べるように制
御する。

【００３４】まず、ＤＭＡ転送開始後、ＤＭＡ転送サイ
クル数設定レジスタ５１′の設定値と、ＤＭＡ転送サイ
クル数をカウントするＤＭＡ転送サイクル数カウンタ７
４の値を比較器７６で比較し、一致するまでバス権要求
生成回路７８はバス権要求信号端子４９からの信号をア
サート（アクテブレベル‘Ｌ’レベルを出力）する。該
レジスタ５１′（設定値：ｎ）と該カウンタ７４の値が
一致すると、該比較器７６の出力により図３（ｂ）の時
刻ＢＮでバス権要求信号はネゲート（‘Ｈ’レベル出
力）される。上記バス権要求信号のネゲートにより外部
マスタ、ＭＰＵはバスアクノリッジ信号端子４８からの
信号（図１）をネゲート状態（‘Ｈ’レベル出力）にし
て返すとともにバス権を獲得し、同時に該ＤＭＡチャネ
ルはスレーブ状態となる。

【００３５】ＤＭＡコントローラより更にバス権の要求
があれば、一度バス権を放棄した後再びバス権を要求す
るまでのサイクル数を設定する、非ＤＭＡ転送サイクル
数設定レジスタ５２′の設定値ｍと、バスアクノリッジ
信号端子４８の信号のネゲート時刻ＢＡＮからカウント
を開始する、サイクル数カウンタ７５の値を比較器７７
で比較し、両値が一致した時刻ＢＡでバス権要求生成回
路７８が再びバス権要求信号端子４９の信号をアサート
するようにする。

【００３６】本実施例では、ＤＭＡ転送サイクル数設定
レジスタ５１′、及び非ＤＭＡ転送サイクル数設定レジ
スタ５２′は、バス調停回路５０内に存在するが、どこ
に存在してもかまわない。又、本発明は、バス要求を生
成するための構成に制限を与えるものではない。

【００３７】図４（ａ）は第３の実施例を示したもの
で、バスを介することなくＤＭＡコントローラの動作を
中断できる機能に関する。図４（ｂ）はその動作タイム
チャートを示す。

【００３８】図１において、外部アボート入力端子４３
がアサートされることによりＤＭＡチャネルアボート信
号ライン３８の信号がアサートし、全ＤＭＡコントロー
ラチャネルの動作を中断させる。図４（ａ）はＤＭＡイ
ネーブルレジスタ８３を示したもので、８４はイネーブ
ルビットを示す。ＭＰＵによる書き込み動作によりセッ
ト信号８５がアサートし、ＤＭＡイネーブルレジスタ８
３内のイネーブルビット８４がセットされ、ＤＭＡコン
トローラはイネーブル状態となる。同時にバス権要求信
号端子４９の信号がアサートし、ＭＰＵはバスアクノリ
ッジ信号端子４８の信号をアサートして返し、ＤＭＡコ
ントローラにバス権を譲渡する。

【００３９】一方、ＤＭＡ転送サイクル中に外部アボー
ト入力端子４３が時刻ＡＢＡでアサートされると、リセ
ット信号８６がアサートし該イネーブルビット８４がリ
セットされる。同時にバス権要求信号端子４９が時刻Ｂ
ＲＮにおいてネゲートする。以上述べたように、イネー
ブルビット８４は、他のバスマスタ例えばＭＰＵによる
書き込み動作、ハードウェアリセットによりリセットさ
れるが、外部アボート入力端子４３によっても直接リセ
ットされる。このアボート入力によりＤＭＡコントロー
ラがバス権を獲得しているか否かに関係なく、ＤＭＡコ
ントローラの動作を中断させることが可能となりユーザ
がソフトウェアを開発し易くなる。

【００４０】本実施例では、外部アボート入力端子４３
がアサートされるとＤＭＡコントローラ全チャネルが同
時に動作を中断するが、各チャネル毎に動作を中断する
ようにしてもかまわない。

【００４１】図５（ａ）は第４の実施例を示すもので、
メモリ空間上のディスクリプタの再アクセス防止に関す
るものである。図５（ｂ）はメモリ構成を示す。

【００４２】前出のものと同一もしくは同等物について
は同じ符号にて示す。また、全体の構成は図１とほぼ同
じであるので第３の実施例特有の構成についてのみの説
明にとどめる。

【００４３】ＤＭＡコントローラチャネル１８〜２１は
それぞれオーナシップビット(OSB)判別回路２２〜２
５，ＤＭＡコントローラチャネルのバス権要求生成回路
９３〜９６（図１に図示せず）から構成され、バス調停
回路５０はバス権要求生成回路７８，６ビットフリーラ
ンカウンタ９７（図１に図示せず）から構成される。動
作についてメモリ構成を示す図５（ｂ）を参照しながら
説明する。ＤＭＡコントローラは、まずメモリ空間上の
ディスクリプタ領域９１をアクセスし、次のディスクリ
プタの先頭アドレスを示すチェインポインタ領域８７，
データ転送を行うべきメモリ空間上のバッファの先頭ア
ドレスを示すバッファポインタ領域８８，バッファポイ
ンタが示すメモリ空間上のバッファ内のデータに関する
送受信情報を示すステータス領域８９、及び該バッファ
ポインタ領域８８が示すメモリ空間上のバッファ内のデ
ータ長をバイト単位で示す、データ長領域９０を読み込
み、バッファ領域９２に対するデータ転送を開始する。
ステータス領域８９をＤＭＡコントローラが読み込んだ
時、該ＯＳＢ判別回路２２〜２５が該ステータス領域８
９内オーナシップビットのセット／リセットを判別し、
セットされていれば該６ビットフリーランカウンタ９７
の値がａｌｌ１になるのを待つ。６ビットフリーランカ
ウンタ９７の値がall１になると、all１を示す信号線
９８がアサートして各ＤＭＡコントローラチャネルバス
権要求生成回路９３〜９６にバス権要求信号９９〜１０
２を出力させ、バス権要求生成回路７８がバス権要求信
号４９を発行する。この後再度ステータス８９を読み込
み、オーナシップビットがＭＰＵによりリセットされた
ことを確認した後データ転送を開始する。

【００４４】本実施例では、一定時間待つために、６ビ
ットのフリーランカウンタを使用しているが、この待ち
サイクル数は任意であってよい。また、待たなくてもよ
い。本発明は待つための手段に何ら制限を与えるもので
はない。該ディスクリプタはチェインポインタ，バッフ
ァポインタ，ステータス、データ長領域で構成されてい
るが、他のいかなる構成でもよく、本発明はディスクリ
プタの構成に特に制限を与えるものではない。

【００４５】図６は第５の実施例を示すもので、各ＤＭ
Ａコントローラのチャネルアドレス出力端子信号のタイ
ミングを説明するタイムチャートである。

【００４６】本実施例では、ＤＭＡコントローラチャネ
ルは、チャネル０，チャネル１，チャネル２，チャネル
３の４個あるものとする。

【００４７】ＤＭＡ転送サイクル中のチャネル０，チャ
ネル１，チャネル２，チャネル３は、各ＤＭＡコントロ
ーラチャネルの内どのチャネルが動作しているかを示し
ている。通信制御装置がバス権を獲得したことを示す出
力端子１０４（図１に図示せず）は、ＤＭＡコントロー
ラがバスマスタとして動作している期間アサート（アク
ティブ‘Ｌ’レベル出力）したままである。チャネル０
のチャネルアドレス出力信号４４はチャネル０のＤＭＡ
転送サイクル期間アサートする。同様に、チャネル１の
チャネルアドレス出力信号４５，チャネル２のチャネル
アドレス出力信号４６，チャネル３のチャネルアドレス
出力信号４７は同様にそれぞれチャネル１，チャネル
２，チャネル３のＤＭＡ転送サイクルの期間アサート
（アクティブ‘Ｌ’レベル出力）する。本実施例では各
ＤＭＡコントローラチャネルに対応した端子からチャネ
ル指示信号が出力されるので外付けの回路（デコーダ）
が不要である特徴を持つ。

【００４８】本実施例では、ＤＭＡコントローラが４チ
ャネル存在したため、各チャネルに対応したチャネルア
ドレス出力は４本であったが、本発明では、２本の端子
からバイナリ信号を出力してもよく、ＤＭＡコントロー
ラのチャネル数，各チャネルに対応したチャネルアドレ
ス出力の方法に何ら制限を与えるものではない。

【００４９】図１に第１の実施例として示した、通信制
御装置本体１を通信システムに適用した第６の実施例を
図７に示す。

【００５０】１１３は通信システム、１１１はＭＰＵ、
１１０はリードオンリメモリ（以下ＲＯＭと略す）、１
０９はランダムアクセスメモリ(以下ＲＡＭと略す)、１
−１〜１−４は通信制御装置、１１２はこれらを接続す
るシステムバスである。また、Ｒｘ１〜Ｒｘ８はそれぞ
れ通信回線ＲＤ１〜ＲＤ８からの受信データを復調する
受信変換回路、Ｔｘ１〜Ｔｘ８は送信データ２，５をそ
れぞれ通信回線ＴＤ１〜ＴＤ８に出力する送信変換回路
である。MPU111は、ROM110内のプログラムに従い、シス
テムバス１１２に接続される他のバススレーブの制御を
行う。通信制御装置１−１〜１−４は、MPU111によりバ
ス権を与えられるとシステムバス１１２のバスマスタと
なり、システムバス１１２を介してRAM109との間でのデ
ータ転送を行う。すなわち、送信データの生成(ＭＰＵ
によるＲＡＭへのデータ書き込み)、ＲＡＭに転送され
る受信データの解釈を行う。

【００５１】MPU111は、４ケの通信制御装置１−１〜１
−４に対応したバスアクノリッジを備え、いずれかの通
信制御装置１−１〜１−４にバス権を与える制御を行
う。バス権が与えられた通信制御装置は通信回線とＲＡ
Ｍとの間でＤＭＡデータ転送を行う。本構成例では上記
実施例で述べた特徴を有する、多チャネル通信回線間の
パケット交換、ＡＴＭ通信におけるセル交換を実現する
ことができる。

【００５２】本実施例では、通信制御装置本体を４ケ描
いてあるが、数に制限を与えるものではない。又、ＭＰ
Ｕは、バスアクノリッジを各通信制御装置本体に対応し
て備えずに、他のいかなる制御方法をとってもかまわな
い。更に本実施例では、ROM,ＲＡＭ、ＭＰＵを各１ケず
つ描いてあるが、数に制限を与えるものではなく、いか
なる組み合わせの構成にしてもよい。基盤１１３を複数
設けて、他の何らかの制御装置を用いて制御する構成に
してもかまわない。

【００５３】

【発明の効果】本発明によれば、送信中のアンダラン，
受信中のオーバランの発生を低減でき、データの再転送
率を低下させることによりシステム全体のスループット
向上、及び信頼性の向上が図れる効果がある。

【００５４】また、ソフトウェアの負担を軽減でき、又
ハードウェアとソフトウェアの分担を自由に設定可能
で、個々の応用に応じて最適なシステムを構築すること
ができる効果がある。

【００５５】以上によりユーザがソフトウェアを容易に
開発可能な通信制御装置を提供可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す通信制御装置のブ
ロック構成図である。

【図２】第１の実施例を説明する動作フロー図である。

【図３】（ａ）は本発明の第２の実施例を示すブロック
構成図である。（ｂ）は本発明の第２の実施例の動作を
示すタイムチャート図である。

【図４】（ａ）は本発明の第３の実施例を示すブロック
構成図である。（ｂ）は本発明の第３の実施例の動作を
説明するタイムチャート図である。

【図５】（ａ）は本発明の第４の実施例を示すブロック
構成図である。（ｂ）は本発明の第４の実施例の動作を
説明するタイムチャート図である。

【図６】本発明の第５の実施例の動作を説明するタイム
チャート図である。

【図７】本発明の第１の実施例における通信制御装置を
適用した、第６の実施例を示すブロック構成図である。

【符号の説明】

１…通信制御装置、６，９…送信器、７，８…受信器、
１０，１３…送信FIFO、１１，１２…受信ＦＩＦＯ、１
８〜２１…ＤＭＡコントローラチャネル、２２〜２５…
オーナシップビット判別回路、２６…ＤＭＡチャンネル
から送信FIFO10へのデータバス、２７…受信ＦＩＦＯ１
１からＤＭＡチャンネルへのデータバス、２８…受信Ｆ
ＩＦＯ１２からＤＭＡチャンネルへのデータバス、２９
…ＤＭＡチャンネルから送信ＦＩＦＯ１３へのデータバ
ス、３０，３３…内部データバスから送信ＤＭＡチャン
ネルのバス、３１，３２…受信ＤＭＡチャンネルから内
部データバスへのバス、３４〜３７…チャンネル選択信
号線、３８…ＤＭＡチャンネルアボート信号ライン、３
９…外部メモリ、４０…外部バス、４１…バスインター
フェイス、４２…内部データバス、４３…外部アボート
入力端子、４４〜４７…チャネルアドレス出力信号端
子、４８…バスアクノリッジ信号端子、４９…バス権要
求信号端子、５０…バス調停回路、５１…ＤＭＡ転送サ
イクル期間制御回路、５２…非ＤＭＡ転送サイクル期間
制御回路、６５〜６８…ディスクリプタ／バッファ転送
状態保持回路、６９…ＤＭＡ転送サイクル数、７０…バ
スアクノリッジアサート期間、７４…ＤＭＡ転送サイク
ル数カウンタ、７５…サイクル数カウンタ、７６，７７
…比較器、７８…バス権要求生成回路、８３…ＤＭＡイ
ネーブルレジスタ、８４…イネーブルビット、８７…チ
ェインポインタ領域、８８…バッファポインタ領域、８
９…ステータス領域、９０…データ長領域、９１…ディ
スクリプタ領域、９２…バッファ領域、９３〜９６…バ
ス権要求生成回路、９７…６ビットフリーランカウン
タ、１０９…ＲＡＭ、１１０…ＲＯＭ、１１１…ＭＰ
Ｕ、１１２…システムバス、１１３…通信システム、Ｒ
ｘ1〜Ｒｘ8…受信データ復調回路、Ｔｘ１〜Ｔｘ８…送
信データ変換回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者市毛啓司茨城県日立市幸町三丁目１番１号株式会社日立製作所日立工場内 (72)発明者渡邊泰夫茨城県日立市幸町三丁目１番１号株式会社日立製作所日立工場内 (72)発明者久保木茂雄茨城県日立市幸町三丁目１番１号株式会社日立製作所日立工場内 (72)発明者古橋健司茨城県日立市幸町三丁目１番１号株式会社日立製作所日立工場内 (72)発明者松下裕二茨城県日立市幸町三丁目２番１号日立エンジニアリング株式会社内 (72)発明者土佐明茨城県日立市弁天町三丁目10番２号日立原町電子工業株式会社内 (72)発明者穂満慶彰茨城県日立市幸町三丁目２番１号日立エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】送信器，受信器，メモリ装置及び該送信／
受信器と該メモリ装置間でデータバスを介してダイレク
トメモリアクセス（ＤＭＡ）データ転送を行う多チャネ
ルのＤＭＡコントローラと、第１のＤＭＡコントローラチャネルがバスマスタとして
動作中に、前記第１のＤＭＡコントローラチャネルより
も優先順位の高い第２のＤＭＡコントローラチャネルの
バス権要求に対して、前記第１のＤＭＡコントローラチ
ャネルが直ちにバス権を放棄する手段と、前記放棄直前の前記第１のＤＭＡコントローラチャネル
動作状態を記憶，保持する手段とを備え、前記第１のＤＭＡコントローラチャネルにバス権が復帰
した時、前記動作状態からＤＭＡ転送を継続して再開す
ることを特徴とする通信制御装置。
【請求項２】送信器，受信器，メモリ装置及び該送信／
受信器と該メモリ装置間でデータバスを介してＤＭＡデ
ータ転送を行うＤＭＡコントローラを備えた通信制御装
置において、前記メモリ装置は少なくとも複数の送受信データ格納領
域（バッファ）と前記送受信データ格納領域の各々に関
する情報を格納する領域（ディスクリプタ）を有し、前
記ＤＭＡコントローラは前記ディスクリプタの読み出し
及び書き込みを終了したことを示す、ディスクリプタ内
に設けられたオーナシップビットをセットし、かつ他の
バスマスタ又はホストプロセッサが前記送受信データの
処理終了後、前記オーナシップビットをリセットするこ
とを特徴とする通信制御装置。
【請求項３】請求項２記載の通信制御装置において、前
記ＤＭＡコントローラによる前記ディスクリプタへの前
記オーナシップビットのセット機能を有効にするか無効
にするかを選択することが可能な選択手段を設けたこと
を特徴とする通信制御装置。
【請求項４】送信器，受信器，メモリ装置及び該送信／
受信器と該メモリ装置間でデータバスを介してＤＭＡデ
ータ転送を行うＤＭＡコントローラを備え、ＤＭＡ転送
サイクル長を任意に設定する手段を有することを特徴と
する通信制御装置。
【請求項５】送信器，受信器，メモリ装置及び該送信／
受信器と該メモリ装置間でデータバスを介してＤＭＡデ
ータ転送を行うＤＭＡコントローラを備え、前記ＤＭＡ
コントローラが一度バス権を放棄した後、再び前記ＤＭ
Ａコントローラがバス権を要求するまでのサイクル数を
任意に設定する手段を有することを特徴とする通信制御
装置。
【請求項６】送信器，受信器，メモリ装置及び該送信／
受信器と該メモリ装置間でデータバスを介してＤＭＡデ
ータ転送を行うＤＭＡコントローラを備え、前記ＤＭＡ
コントローラの動作を中断する外部指示信号を入力する
ＤＭＡアボート入力端子を有することを特徴とする通信
制御装置。
【請求項７】送信器，受信器，メモリ装置及び該送信／
受信器と該メモリ装置間でデータバスを介してＤＭＡデ
ータ転送を行う多チャネルのＤＭＡコントローラを備
え、バス権を獲得している前記ＤＭＡコントローラチャ
ネルを識別するチャネルアドレスを出力する出力端子を
有することを特徴とする通信制御装置。