JPH1040215A - Pciバス・システム - Google Patents
Pciバス・システムInfo
- Publication number
- JPH1040215A JPH1040215A JP8192152A JP19215296A JPH1040215A JP H1040215 A JPH1040215 A JP H1040215A JP 8192152 A JP8192152 A JP 8192152A JP 19215296 A JP19215296 A JP 19215296A JP H1040215 A JPH1040215 A JP H1040215A
- Authority
- JP
- Japan
- Prior art keywords
- pci bus
- bus
- data
- read
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- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
- G06F13/4054—Coupling between buses using bus bridges where the bridge performs a synchronising function where the function is bus cycle extension, e.g. to meet the timing requirements of the target bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】 (修正有)
【課題】 バスが無意味に占有されることを防ぎ、シス
テムのパフォーマンスを向上させる。 【解決手段】 ホスト・バス102側からの読み出しに
時間がかかる場合、その読み出しを要求したPCIバス
・デバイスにはリトライを要求してそのサイクルをひと
まず終了し、以降PCIバス103とは独立して読み出
しデータ用FIFO106へホスト・バス102側から
読み出しを行うブリッジ回路を用いて、PCIバス10
3とホスト・バス102との独立性を高める。またこの
ブリッジ回路は読み出しデータ用FIFO106へデー
タの読み出しを行っている間にホスト・バス102側へ
の書き込み要求を受けたならば、その要求を許可してデ
ータを書き込みデータ用FIFO107に格納する。さ
らにPCIバス・デバイスを読み出しリトライ状態にあ
っても必要に応じて書き込み要求も行えるようにする。
テムのパフォーマンスを向上させる。 【解決手段】 ホスト・バス102側からの読み出しに
時間がかかる場合、その読み出しを要求したPCIバス
・デバイスにはリトライを要求してそのサイクルをひと
まず終了し、以降PCIバス103とは独立して読み出
しデータ用FIFO106へホスト・バス102側から
読み出しを行うブリッジ回路を用いて、PCIバス10
3とホスト・バス102との独立性を高める。またこの
ブリッジ回路は読み出しデータ用FIFO106へデー
タの読み出しを行っている間にホスト・バス102側へ
の書き込み要求を受けたならば、その要求を許可してデ
ータを書き込みデータ用FIFO107に格納する。さ
らにPCIバス・デバイスを読み出しリトライ状態にあ
っても必要に応じて書き込み要求も行えるようにする。
Description
【0001】
【発明の属する技術分野】本発明は、PCIバス・シス
テムにおいてデータ転送に携わるイニシエータ、ターゲ
ット、ブリッジなどのデバイス及びシステムの構成に関
する。
テムにおいてデータ転送に携わるイニシエータ、ターゲ
ット、ブリッジなどのデバイス及びシステムの構成に関
する。
【0002】
【従来の技術】中央処理演算装置(以下CPU)に依存
した設計としないために、CPUに直結したバス(ホス
ト・バス)に対してPCI(Peripheral C
omponent Interconnect)バスは
バス・ブリッジ回路(以下ブリッジ)を介して接続され
る。このようにホスト・バス、PCIバスが独立に存在
することにより各バスは独立して動作することが可能で
ある。
した設計としないために、CPUに直結したバス(ホス
ト・バス)に対してPCI(Peripheral C
omponent Interconnect)バスは
バス・ブリッジ回路(以下ブリッジ)を介して接続され
る。このようにホスト・バス、PCIバスが独立に存在
することにより各バスは独立して動作することが可能で
ある。
【0003】PCIバスではバス・マスタ方式を採用し
ており、CPU以外にもPCIバス上のデバイスがバス
の所有権を握り、データ転送を行うことができる。この
デバイスはイニシエータと呼ばれる。このイニシエータ
に対し、データの転送先となるデバイスをターゲットと
呼ぶ。
ており、CPU以外にもPCIバス上のデバイスがバス
の所有権を握り、データ転送を行うことができる。この
デバイスはイニシエータと呼ばれる。このイニシエータ
に対し、データの転送先となるデバイスをターゲットと
呼ぶ。
【0004】CPUがブリッジを介してPCIバス上の
デバイスにアクセスできるように、PCIバス上のイニ
シエータもブリッジを介してホスト・バス上のシステム
・メモリなどをターゲットとしてアクセスすることがで
きる。
デバイスにアクセスできるように、PCIバス上のイニ
シエータもブリッジを介してホスト・バス上のシステム
・メモリなどをターゲットとしてアクセスすることがで
きる。
【0005】このブリッジはPCIバス上で複数のデバ
イスが同時にバスの使用権を要求した際に調停作業を行
う、アービタとしての機能も備えることが多い。さらに
はPCIバスとホスト・バスの独立性を保持するために
FIFO(First−inFirst−out)など
を備えることもある。
イスが同時にバスの使用権を要求した際に調停作業を行
う、アービタとしての機能も備えることが多い。さらに
はPCIバスとホスト・バスの独立性を保持するために
FIFO(First−inFirst−out)など
を備えることもある。
【0006】しかしながらこのバスの独立性を維持しシ
ステムとしてのパフォーマンスを向上させることについ
てはブリッジさらには各デバイスの設計に依存している
部分が大きく、必ずしも良好な結果が得られているわけ
ではないのが現状である。
ステムとしてのパフォーマンスを向上させることについ
てはブリッジさらには各デバイスの設計に依存している
部分が大きく、必ずしも良好な結果が得られているわけ
ではないのが現状である。
【0007】図3を参照すると一般的なPCIバス・シ
ステムの構成が示されている。CPU301に直結した
ホスト・バス302上にシステムメモリ304が存在
し、このホスト・バスにブリッジ305を介してPCI
バス303が接続されている。このPCIバス上には、
3つのPCIバス・デバイス306,307,308が
接続されている。このうちPCIバス・デバイス306
は主としてイニシエータとして動作するため特別にイニ
シエータ306と呼ぶことにする。
ステムの構成が示されている。CPU301に直結した
ホスト・バス302上にシステムメモリ304が存在
し、このホスト・バスにブリッジ305を介してPCI
バス303が接続されている。このPCIバス上には、
3つのPCIバス・デバイス306,307,308が
接続されている。このうちPCIバス・デバイス306
は主としてイニシエータとして動作するため特別にイニ
シエータ306と呼ぶことにする。
【0008】ホスト・バス上ではCPU301のシステ
ムメモリ304に対するアクセスが頻繁に起こってい
る。そのため、PCIバス303上のPCIバス・デバ
イスがシステムメモリ304に対しデータ転送を行おう
としても、ホスト・バス302の所有権を得ることが難
しく、データ転送が行えないことも考えられる。
ムメモリ304に対するアクセスが頻繁に起こってい
る。そのため、PCIバス303上のPCIバス・デバ
イスがシステムメモリ304に対しデータ転送を行おう
としても、ホスト・バス302の所有権を得ることが難
しく、データ転送が行えないことも考えられる。
【0009】すなわち、システムメモリ304に対して
アクセスを行っているPCIバス・デバイスはPCIバ
ス303の所有権も得ているため、PCIバス303の
パフォーマンスはホスト・バス302のパフォーマンス
に大きく影響されることになる。その結果、各バスの独
立性が得られてはおらず、システム全体のパフォーマン
スは低下してしまう。
アクセスを行っているPCIバス・デバイスはPCIバ
ス303の所有権も得ているため、PCIバス303の
パフォーマンスはホスト・バス302のパフォーマンス
に大きく影響されることになる。その結果、各バスの独
立性が得られてはおらず、システム全体のパフォーマン
スは低下してしまう。
【0010】PCIバスでは、このような場合、システ
ムメモリ304への書き込みに関してはポスティッド・
ライトという手法が提案されている。この手法はブリッ
ジに書き込み用のFIFOを用意しておき、PCIバス
・デバイスがそのFIFOにデータを書き込んだ時点で
PCIバス303上でのデータ・フェーズは終了したも
のと見なし、ブリッジが実際にシステムメモリ304に
データを書き込む動作はPCIバス303とは独立に行
われるというものである。しかしながら、データの読み
出しに関してはこのような解決策は何ら提案されていな
い。
ムメモリ304への書き込みに関してはポスティッド・
ライトという手法が提案されている。この手法はブリッ
ジに書き込み用のFIFOを用意しておき、PCIバス
・デバイスがそのFIFOにデータを書き込んだ時点で
PCIバス303上でのデータ・フェーズは終了したも
のと見なし、ブリッジが実際にシステムメモリ304に
データを書き込む動作はPCIバス303とは独立に行
われるというものである。しかしながら、データの読み
出しに関してはこのような解決策は何ら提案されていな
い。
【0011】
【発明が解決しようとする課題】いまイニシエータ30
6がシステムメモリ304からのデータの読み出し要求
を行ったとする。PCIバス・デバイス307,308
がPCIバス303の所有権を要求していないならば、
アービタ機能も備えるブリッジ305によってこの要求
は許可される。
6がシステムメモリ304からのデータの読み出し要求
を行ったとする。PCIバス・デバイス307,308
がPCIバス303の所有権を要求していないならば、
アービタ機能も備えるブリッジ305によってこの要求
は許可される。
【0012】ここで、ホスト・バス302が低速であっ
たり、所有権を得ることが難しかったとすれば、イニシ
エータ306がシステムメモリ304からデータを読み
出すのにかなり時間がかかることになる。そのため、そ
の間PCIバス303が占有されてしまい、システムの
パフォーマンスが著しく低下するという欠点が生じる。
たり、所有権を得ることが難しかったとすれば、イニシ
エータ306がシステムメモリ304からデータを読み
出すのにかなり時間がかかることになる。そのため、そ
の間PCIバス303が占有されてしまい、システムの
パフォーマンスが著しく低下するという欠点が生じる。
【0013】このことを更に説明すると、イニシエータ
306がPCIバス303の所有権を得たときにホスト
・バスがCPU301によって占有されていたならばイ
ニシエータ306は無意味にPCIバス303を占有す
ることになるという欠点が生じる。また、一般にCPU
301に優先権が与えられることが多いために、ホスト
・バス302の所有権が得られたとしても、途中で取り
上げられてしまうといった欠点がある。
306がPCIバス303の所有権を得たときにホスト
・バスがCPU301によって占有されていたならばイ
ニシエータ306は無意味にPCIバス303を占有す
ることになるという欠点が生じる。また、一般にCPU
301に優先権が与えられることが多いために、ホスト
・バス302の所有権が得られたとしても、途中で取り
上げられてしまうといった欠点がある。
【0014】ホスト・バス303の所有権が得られない
場合、ブリッジ305がイニシエータ306からの要求
をひとまず打ち切り、リトライを要求したとする。この
場合、PCIの規格に従い、イニシエータ306はある
一定の時間の後、再度同じ要求を行わねばならない。し
かしながら従来のPCIバス・デバイスではこの要求が
許可されるまで繰り返し続けるのみであり、その間この
PCIバス・デバイスは何ら他の処理は行わず、閉塞状
態に陥る。
場合、ブリッジ305がイニシエータ306からの要求
をひとまず打ち切り、リトライを要求したとする。この
場合、PCIの規格に従い、イニシエータ306はある
一定の時間の後、再度同じ要求を行わねばならない。し
かしながら従来のPCIバス・デバイスではこの要求が
許可されるまで繰り返し続けるのみであり、その間この
PCIバス・デバイスは何ら他の処理は行わず、閉塞状
態に陥る。
【0015】このため、イニシエータ306は読み出し
要求が受け入れられるまで同じ要求を繰り返し続ける。
その間、イニシエータ306内部でシステムメモリ30
4への書き込み要求が起こったとしても、読み出し要求
が許可・実行されるまで、この書き込み要求は処理され
ず、イニシエータ306は何ら機能しないという欠点を
持つ。
要求が受け入れられるまで同じ要求を繰り返し続ける。
その間、イニシエータ306内部でシステムメモリ30
4への書き込み要求が起こったとしても、読み出し要求
が許可・実行されるまで、この書き込み要求は処理され
ず、イニシエータ306は何ら機能しないという欠点を
持つ。
【0016】このことを更に説明する。イニシエータ3
06としてPCIバス・インターフェースを持つ通信用
デバイスを用いたとすると、システムメモリ304から
の読み出しは送信データの読み出しを意味し、システム
メモリ304への書き込みは受信データの格納を意味す
る。すなわち、このことは送信データの読み出しが実行
され終えるまで、受信データの格納は行われず、受信デ
ータが失われてしまうといった欠点が生じることを意味
する。
06としてPCIバス・インターフェースを持つ通信用
デバイスを用いたとすると、システムメモリ304から
の読み出しは送信データの読み出しを意味し、システム
メモリ304への書き込みは受信データの格納を意味す
る。すなわち、このことは送信データの読み出しが実行
され終えるまで、受信データの格納は行われず、受信デ
ータが失われてしまうといった欠点が生じることを意味
する。
【0017】
【課題を解決するための手段】読み出しデータ用FIF
O(図1の106)と書き込みデータ用FIFO(図1
の107)とを備え、ホスト・バス(図1の104)側
からの読み出しに時間がかかる場合、その読み出し要求
を行ったPCIバス・デバイスに対してはリトライを要
求し、PCIバスとは独立して読み出しデータ用FIF
Oへのホスト・バス側からの読み出しを行い、読み出し
データの準備が終了した段階ではじめてそのPCIバス
・デバイスの読み出し要求を許可し、また読み出しデー
タ用FIFOへの読み出しを行っている間でも書き込み
データ用FIFOにホスト・バス側への書き込みデータ
を格納することでPCIバス・デバイスからのホスト・
バス側への書き込み要求を処理できるブリッジ回路(図
1の105)を有する。
O(図1の106)と書き込みデータ用FIFO(図1
の107)とを備え、ホスト・バス(図1の104)側
からの読み出しに時間がかかる場合、その読み出し要求
を行ったPCIバス・デバイスに対してはリトライを要
求し、PCIバスとは独立して読み出しデータ用FIF
Oへのホスト・バス側からの読み出しを行い、読み出し
データの準備が終了した段階ではじめてそのPCIバス
・デバイスの読み出し要求を許可し、また読み出しデー
タ用FIFOへの読み出しを行っている間でも書き込み
データ用FIFOにホスト・バス側への書き込みデータ
を格納することでPCIバス・デバイスからのホスト・
バス側への書き込み要求を処理できるブリッジ回路(図
1の105)を有する。
【0018】データの読み出しと書き込みで独立に動作
するステートマシーン(図1の109、図1の110)
をそれぞれ備え、これらのステートマシーンからの要求
に対する許可を適宜切り換えることにより、読み出し要
求についてリトライ状態にあっても必要に応じて書き込
み要求を行うことができるPCIバス・デバイス(図1
の108)を有する。
するステートマシーン(図1の109、図1の110)
をそれぞれ備え、これらのステートマシーンからの要求
に対する許可を適宜切り換えることにより、読み出し要
求についてリトライ状態にあっても必要に応じて書き込
み要求を行うことができるPCIバス・デバイス(図1
の108)を有する。
【0019】
【発明の実施の形態】次に本発明の第1の実施の形態を
図を用いて説明する。図1を参照すると通信用デバイス
を備えたPCIバス・システムが示されている。通信用
デバイス108は読み出し(送信)用ステートマシーン
110と書き込み(受信)用ステートマシーン109を
それぞれ備えている。送信時は読み出し用ステートマシ
ーン110によりシステムメモリ104から送信データ
を読み出す。受信時は書き込み用ステートマシーン10
9により受信データをシステムメモリ104に書き込
む。
図を用いて説明する。図1を参照すると通信用デバイス
を備えたPCIバス・システムが示されている。通信用
デバイス108は読み出し(送信)用ステートマシーン
110と書き込み(受信)用ステートマシーン109を
それぞれ備えている。送信時は読み出し用ステートマシ
ーン110によりシステムメモリ104から送信データ
を読み出す。受信時は書き込み用ステートマシーン10
9により受信データをシステムメモリ104に書き込
む。
【0020】通信用デバイス108が送信を行おうとし
たとすると、送信データを読み出すためにシステムメモ
リ104にアクセスを行おうとしたとする。ホスト・バ
ス102が低速であったり、あるいはCPU101など
によって占有されていたなどの理由でこの読み出し動作
に時間がかかる場合、ブリッジ105は通信用デバイス
108に対し、そのサイクルをひとまず終了し、リトラ
イを行うことを要求し、PCIバス103とは独立して
システムメモリ104から読み出し用FIFO106へ
のデータの読み出しを開始する。このことにより、PC
Iバス103が無意味に占有されることを防ぎ、他のP
CIバス・デバイスがPCIバス103を使用すること
が可能になる。
たとすると、送信データを読み出すためにシステムメモ
リ104にアクセスを行おうとしたとする。ホスト・バ
ス102が低速であったり、あるいはCPU101など
によって占有されていたなどの理由でこの読み出し動作
に時間がかかる場合、ブリッジ105は通信用デバイス
108に対し、そのサイクルをひとまず終了し、リトラ
イを行うことを要求し、PCIバス103とは独立して
システムメモリ104から読み出し用FIFO106へ
のデータの読み出しを開始する。このことにより、PC
Iバス103が無意味に占有されることを防ぎ、他のP
CIバス・デバイスがPCIバス103を使用すること
が可能になる。
【0021】通信用デバイス108は一定時間の後、再
度同じ要求をリトライするが、ブリッジ105は読み出
し用FIFO106にデータが準備できるまでリトライ
要求を繰り返し続ける。
度同じ要求をリトライするが、ブリッジ105は読み出
し用FIFO106にデータが準備できるまでリトライ
要求を繰り返し続ける。
【0022】この間に通信用デバイス108がデータを
受信したならば、通信用デバイス108内部の書き込み
用ステートマシーン109よりシステムメモリ104へ
の書き込み要求が起こる。一方、読み出し用ステートマ
シーン110は読み出しリトライ状態にあり、読み出し
要求を出しているが、通信用デバイス108は必要に応
じて書き込み用ステートマシーン109の要求によりシ
ステムメモリ104への書き込み要求を行うことができ
る。
受信したならば、通信用デバイス108内部の書き込み
用ステートマシーン109よりシステムメモリ104へ
の書き込み要求が起こる。一方、読み出し用ステートマ
シーン110は読み出しリトライ状態にあり、読み出し
要求を出しているが、通信用デバイス108は必要に応
じて書き込み用ステートマシーン109の要求によりシ
ステムメモリ104への書き込み要求を行うことができ
る。
【0023】ブリッジ105では要求のあった読み出し
データの準備ができるまで、システムメモリ104から
の読み出し要求についてはリトライを要求するが、シス
テムメモリ104への書き込み要求についてはこれを許
可し、書き込みデータ用FIFO107にデータを格納
する。
データの準備ができるまで、システムメモリ104から
の読み出し要求についてはリトライを要求するが、シス
テムメモリ104への書き込み要求についてはこれを許
可し、書き込みデータ用FIFO107にデータを格納
する。
【0024】このことにより、通信用デバイス108の
送信データの準備中であっても通信用デバイス108が
データを受信するごとにその処理を行うことが可能にな
り、受信データが失われる事態を避けることができる。
送信データの準備中であっても通信用デバイス108が
データを受信するごとにその処理を行うことが可能にな
り、受信データが失われる事態を避けることができる。
【0025】次に本発明の第2の実施の形態を図を用い
て説明する。図2を参照するとセット・トップ・ボック
スにおけるPCIバス・システムの構成例を示されてい
る。非同期転送モード(以下ATM)・デバイス206
は受信したデータをMPEG(Moving Pict
ure Experts Group)デバイス207
に書き込み、MPEGデバイス207がこれを処理して
いる。いま、同じくPCIバス203に接続されている
PCIバス・デバイス208がシステムメモリ204か
らの読み出しを要求したとしても、その読み出しに時間
がかかるようであれば、ブリッジ205からのリトライ
要求を受ける。このことにより、PCIバス203が無
意味に占有されることが無くなり、ATMデバイス20
6とMPEGデバイス207とによる受信データの処理
を妨げることが無くなる。
て説明する。図2を参照するとセット・トップ・ボック
スにおけるPCIバス・システムの構成例を示されてい
る。非同期転送モード(以下ATM)・デバイス206
は受信したデータをMPEG(Moving Pict
ure Experts Group)デバイス207
に書き込み、MPEGデバイス207がこれを処理して
いる。いま、同じくPCIバス203に接続されている
PCIバス・デバイス208がシステムメモリ204か
らの読み出しを要求したとしても、その読み出しに時間
がかかるようであれば、ブリッジ205からのリトライ
要求を受ける。このことにより、PCIバス203が無
意味に占有されることが無くなり、ATMデバイス20
6とMPEGデバイス207とによる受信データの処理
を妨げることが無くなる。
【0026】また、ATMデバイス206がシステムメ
モリ204にデータを書き込む必要が生じた際、ブリッ
ジ205は読み出し要求についてはリトライを要求する
一方で書き込み要求に関しては許可でき、またデータを
書き込みデータ用FIFOに格納した段階でPCIバス
上においてそのサイクルは終了したものと考えることが
できる。このことにより、ATMデバイス206が書き
込みリトライ状態に陥ることを防ぐことができ、ATM
デバイス206がMPEGデバイス207にコンスタン
トに書き込むことを可能とする。
モリ204にデータを書き込む必要が生じた際、ブリッ
ジ205は読み出し要求についてはリトライを要求する
一方で書き込み要求に関しては許可でき、またデータを
書き込みデータ用FIFOに格納した段階でPCIバス
上においてそのサイクルは終了したものと考えることが
できる。このことにより、ATMデバイス206が書き
込みリトライ状態に陥ることを防ぐことができ、ATM
デバイス206がMPEGデバイス207にコンスタン
トに書き込むことを可能とする。
【0027】
【発明の効果】本発明では、ブリッジ回路が読み出し用
FIFOと書き込み用FIFOを備え、PCIバスが無
意味に占有されることを防ぎ、PCIバス・デバイスは
ホスト・バスの状態に影響されることなくPCIバスを
利用することができる。
FIFOと書き込み用FIFOを備え、PCIバスが無
意味に占有されることを防ぎ、PCIバス・デバイスは
ホスト・バスの状態に影響されることなくPCIバスを
利用することができる。
【0028】またPCIバス・デバイスが読み出しリト
ライ中も適宜書き込み要求を行うようにすることによ
り、PCIバス・デバイス自体が閉塞状態に陥ることを
防ぐことができる。
ライ中も適宜書き込み要求を行うようにすることによ
り、PCIバス・デバイス自体が閉塞状態に陥ることを
防ぐことができる。
【0029】更にこのブリッジ回路とPCIバス・デバ
イスを組み合わせることにより、個々のサイクル単位で
処理可能かどうかが決定されることになり、システムと
してのパフォーマンスを向上させることができる。
イスを組み合わせることにより、個々のサイクル単位で
処理可能かどうかが決定されることになり、システムと
してのパフォーマンスを向上させることができる。
【図1】本発明を適用できるPCIバス・システムの実
施例1を説明するためのブロック図である。
施例1を説明するためのブロック図である。
【図2】本発明を適用できるPCIバス・システムの実
施例2を説明するためのブロック図である。
施例2を説明するためのブロック図である。
【図3】従来例を説明するためのブロック図である。
101 CPU 102 ホスト・バス 103 PCIバス 104 システムメモリ 105 ホスト−PCI ブリッジ 106 読み出し用FIFO 107 書き込み用FIFO 108 通信用デバイス 109 受信用ステートマシーン 110 送信用ステートマシーン 201 CPU 202 ホスト・バス 203 PCIバス 204 システムメモリ 205 ホスト−PCIバス 206 ATMデバイス 207 MPEGデバイス 208 PCIバス・デバイス 301 CPU 302 ホスト・バス 303 PCIバス 304 システムメモリ 305 ホスト−PCIブリッジ 306 イニシエータ 307 PCIバス・デバイス 308 PCIバス・デバイス
Claims (2)
- 【請求項1】 読み出しデータ用のFIFOを備え、ホ
スト・バス側からのデータの読み出しに時間がかかる場
合、その読み出し要求を行ったPCIバス・デバイスに
対しリトライを要求し、PCIバスとは独立して読み出
しデータ用のFIFOへホスト・バス側からの読み出し
を行い、FIFOにデータが準備された段階ではじめて
そのPCIバス・デバイスに読み出しを許可するブリッ
ジ回路を用いることを特徴とするPCIバス・システ
ム。 - 【請求項2】 読み出しデータ用FIFOと書き込みデ
ータ用FIFOとを備え、PCIバスとは独立してホス
ト・バス側からの読み出しデータ用FIFOへの読み込
みとホスト・バス側への書き込みデータ用FIFOから
の書き込みを行うブリッジ回路と、読み出し要求につい
てリトライ状態にあっても必要に応じて適宜書き込み要
求を行うことができるPCIバス・デバイスとを用いる
ことにより、ホスト・バスからの読み出しリトライを行
っている状態にあっても書き込み処理を行えるようにし
た点を特徴とするPCIバス・システム。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8192152A JP2996179B2 (ja) | 1996-07-22 | 1996-07-22 | Pciバス・システム |
US08/895,984 US5958032A (en) | 1996-07-22 | 1997-07-17 | Data processing and communicating system with high throughput peripheral component interconnect bus |
EP97112278A EP0821311B1 (en) | 1996-07-22 | 1997-07-17 | Data processing and communicating system with high throughput peripheral component interconnect bus |
DE69719123T DE69719123T2 (de) | 1996-07-22 | 1997-07-17 | System zur Datenverarbeitung und -kommunikation mit PCI-Hochdurchsatzbus |
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