KR100230902B1 - 고 처리 능력의 주변 구성 요소 상호 접속 버스를가진데이터 처리 및 통신 시스템 - Google Patents

고 처리 능력의 주변 구성 요소 상호 접속 버스를가진데이터 처리 및 통신 시스템 Download PDF

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Abstract

데이터 통신 시스템은 중앙 처리 장치(10a) 및 시스템 메모리(10b)에 접속되는 호스트 버스(10c)와, 주변 구성 요소 상호 접속 버스를 사용할 권리를 각각 독립적으로 요구하는 제1 상태 머신(11f) 및 제2 상태 머신(11g)로 갖추어진 통신 디바이스(11c)와 호스트 버스 및 주변 구성 요소 상호 접속 버스 사이에 접속되며 데이터 기록용 선입선출 메모리(11j) 및 데이터 판독용 다른 선입선출 메모리(11h)를 갖는 버스 브리지 회로(11b)에 접속되는 주변 구성 요소 상호 접속 버스(11a)를 가지며, 이 버스 브리지 회로는 주변 구성 요소 상호 접속 버스를 사용할 권리를 제2 상태 머신에 할당하여, 메모리(10b)로부터 호스트 버스(10c)를 통하여 선입선출 메모리(11h)로의 데이터 전송을 완료할 때까지 기록 데이터 코드를 주변 구성 요소 상호 접속 버스를 통하여 선입선출 메모리(11j)에 전송함으로써, 주변 구성 요소 상호 접속의 처리 능력을 향상시키게 된다.

Description

고 처리 능력의 주변 구성 요소 상호 접속 버스를 가진 데이터 처리 및 통신 시스템
본 발명은 데이터 처리 및 통신 시스템에 관한 것으로, 특히, 고 처리 능력의 주변 구성 요소 상호 접속 버스를 가진 데이터 처리 및 통신 시스템에 관한 것이다.
버스 시스템은 전자 시스템의 필수 불가결한 구성 요소이며, 여러 종류의 버스 시스템이 제안되어 왔다. 호스트 버스 시스템은 중앙 처리 장치에 직접 접속된다. 한편, 주변 구성 요소 상호 접속 버스 시스템은 버스 브리지 회로를 통하여 중앙 처리 장치에 접속된다. 호스트 버스 시스템 및 주변 구성 요소 상호 접속 시스템이 데이터 처리/통신 시스템에 통합될 경우, 중앙 처리 장치 및 다른 구성 요소 디바이스는 두 버스 시스템을 독립적으로 사용한다.
주변 구성 요소 상호 접속 버스 시스템은 버스 마스터 기술(bus master technology)로 분류되고, 주변 상호 접속 버스 시스템은 데이터를 목적지에 전송하기 위한 임의의 구성 요소 디바이스에 할당될 수 있다. 구성 요소 디바이스에 할당된 버스 시스템은 "이니시에이터(initiator)"라 하며, 목적지를 "타겟"이라 한다.
중앙 처리 장치는 버스 브리지 회로를 통하여 주변 구성 요소 상호 접속 버스 시스템 상의 구성 요소 디바이스를 액세스할 수 있으며, 이니시에이터는 호스트 버스 시스템 상의 시스템 메모리를 타겟으로서 특정화할 수 있다.
1 이상의 구성 요소 디바이스가 동시에 주변 구성 요소 상호 접속 버스 시스템에 액세스를 요구할 경우, 버스 브리지 회로는 중재자로서 작용하며, 구성 요소 디바이스의 하나가 주변 구성 요소 상호 접속 버스 시스템에 액세스하는 것을 허용한다. 선입선출 메모리(first-in-first-out memory)는 주변 구성 요소 상호 접속 버스 시스템 및 호스트 버스 시스템 간의 독립성을 보장한다.
하지만, 주변 구성 요소 상호 접속 시스템의 성능은 버스 브리지 회로에 의존적이며, 시스템 설계자를 만족시키지 않는다.
도 1은 데이터 처리/통신 시스템의 일반적인 예를 설명한다. 호스트 버스(1) 및 주변 구성 요소 상호 접속 버스(2)는 종래의 데이터 처리/통신 시스템에 통합된다. 중앙 처리 장치(3) 및 시스템 메모리(4)는 호스트 버스(1)에 접속되며, 버스 브리지 회로(5)는 호스트 버스(1) 및 주변 구성 요소 상호 접속 버스(2) 사이에 접속된다. 3 개의 구성 요소 디바이스(6, 7 및 8)는 주변 구성 요소 상호 접속 버스(2)에 접속되고, 구성 요소 디바이스(6)는 이하의 설명에서 이니시에이터로서 작용하는 것으로 가정된다.
중앙 처리 장치(3)는 종종 호스트 버스(1)를 통하여 시스템 메모리(4)에 액세스하며, 이러한 이유로, 호스트 버스(1)는 구성 요소 디바이스(6, 7 및 8)에 좀처럼 할당되지 않는다. 구성 요소 디바이스(6)가 시스템 메모리(4)에 액세스할 경우, 호스트 버스 시스템(1)을 사용할 권리 뿐만 아니라 주변 구성 요소 상호 접속 버스(2)를 사용할 권리를 요구한다. 주변 구성 요소 상호 접속 버스(2)를 사용할 권리가 이니시에이터(6)에 쉽게 부여되더라도, 중앙 처리 장치(3)에 의한 사용으로 호스트 버스(1)에 대한 허가를 얻기란 어렵다. 이러한 이유로, 구성 요소 디바이스(6)는 호스트 버스(1)에 액세스하기 위한 허가를 기다리고, 이니시에이터(6)는 주변 구성 요소 상호 접속 버스(2)를 사용할 권리를 계속해서 보존한다. 따라서, 주변 구성 요소 상호 접속 버스(1) 상의 구성 요소 디바이스가 호스트 버스 상의 구성 요소 디바이스와 통신할 경우, 호스트 버스(1)의 상태는 주변 구성 요소 상호 접속 버스(2)의 성능에 영향을 주며, 구성 요소 디바이스는 호스트 버스(1)의 비지 상태(busy state) 동안 유휴(idle) 상태로 남아 있다.
포스티드 기록 기술(posted write technology)아 제안되어 왔다. 선입선출 메모리는 버스 브리지 회로(5)에 장치되어 있으며, 이니시에이터(6)는 선입선출 메모리에 데이터를 기록해 넣는다. 데이터가 선입선출 메모리에 저장될 경우, 데이터 페이즈가 종료되고, 주변 구성 요소 상호 접속 버스(2)는 다른 구성 요소 디바이스에 의해 액세스 가능해진다. 버스 브리지 회로(5)는 호스트 버스(1)가 개방될 경우, 선입선출 메모리로부터 시스템 메모리(4)로 데이터를 전송한다. 따라서, 포스티드 기록 기술은 주변 구성 요소 상호 접속 버스(2)의 성능을 향상시킨다.
하지만, 종래의 포스티드 기록 기술은 데이터 기록으로부터 시스템 메모리(4)로의 지연을 제거할 뿐이다. 구성 요소 디바이스(6)가 시스템 메모리(4)에 저장된 데이터를 인출하려고 시도할 때, 데이터는 시스템 메모리(4)로부터 호스트 버스(1) 및 주변 구성 요소 상호 접속 버스(2)를 통하여 구성 요소 디바이스(6)로 직접 전송된다. 따라서, 구성 요소 디바이스(6)는 주변 구성 요소 상호 접속 버스(2)를 사용할 권리 및 시스템 메모리(4)에 저장된 데이터를 인출하기 위해 호스트 버스(1)를 사용할 권리를 요구한다. 하지만, 호스트 버스(1)가 계속해서 비지 상태일 경우, 구성 요소 디바이스(6)는 주변 구성 요소 상호 접속 버스(2)를 사용할 권리를 보유한다. 이런 이유로, 버스 브리지 회로(5)는 주변 구성 요소 상호 접속 버스(2)를 다른 구성 요소 디바이스(7/8)에 사용할 권리를 부여할 수 없으며, 주변 구성 요소 상호 접속 버스(2)의 처리 능력이 저하된다. 이러한 오랜 대기 상태(wait)는 호스트 버스(1)의 비지 상태하에서 주변 구성 요소 상호 접속 버스(2)에 액세스하려는 허가의 결과로 나타날 수 있다. 특히, 비지 상태가 오랜 기간 계속될 경우, 버스 브리지 회로(5)는 구성 요소 디바이스(6)가 액세스를 재시도하기를 요구하고, 버스 요구를 거부한다. 이러한 상황에서, 구성 요소 디바이스(6)는 버스 브리지 회로(5)에 버스 요구를 반복하지만; 구성 요소 디바이스(6)는 주변 구성 요소 상호 접속 버스(2)를 사용할 권리를 계속해서 보유한다. 이는 다른 구성 요소 디바이스(7/8)가 주변 구성 요소 상호 접속 버스(2)를 사용할 수 없음을 의미한다. 아울러, 구성 요소 디바이스(6)가 시스템 메모리(4)로부터 판독에 대한 버스 요구의 반복시 시스템 메모리(4)에 새로운 데이터를 기록할 필요가 있더라도, 기록 요구는 판독 완료까지 연기된다. 구성 요소 디바이스(6)가 통신 디바이스일 경우, 시스템 메모리(4)로부터 판독 요구는 데이터 송신을 위해 수행되고, 수신 데이터를 시스템 메모리에 저장하기 위해 기록 요구가 발생된다. 하지만, 기록 요구가 오랫 동안 연기될 경우, 수신 데이터를 손실할 수 있다.
호스트 버스(1)의 유휴 상태 하에서 구성 요소 디바이스(6)에 주변 구성 요소 상호 접속 버스(2)를 사용할 권리가 부여된다 하더라도, 중앙 처리 장치가 구성 요소 디바이스(6)보다 우선 순위를 가지며, 중앙 처리 장치(3)는 시스템 메모리(4)로부터 구성 요소 디바이스(6)로의 데이터 전송을 방해한다. 이 때문에, 오랜 대기 상태가 야기된다.
따라서, 본 발명의 주요 목적은 주변 구성 요소 상호 접속 버스 시스템의 처리 능력을 향상시키는 데이터 처리/통신 시스템을 제공하는 것이다.
위의 목적을 달성하기 위하여, 본 발명은 판독 정보를 저장하기 위한 버스 브리지 회로에 임시 데이터 저장을 제공할 것을 제안한다.
본 발명의 한 양상에 따르면, 제1 정보 부분을 저장하기 위한 메모리, 메모리로부터의 제1 정보 부분을 전달하기 위한 메모리에 접속되는 버스, 및 버스에 접속되고 제1 우선 순위를 가지며 버스를 통해 메모리와 통신 가능한 제1 구성 요소 디바이스를 포함하는 제1 데이터 처리 부 시스템; 및 제1 정보 부분 및 제2 정보 부분을 전달하기 위한 주변 구성 요소 상호 접속 버스, 주변 구성 요소 상호 접속 버스에 접속되고 주변 구성 요소 상호 접속 버스에 제2 정보 부분을 공급하는 적어도 제2 구성 요소 디바이스, 및 버스 및 주변 구성 요소 상호 접속 버스에 접속되고 제1 우선 순위보다 낮은 제2 우선 순위를 갖는 버스 브리지 회로, 및 제1 일시 메모리로의 제1 정보 부분의 데이터 전송이 종료될 때까지 적어도 하나의 제2 구성 요소 디바이스가 주변 구성 요소 상호 접속 버스에 제2 정보 부분을 공급할 수 있도록 하기 위하여, 제1 정보 부분을 저장함과 동시에 적어도 제2 구성 요소 디바이스에 주변 구성 요소 상호 접속 버스를 사용할 권리를 할당하기 위한 제1 일시 메모리를 포함하는 제2 데이터 처리 부 시스템을 구비하는 데이터 처리 시스템이 제공되어 있다.
도 1은 종래의 데이터 처리/통신 시스템의 배치를 도시한 블록도.
도 2는 본 발명에 따른 데이터 처리/통신 시스템의 배치를 도시한 블록도.
도 3은 본 발명에 따른 다른 데이터 처리/통신 시스템의 배치를 도시한 블록도.
＜도면의 주요 부분에 대한 부호의 설명＞
10, 20 : 제1 데이터 처리 부 시스템
11, 21 : 제2 데이터 처리 부 시스템
11f : 제1 상태 머신
11g : 제2 상태 머신
21c : 비동기 전송 모드 디바이스
21d : 동 화상 표준화 그룹 디바이스
실시예
제1 실시예
도면 중 도 2를 참조하면, 본 발명을 구체화하는 데이터 처리/통신 시스템은 크게 데이터 처리 부 시스템(10) 및 데이터 통신 부 시스템(11)을 포함한다. 데이터 처리 부 시스템(10)은 중앙 처리 장치(10a), 시스템 메모리(10b), 및 중앙 처리 장치(10a) 및 시스템 메모리(10b)에 접속되는 호스트 버스(10c)를 포함한다. 중앙 처리 장치(10a)는 호스트 버스(10c)를 통하여 시스템 메모리(10b)에 저장된 데이터 코드를 인출해내고, 데이터 정보를 데이터 코드로 처리한다. 데이터 처리 부 시스템(10) 및 통신 부 시스템(11) 사이에 시스템 메모리(10b)를 공유하며, 통신 부 시스템(11)은 데이터 코드들을 시스템 메모리(10b)에 기록하고 이들을 시스템 메모리(10b)로부터 판독해낸다.
통신 부 시스템(11)은 주변 구성 요소 상호 접속 버스(11a), 버스 브리지 회로(11b), 및 복수의 구성 요소 디바이스(11c, 11d 및 11e)를 포함한다. 버스 브리지 회로(11b)는 호스트 버스(11c)에 접속되고, 버스 브리지 회로(11b) 및 구성 요소 디바이스(11c/11d/11e)는 주변 구성 요소 상호 접속 버스(11a)에 접속된다. 이런 이유로, 각각의 구성 요소 디바이스(11c/11d/11e)는 데이터 코드를 기록하고 이 데이터 코드를 시스템 메모리(10b)로부터 주변 구성 요소 상호 접속 버스(11a), 버스 브리지 회로(11b) 및 호스트 버스(10c)를 통하여 판독해 낸다.
구성 요소 디바이스(11c)의 적어도 하나는 통신 디바이스에 의해 실행되고, 데이터 송신용 제1 상태 머신(11f) 및 데이터 수신용 제2 상태 머신(11g)은 통신 디바이스(11c)에서 통합된다. 통신 디바이스(11c)에서 데이터 코드의 전송이 요구될 경우, 제1 상태 머신(11f)은 시스템 메모리(10b)로부터 버스 브리지 회로(11b)를 통하여 데이터 코드들을 판독해 내고, 이들을 목적지에 전송한다.
한편, 데이터 코드가 통신 디바이스(11c)에 도달할 경우, 제2 상태 머신(11g)은 데이터 코드들을 버스 브리지 회로(11b)를 통하여 시스템 메모리(10b)에 기록한다.
임시 데이터 저장은 데이터 전송을 위해 요구된다. 이러한 이유로, 데이터 판독용 선입선출 메모리(11h) 및 데이터 기록용 선입선출 메모리(11j)는 버스 브리지 회로(11b)에서 통합된다. 통신 디바이스(11c)에서 목적지에 데이터 코드들을 전송할 것이 요구될 경우, 데이터 코드들은 시스템 메모리(10b)로부터 버스 브리지 회로(11b)에 전송되고, 선입선출 메모리(11h)에 임시로 저장된다.
한편, 통신 디바이스(11c)가 시스템 메모리(10b)에 데이터 코드들을 기록하려고 시도할 경우, 데이터 코드는 제2 상태 머신(11g)으로부터 선입선출 메모리(11j)에 전송되어 임시 저장된다.
전송될 데이터 코드가 시스템 메모리(10b)에 저장된다고 가정해 보면, 통신 디바이스(11c)에 데이터 코드의 목적지로의 전송이 요구될 경우, 제 1 상태 머신(11f)은 주변 구성 요소 상호 접속 버스(11a)를 사용하도록 버스 요구를 보내고, 버스 브리지 회로(11b)가 호스트 버스(10c)를 사용할 권리를 얻도록 요구한다. 호스트 버스(10c)가 저속으로 데이터 코드를 전송하도록 동작하거나 비지 상태에 있을 경우, 버스 브리지 회로(11b)는 제1 상태 머신(11f)에게 버스 요구를 취소할 것을 명령하고, 그를 재시도할 것을 요구한다. 버스 브리지 회로(11b)는 호스트 버스(10c)의 상태를 모니터하고, 호스트 버스(10c)가 우선 순위가 더 높은 구성 요소 디바이스에 의해 점유되지 않는 동안 데이터 코드를 시스템 메모리(10b)로부터 선입선출 메모리(11h)로 전송한다. 제1 상태 머신(11f)은 버스 요구를 반복하고, 버스 브리지 회로(11b)는 버스 요구를 거부하며, 시스템 메모리(10b)로부터 선입선출 메모리(11h)로의 데이터 전송이 완료될 때까지 재시도를 반복할 것을 제1 상태 머신(11f)에게 명령한다. 데이터 전송의 완료에 따라, 버스 브리지 회로(11b)는 제1 상태 머신(11f)으로부터 버스 요구를 수락하고, 데이터 코드들은 선입선출 메모리(11h)로부터 주변 구성 요소 상호 접속 버스(11a)를 통하여 제1 상태 머신(11f)으로 전송된다. 따라서, 주변 구성 요소 상호 접속 버스(11a)는 데이터 코드들이 선입선출 메모리(11h)에 저장될 때까지 임의의 구성 요소 디바이스에 할당될 수 있으며, 주변 구성 요소 상호 접속 버스(11a)의 처리 능력이 향상된다.
선입선출 메모리(11h)로의 데이터 전송이 종료되기 전에 제2 상태 머신(11g)에 새로운 데이터 코드들이 도달할 경우, 제2 상태 머신(11g)은 버스 브리지 회로(11b)에게 새로운 데이터 코드들을 시스템 메모리(10b)에 기록할 것을 요구한다. 버스 브리지 회로(11b)는 주변 구성 요소 상호 접속 버스(11a)를 사용할 권리를 제2 상태 머신(11g)에 할당하고, 새로운 데이터 코드들은 제2 상태 머신(11g)으로부터 주변 구성 요소 상호 접속 버스(11a)를 통하여 선입선출 메모리(11j)에 전송된다. 호스트 버스(10c)를 사용할 권리가 버스 브리지 회로(11b)에 할당될 경우, 버스 브리지 회로(11b)는 새로운 데이터 코드를 시스템 메모리(10b)에 기록한다. 따라서, 선입선출 메모리(11h)로부터 제1 상태 머신(11f)으로의 데이터 전송 이전에 새로운 데이터 코드가 선입선출 메모리(11j)에 전송되며, 이 코드는 시스템 메모리에 전송 전에 손실되지 않는다.
제2 실시예
도면 중 도 3을 참조하면, 본 발명을 구체화하는 데이터 통신 시스템은 크게 주 데이터 처리 부 시스템(20) 및 주변 데이터 처리 부 시스템(21)을 포함한다. 데이터 처리 부 시스템(20)은 중앙 처리 장치(20a), 시스템 메모리(20b), 및 중앙 처리 장치(20a) 및 시스템 메모리(20b)에 접속되는 호스트 버스(20c)를 포함한다. 중앙 처리 장치(20a)는 호스트 버스(20c)를 통하여 시스템 메모리(20b)에 저장된 데이터 코드를 인출하며, 데이터 정보를 데이터 코드로 처리한다. 주 데이터 처리 부 시스템(20) 및 주변 데이터 처리 부 시스템(21) 사이에 시스템 메모리(20b)가 공유한다.
주변 데이터 처리 부 시스템(21)은 호스트 주변 구성 요소 상호 접속 브리지(21a), 주변 구성 요소 상호 접속 버스 디바이스(21b), 비동기 전송 모드 디바이스(21c), 동 화상 표준화 그룹 디바이스(moving picture experts group device: 21d) 및 주변 구성 요소 상호 접속 버스(21e)를 포함한다. 호스트 주변 구성 요소 상호 접속 브리지 회로(21a)는 회로 배치에 있어서 버스 브리지 회로(11b)와 유사하며, 여기에서 데이터 판독용 선입선출 메모리 및 데이터 기록용 선입선출 메모리가 통합된다. 비동기 전송 모드 디바이스(21c)는 외부 디바이스(도시 생략)로부터 데이터 코드를 수신하며, 다음과 같이, 호스트 주변 구성 요소 상호 접속 브리지 회로(21a)의 제어 하에서 동 화상 표준화 그룹 디바이스(21d) 또는 시스템 메모리(20b)에 데이터 코드를 전송한다.
주변 구성 요소 상호 접속 버스 디바이스(21b)는 호스트 주변 구성 요소 상호 접속 브리지 회로(21a)가 주변 구성 요소 상호 접속 버스(21e)를 사용할 권리를 할당하여 호스트 버스(20c)를 사용할 권리를 얻을 것을 요구하는 것으로 가정된다. 하지만, 호스트 버스(20c)는 비지 상태에 있고, 호스트 주변 구성 요소 상호 접속 브리지 회로(21a)는 호스트 버스(20c)를 사용할 권리를 얻을 수 없게 되었다. 호스트 주변 구성 요소 상호 접속 브리지 회로(21a)는 주변 구성 요소 상호 접속 버스(21e)에 대한 버스 요구를 거부하고, 주변 구성 요소 상호 접속 버스 디바이스(21b)가 재시도할 것을 명령하였다. 주변 구성 요소 상호 접속 버스 디바이스(21b)는 주변 구성 요소 상호 접속 버스(21e)에 대한 버스 요구를 반복한다.
이러한 상황에서, 비동기 전송 모드 디바이스(21c)에 새로운 코드들이 도달하고, 비동기 전송 모드 디바이스(21c)는 주변 구성 요소 상호 접속 버스(21e)에 대한 버스 요구를 호스트 주변 구성 요소 상호 접속 브리지 회로(21a)에 보내어, 동 화상 표준화 그룹 디바이스(21d)에 새로운 데이터 코드들을 전송하게 된다. 주변 구성 요소 상호 접속 버스 디바이스(21b)가 버스 요구를 주기적으로 반복하더라도, 호스트 주변 구성 요소 상호 접속 브리지 회로(21a)는 임의의 다른 디바이스에 주변 구성 요소 상호 접속 버스(21e)를 할당할 수 있다. 이러한 이유로, 비동기 전송 모드 디바이스(21c)는 주변 구성 요소 상호 접속 버스(21e)를 사용할 권리를 얻게 되고, 새로운 데이터 코드들은 주변 구성 요소 상호 접속 버스(21e)를 통하여 동 화상 표준화 그룹 디바이스(21d)에 전송된다. 동 화상 표준화 그룹 디바이스(21d)는 새로운 데이터 코드 상에 포함된 데이터 정보를 처리한다. 시스템 메모리(20b)로부터 데이터 판독용 선입선출 메모리로의 데이터 전송의 완료에 따라, 호스트 주변 구성 요소 상호 접속 브리지 회로(21a)는 주변 구성 요소 상호 접속 버스 디바이스(21b)가 주변 구성 요소 상호 접속 버스(21e)를 사용하는 것을 허용하고, 데이터 코드들은 데이터 판독용 선입선출 메모리로부터 주변 구성 요소 상호 접속 버스(21e)를 통하여 주변 구성 요소 상호 접속 버스 디바이스(21b)로 전송된다.
비동기 전송 모드 디바이스(21c)가 동일한 상황에서 시스템 메모리(20b)로 새로운 데이터 코드들을 전송하도록 요구될 경우, 비동기 전송 모드 디바이스는 호스트 주변 구성 요소 상호 접속 브리지 회로(21a)가 주변 구성 요소 상호 접속 버스(21e)를 사용할 권리를 할당하여 호스트 버스(20c)를 사용할 권리를 얻을 것을 요구한다. 호스트 주변 구성 요소 상호 접속 브리지 회로(21a)에 호스트 버스(20c)를 사용할 권리가 할당된다 하더라도, 호스트 주변 구성 요소 상호 접속 브리지 회로(21a)는 주변 구성 요소 상호 접속 버스(21e)를 사용할 권리를 비동기 전송 모드 디바이스(21c)에 할당하고, 새로운 데이터 코드들을 데이터 기록용 선입선출 메모리에 저장한다.
호스트 주변 구성 요소 상호 접속 브리지 회로(21a)가 호스트 버스(20c)를 사용할 권리를 얻게 될 경우, 데이터 코드들은 데이터 기록용 선입선출 메모리로부터 시스템 메모리(20b)로 전송되며, 시스템 메모리(20b)에 저장된다.
전술한 설명에서 알 수 있는 바와 같이, 본 발명에 따른 버스 브리지 회로는 데이터 기록용 및 데이터 판독용으로 사용되는 적어도 두 개의 임시 데이터 메모리를 가지며, 판독용 선입선출 메모리로의 데이터 전송 동안 주변 구성 요소 상호 접속 버스(21e)에 접속되는 구성 요소 디바이스 중 임의의 하나에 주변 구성 요소 상호 접속 버스를 사용할 권리를 할당한다. 이 때문에, 주변 구성 요소 상호 접속 버스의 처리 능력은 향상된다.
아울러, 두 상태 머신이 장치된 구성 요소 디바이스는 데이터 판독용 선입선출 메모리로부터 다른 상태 머신으로의 데이터 전송을 위한 버스 요구를 반복하는 동안 데이터 기록용 선입선출 메모리에 새로운 데이터 코드들을 기록할 수 있다. 이로써, 처리 능력을 향상시킬 뿐만 아니라, 손실 데이터를 방지할 수 있다.
지금까지 본 발명의 특정 실시예에 관하여 예시 및 설명하였으나, 본 발명의 정신 및 범위를 벗어나지 않고서 여러 가지 변경 및 수정이 가능함은 당업자에게 명백해질 것이다. 예를 들면, 선입선출 메모리는 다른 종류의 임시 데이터 저장기로 대체될 수 있다. 호스트 주변 구성 요소 상호 접속 브리지 회로(21a)는 데이터 코드들이 비동기 전송 모드 디바이스(21c)로부터 다른 구성 요소 디바이스(21b/21d)에 전송되는 한, 데이터 판독용 선입선출 메모리만을 가질 수 있다.

Claims (6)

1) ① 제1 정보 부분(first pieces of information)을 저장하기 위한 메모리(10b; 20b),
② 상기 메모리에 접속되며, 상기 메모리로부터 상기 제1 정보 부분을 전달하기 위한 버스(10c; 20c), 및
③ 상기 버스에 접속되고, 제 1우선 순위를 가지며, 상기 버스를 통하여 상기 메모리와 통신 가능한 제1 구성 요소 디바이스(10a; 20a)
를 포함하는 제1 데이터 처리 부 시스템(10; 20); 및
2) ① 상기 제1 정보 부분 및 제2 정보 부분을 전달하기 위한 주변 구성 요소 상호 접속 버스(peripheral component interconnect bus: 11a, 21e),
② 상기 주변 구성 요소 상호 접속 버스에 접속되고, 상기 주변 구성 요소 상호 접속 버스에 상기 제2 정보 부분을 공급하는 적어도 하나의 제2 구성 요소 디바이스(11c; 21c), 및
③ 상기 버스 및 상기 주변 구성 요소 상호 접속 버스에 접속되고, 우선 순위가 상기 제1 우선 순위보다 낮은 제2 우선 순위를 갖는 버스 브리지 회로(11b; 21a)
를 포함하는 제2 데이터 처리 부 시스템(11; 21)
을 구비하는 데이터 처리 시스템에 있어서,
상기 버스 브리지 회로(11b; 21a)는 상기 제1 정보 부분을 저장하기 위한 제1 일시 메모리(11h)를 포함하며, 상기 제1 일시 메모리로의 상기 제1 정보 부분의 데이터 전송이 종료될 때까지 상기 적어도 하나의 제2 구성 요소 디바이스가 상기 주변 구성 요소 상호 접속 버스에 상기 제2 정보 부분을 전송할 수 있도록 하기 위하여 상기 적어도 하나의 제2 구성 요소 디바이스에 상기 주변 구성 요소 상호 접속 버스를 사용할 권리를 할당하는 것을 특징으로 하는 데이터 처리 시스템.
제1항에 있어서, 상기 버스 브리지 회로(11b)는 상기 주변 구성 요소 상호 접속 버스를 통하여 공급되는 상기 제2 정보 부분을 저장하기 위한 제2 일시 메모리(11j)를 가지며, 상기 제2 정보 부분을 저장하기 위하여 상기 메모리(10b)에 상기 제2 정보 부분을 전송하는 것을 특징으로 하는 데이터 처리 시스템.
제2항에 있어서, 상기 적어도 하나의 제2 구성 요소 디바이스(11c)는
상기 버스 브리지 회로가 자체에 상기 주변 구성 요소 상호 접속 버스를 사용할 권리를 할당할 경우, 상기 제1 일시 메모리로부터 상기 주변 구성 요소 상호 접속 버스에 공급되는 상기 제 1 정보 부분을 수신하기 위한 것으로, 상기 버스 브리지 회로에 상기 권리를 요구하는 제1 상태 머신(11f), 및
상기 버스 브리지 회로가 자체에 상기 권리를 할당할 경우, 상기 주변 구성 요소 상호 접속 버스를 통하여 상기 제2 일시 메모리에 상기 제2 정보 부분을 공급하기 위한 것으로, 상기 제1 상태 머신과 무관하게 상기 권리를 요구하는 제2 상태 머신(11g)
을 포함하는 것을 특징으로 하는 데이터 처리 시스템.
제3항에 있어서, 상기 제1 상태 머신(11f)은 상기 제1 정보 부분을 송신하기 위하여 외부 디바이스와 통신하며, 상기 제2 상태 머신(11g)은 상기 제1 정보 부분을 수신하기 위하여 외부 디바이스와 통신하는 것을 특징으로 하는 데이터 처리 시스템.
제1항에 있어서, 상기 제2 데이터 처리 부 시스템은
상기 주변 구성 요소 상호 접속 버스(21e)에 접속되고, 상기 버스 브리지 회로(21a)가 상기 적어도 하나의 제2 구성 요소 디바이스(21c)에 상기 권리를 할당할 경우, 상기 주변 구성 요소 상호 접속 버스로부터 상기 제1 정보 부분을 수신하는 제3 구성 요소 디바이스(21d)를 더 포함하는 것을 특징으로 하는 데이터 처리 시스템.
제5항에 있어서, 상기 적어도 하나의 제2 구성 요소 디바이스 및 상기 제3 구성 요소 디바이스는 각각 비동기 전송 모드 디바이스(21c) 및 동 화상 표준화 그룹 디바이스(moving picture experts group device: 21d)인 것을 특징으로 하는 데이터 처리 시스템.
KR1019970033956A 1996-07-22 1997-07-21 고 처리 능력의 주변 구성 요소 상호 접속 버스를가진데이터 처리 및 통신 시스템 KR100230902B1 (ko)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2996179B2 (ja) * 1996-07-22 1999-12-27 日本電気株式会社 Ｐｃｉバス・システム
US6882651B1 (en) * 1998-12-02 2005-04-19 Nortel Networks Limited Flow control of data units across a bus bridge and inter-bus communication system employing same
US6209054B1 (en) * 1998-12-15 2001-03-27 Cisco Technology, Inc. Reliable interrupt reception over buffered bus
US6725312B1 (en) 2000-11-02 2004-04-20 Cml Versatel Inc. Bus architecture for high reliability communications in computer system
JP3870717B2 (ja) * 2001-05-14 2007-01-24 セイコーエプソン株式会社 データ転送制御装置及び電子機器
US7124214B2 (en) * 2003-03-28 2006-10-17 Via Technologies Inc. Method and related apparatus for controlling a peripheral device to transfer data to a bus
CN102411553B (zh) * 2011-08-01 2014-04-30 北京航空航天大学 基于cpci总线的1553b协议数据通信及串行加载模块
US9774536B2 (en) * 2011-11-15 2017-09-26 Intel Corporation Link status buffer flow control management
CN103346931B (zh) * 2013-07-10 2016-01-13 北京航天自动控制研究所 一种1553b总线监听系统

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5768548A (en) * 1992-04-15 1998-06-16 Intel Corporation Bus bridge for responding to received first write command by storing data and for responding to received second write command by transferring the stored data
US5553310A (en) * 1992-10-02 1996-09-03 Compaq Computer Corporation Split transactions and pipelined arbitration of microprocessors in multiprocessing computer systems
JPH06139186A (ja) * 1992-10-23 1994-05-20 Mitsubishi Electric Corp バス制御方式
US5631906A (en) * 1993-03-11 1997-05-20 Liu; Zheng Medium access control protocol for single bus fair access local area network
JPH07121474A (ja) * 1993-10-21 1995-05-12 Ricoh Co Ltd 情報処理装置
US5613075A (en) * 1993-11-12 1997-03-18 Intel Corporation Method and apparatus for providing deterministic read access to main memory in a computer system
US5546546A (en) * 1994-05-20 1996-08-13 Intel Corporation Method and apparatus for maintaining transaction ordering and arbitrating in a bus bridge
US5594882A (en) * 1995-01-04 1997-01-14 Intel Corporation PCI split transactions utilizing dual address cycle
JP2996179B2 (ja) * 1996-07-22 1999-12-27 日本電気株式会社 Ｐｃｉバス・システム

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