JPH07121474A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 主記憶装置と周辺制御装置との間でデータ転
送を行なう時に、ＤＭＡ制御装置によるバス専有時間を
短縮してシステム全体の動作効率を向上する。 【構成】 ＣＰＵ１とＲＡＭ２（主記憶装置）とを結ぶ
メモリバス４と、周辺制御装置５，６を結ぶ周辺バス７
とを設け、ＤＭＡ制御装置８のシーケンス制御回路１１
は、データバッファ回路１２とＲＡＭ２との間のＤＭＡ
転送中だけメモリバス４を専有し、データバッファ回路
１２と周辺制御装置５又は６との間のＤＭＡ転送中だけ
周辺バス７を専有するように制御する。従って、ＤＭＡ
制御装置８によるメモリバス４及び周辺バス７の専有時
間がそれぞれ短縮され、ＣＰＵ１及び周辺制御装置５，
６の、従ってシステム全体の動作効率が向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は主記憶装置と複数の周
辺制御装置との間のデータ転送を制御するＤＭＡ制御装
置を備えた情報処理装置に関する。

【０００２】

【従来の技術】従来のＤＭＡ制御装置を備えた情報処理
装置は、中央処理装置（以下「ＣＰＵ」という），主記
憶装置，複数の周辺制御装置，ＤＭＡ制御装置等が互い
に１系統のバスで結ばれ、主記憶装置と周辺制御装置と
の間でデータ転送を行う場合には、ＤＭＡ制御装置の制
御によって、ＣＰＵを介して行なうデータ転送よりも遙
かに速いＤＭＡ（ダイレクト・メモリ・アクセス）転送
が行なわれていた。

【０００３】しかしながら、一般に主記憶装置のアクセ
ス速度に比べて遅い周辺制御装置のアクセス速度によっ
てＤＭＡ転送速度が抑えられるから、その間ＤＭＡ制御
装置がバスを専有してＣＰＵの動作は停止するため、Ｃ
ＰＵの動作効率が低下するという問題があった。

【０００４】そのため、例えば特開平４−１６９９５４
号公報に示されたように、ＣＰＵとメモリとを結ぶメモ
リバスと、複数の周辺制御装置を結ぶペリフェラルバス
と、両バスの間に挿入したバッファとを設け、メモリバ
スでの転送速度をメモリに合わせ、ペリフェラルバスで
の転送速度を周辺制御装置に合せることにより、ＤＭＡ
転送時のメモリバスの専有時間を少なくする提案があっ
た。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
提案は、それ以前のＤＭＡ転送に比べて、ＤＭＡ転送時
のメモリバスの専有時間が少なくなり、ＣＰＵの動作効
率が或る程度向上するという効果はあるが、以下述べる
ような各種の問題があるため、情報処理装置の全システ
ムの動作効率を向上するまでには到らなかった。

【０００６】先ず、ＤＭＡ転送時のペリフェラルバスの
専有時間は、上記公報の第３図及び第４図に示されたよ
うに、それ以前のＤＭＡ転送ではＴ１又はＴ４の時間だ
けで済んでいたのに対して、それぞれＴ２又はＴ３が加
わった分だけ長くなっている。従って近い将来、周辺制
御装置例えば入出力制御装置等のアクセス速度が現在以
上に向上した場合にも、その動作効率が抑えられること
になる。

【０００７】次に、一般にＤＭＡ転送時に１回の転送デ
ータ長が殆んど無制限である主記憶装置のデータ長に比
べて、周辺制御装置の転送データ長は遙かに短かいた
め、ＤＭＡ制御装置によるメモリバスの専有時間のうち
コントロール信号の交換に要する時間の割合が大きくな
って、ＣＰＵの動作効率の向上を妨げているという問題
があった。

【０００８】さらに、情報処理装置のＣＰＵは、近時８
ビットから１６ビット，３２ビットさらに６４ビットと
急速にデータ幅が増加し、それに伴って主記憶装置のデ
ータ幅が増大しているにも拘らず、大多数の周辺装置及
び周辺制御装置は以前の情報処理装置との互換性を維持
するため、データ幅が８ビットになっているものが多
い。従って、そのままＤＭＡ転送すれば、データ幅の差
だけ無意味なデータが送られたり、逆にデータ欠落等の
重大事故を発生する恐れがあった。

【０００９】この発明は上記の点に鑑みてなされたもの
であり、主記憶装置と周辺制御装置との間でデータ転送
を行なう時に、ＤＭＡ制御装置による第１のバスの専有
時間をさらに短縮すると共に、第２のバスの専有時間を
も短縮させ、情報処理装置の全システムの動作効率を向
上させることを目的とする。

【００１０】

【課題を解決するための手段】この発明は上記の目的を
達成するため、中央処理装置と主記憶装置と複数の周辺
制御装置と、主記憶装置と複数の周辺制御装置との間の
データ転送を制御するＤＭＡ制御装置とからなる情報処
理装置において、中央処理装置と主記憶装置とを結ぶ第
１のバスと、複数の周辺制御装置を互いに結ぶ第２のバ
スとを設け、ＤＭＡ制御装置は第１のバスを介して主記
憶装置と結ばれ該主記憶装置のアクセス速度でＤＭＡ転
送を行ない、第２のバスを介して周辺制御装置と結ばれ
該周辺制御装置のアクセス速度でＤＭＡ転送を行なう手
段であり、該ＤＭＡ制御装置内に、主記憶装置との間の
ＤＭＡ転送期間中だけ第１のバスを専有し、周辺制御装
置との間のＤＭＡ転送期間中だけ第２のバスを専有する
バス専有時間制御手段を設けたものである。

【００１１】また、Ｎを２以上の整数として、ＤＭＡ制
御装置内に、第２のバスを介した周辺制御装置との間で
は予め設定したデータ長毎にＤＭＡ転送を行ない、第１
のバスを介した主記憶装置との間では予め設定したデー
タ長のＮ倍のデータ長毎にＤＭＡ転送を行なうデータ長
制御手段を設けるとよい。

【００１２】さらに、ＤＭＡ制御装置内に、第１又は第
２のバスを介してＤＭＡ転送を行なう時に、該第１又は
第２のバスのデータ幅に応じてそれぞれデータ幅を変換
するデータ幅変換手段を設けてもよい。

【００１３】

【作用】上記のように構成した情報処理装置において
は、ＤＭＡ制御装置内に設けたバス専有時間制御手段
は、ＤＭＡ制御装置が主記憶装置との間で第１のバスを
介して主記憶装置のアクセス速度でＤＭＡ転送を行なう
場合に該ＤＭＡ転送の期間中だけ第１のバスを専有する
ように制御し、ＤＭＡ制御装置が周辺制御装置との間で
第２のバスを介して周辺制御装置のアクセス速度でＤＭ
Ａ転送を行なう場合に該ＤＭＡ転送の期間中だけ第２の
バスを専有するように制御する。

【００１４】したがって、ＣＰＵの動作効率を向上させ
るのみならず、同様に周辺制御装置の動作効率をも向上
させることが出来る。

【００１５】また、ＤＭＡ制御装置内に設けたデータ長
制御装置は、ＤＭＡ制御装置と周辺制御装置との間では
予め設定したデータ長毎にＤＭＡ転送を行ない、ＤＭＡ
制御装置と主記憶装置との間では予め設定したデータ長
のＮ倍のデータ長毎にＤＭＡ転送を行なうように制御す
る。

【００１６】すなわち、周辺制御装置から主記憶装置に
データを転送する場合は、ＤＭＡ制御装置はＮ回に分け
て周辺制御装置からＤＭＡ転送されたデータをまとめ
て、主記憶装置に１回でＤＭＡ転送し、主記憶装置から
周辺制御装置にデータを転送する場合は、ＤＭＡ制御装
置は主記憶装置から１回でＤＭＡ転送されたデータを分
割して、周辺制御装置にＮ回に分けてＤＭＡ転送する。

【００１７】したがって、ＤＭＡ制御装置による第１の
バスの専有時間のうちコントロール信号の交換に要する
時間が１／Ｎに減少し、それだけＣＰＵの動作効率を向
上させることが出来る。

【００１８】さらに、ＤＭＡ制御装置内に設けたデータ
幅変換手段は、第１又は第２のバスを介してＤＭＡ転送
を行なう時に、第１又は第２のバスのデータ幅に応じて
それぞれデータ幅を変換する。

【００１９】すなわち、例えば第１のバスのデータ幅が
第２のバスのデータ幅の２倍であれば、周辺制御装置か
ら主記憶装置にデータを転送する場合は、ＤＭＡ制御装
置は周辺制御装置からＤＭＡ転送されたデータのデータ
幅を２倍に変換し、データ量を変えることなくデータ長
を１／２に短縮して主記憶装置にＤＭＡ転送するから、
無意味なデータを送る無駄がなく、主記憶装置にＤＭＡ
転送する時間が１／２に短縮される。

【００２０】反対に、主記憶装置から周辺制御装置にデ
ータを転送する場合は、ＤＭＡ制御装置は主記憶装置か
らＤＭＡ転送されたデータのデータ幅を１／２に変換し
て周辺制御装置にＤＭＡ転送するから、データ欠落等の
重大事故を発生する恐れがない。

【００２１】

【実施例】以下、この発明の一実施例を図面を参照して
具体的に説明する。

【００２２】以下、データ幅とはメモリバス（第１のバ
ス）又は周辺バス（第２のバス）を介してパラレル転送
されるデータの１クロックに対応して送られるビット数
であり、データ長とは１回の転送で送られるデータの長
さ即ちクロック数であり、データ量とはデータ幅とデー
タ長との積すなわち１回の転送で送られるデータの総ビ
ット数である。

【００２３】図１は、この発明の一実施例である情報処
理装置の構成を示すブロック図である。図１に示した情
報処理装置は、中央処理装置であるＣＰＵ１と、主記憶
装置であるＲＡＭ２と、予めシステムプログラムや定数
データが格納されているＲＯＭ３と、ＣＰＵ１，ＲＡＭ
２，ＲＯＭ３を結ぶ第１のバスであるメモリバス４と、
それぞれ図示しない周辺装置に接続されている周辺制御
装置５，６と、周辺制御装置５，６を互いに結ぶ第２の
バスである周辺バス７と、メモリバス４と周辺バス７と
の間に設けられたＤＭＡ制御装置８とから構成されてい
る。

【００２４】周辺制御装置５，６に接続される周辺装置
は、例えばキーボード，イメージスキャナ等の入力装置
と、ディスプレイ，プリンタ等の出力装置と、外部の情
報処理装置との通信を行なう通信モデム等の入出力装置
とがある。

【００２５】入力装置から周辺制御装置５又は６を介し
て入力されたデータ（情報）は一度ＲＡＭ２にメモリさ
れた後、ＣＰＵ１によって処理されてその結果は再びＲ
ＡＭ２にメモリされ、周辺制御装置６又は５を介して出
力装置に出力される。

【００２６】このように、データがＲＡＭ２と周辺制御
装置５，６との間で転送される場合に、以前のＣＰＵ１
を介するデータ転送に代えて、ＤＭＡ制御装置８の制御
のもとに、ＤＭＡ制御装置８とＲＡＭ２との間のＤＭＡ
転送、及びＤＭＡ制御装置８と周辺制御装置５，６との
間のＤＭＡ転送によってデータ転送が行なわれる。

【００２７】ＤＭＡ制御装置８は、バス専有時間制御手
段，データ長制御手段でありＤＭＡ制御装置８全体の動
作シーケンスを制御するシーケンス制御回路１１と、デ
ータ幅変換手段でもあるデータバッファ回路１２と、ア
ドレス発生回路１３とから構成されている。

【００２８】シーケンス制御回路１１は、それぞれ周辺
バス７（のコントロールバス）を介して、周辺制御装置
５又は６からのデータ転送要求信号であるＤＲＥＱ信号
が入力すると、データバッファ回路１２がデータ転送可
能な状態にあればデータ転送許可信号であるＤＡＣＫ信
号を周辺制御装置５又は６に発行して周辺バス７を専有
し、周辺制御装置５又は６とデータバッファ回路１２と
の間で行なわれるＤＭＡ転送を制御する。

【００２９】また、シーケンス制御回路１１は、それぞ
れメモリバス４（のコントロールバス）を介して、デー
タバッファ回路１２がデータ転送可能な状態にあればメ
モリバス専有要求信号であるＨＯＬＤ信号をＣＰＵ１に
発行し、ＣＰＵ１からメモリバス専有許可信号であるＨ
ＬＤＡ信号が入力するとメモリバス４を専有し、ＲＡＭ
２とデータバッファ回路１２との間で行なわれるＤＭＡ
転送を制御する。

【００３０】データバッファ回路１２は図示しないＦＩ
ＦＯメモリからなり、シーケンス制御回路１１からの指
令に応じて転送元であるＲＡＭ２又は周辺制御装置５，
６からＤＭＡ転送されたデータを一時的に順に記憶し、
それぞれの転送先である周辺制御装置５，６又はＲＡＭ
２へデータを入力された順にＤＭＡ転送する。

【００３１】なお、データバッファ回路１２のデータ転
送は、ＤＭＡ転送がメモリバス４を介してＲＡＭ２との
間で行なわれる時には、ＲＡＭ２のクロックに同期して
ＲＡＭ２のアクセス速度で、周辺制御装置５又は６との
間で行なわれる時には周辺制御装置５又は６のクロック
に同期して、該周辺制御装置のアクセス速度で、それぞ
れ実行される。

【００３２】アドレス発生回路１３は、シーケンス制御
回路１１からの指令に応じてデータバッファ回路１２と
ＲＡＭ２との間でＤＭＡ転送が行なわれる時に、ＲＡＭ
２をアクセスするためのアドレスを発生し、アドレス信
号としてメモリバス４（のアドレスバス）を介してＲＡ
Ｍ２に出力する。

【００３３】周辺制御装置５と周辺制御装置６とは（他
にも周辺制御装置があれば同様に）、互いに周辺バス７
によって結ばれているからデータ幅は同じである。もし
違っていれば、その周辺装置又は周辺制御装置にデータ
幅変換手段を設けて、予め周辺バス７のデータ幅に揃え
ている。

【００３４】したがって、ＲＡＭ２との間でいずれの周
辺制御装置がデータ転送を行なう場合も、周辺制御装置
によってアクセス速度が異なることはあっても、それ以
外は全く同様に行なわれるから、以下周辺制御装置５が
データ転送を行なう場合を例として説明し、他の周辺制
御装置についての説明は省略する。

【００３５】また、図２以降に示すタイムチャートは、
すべて上から順に、それぞれメモリバス４（のコントロ
ールバス）を介して、シーケンス制御回路１１からＣＰ
Ｕ１に発行するメモリバス専有を要求するＨＯＬＤ信
号、該ＨＯＬＤ信号に応じてＣＰＵ１からシーケンス制
御回路１１に発行するメモリバス専有を許可するＨＬＤ
Ａ信号、及びＨＯＬＤ信号とＨＬＤＡ信号とに応じたメ
モリバス４の使用状況を示す。

【００３６】次に、それぞれ周辺バス７（のコントロー
ルバス）を介して、周辺制御装置５からシーケンス制御
回路１１に発行するデータ転送を要求するＤＲＥＱ信
号、該ＤＲＥＱ信号に応じてシーケンス制御回路１１か
ら周辺制御装置５に発行するデータ転送を許可するＤＡ
ＣＫ信号、及びＤＲＥＣ信号とＤＡＣＫ信号とに応じた
周辺バス７の使用状況をそれぞれ示す。

【００３７】なお、各コントロール信号すなわちＨＯＬ
Ｄ信号，ＨＬＤＡ信号，ＤＲＥＱ信号，ＤＡＣＫ信号
は、いずれもハイ・アクティブ即ち正論理の信号であ
る。また、データバッファ回路１２が初期状態すなわち
データが何もメモリされていない状態からスタートする
場合を示す。

【００３８】図２及び図３はデータ転送の一例を示すタ
イムチャートであり、シーケンス制御回路１１がバス専
有時間制御手段としてそれぞれ作用する例を示す。図２
はＲＡＭ２から周辺制御装置５にデータ転送する場合、
図３は逆に周辺制御装置５からＲＡＭ２にデータ転送す
る場合をそれぞれ示している。

【００３９】図２においてＤＲＥＱ信号がハイになる
と、シーケンス制御回路１１はデータバッファ回路１２
がデータ転送可能な状態すなわちデータをメモリするだ
けの余裕がある場合はＨＯＬＤ信号をハイにする。ＣＰ
Ｕ１はＨＯＬＤ信号に応じて動作を一時的に停止してメ
モリバス４を開放し、ＨＬＤＡ信号をハイにする。

【００４０】ＨＬＤＡ信号がハイになると、ＤＭＡ制御
装置８はメモリバス４を専有し、シーケンス制御回路１
１の指令に応じてアドレス発生回路１３はＲＡＭ２にア
クセスすべきアドレスを出力し、データバッファ回路１
２は予め周辺制御装置５との関係で設定されたデータ長
に応じてＲＡＭ２からＤＭＡ転送されて来たデータ（以
下、１回目，２回目のＤＭＡデータをそれぞれ「ＤＭＡ
（１），ＤＭＡ（２）」という）をメモリする。ＤＭＡ
（１）の転送が終了すると、シーケンス制御回路１１は
ＨＯＬＤ信号をローに戻すと同時にＤＡＣＫ信号をハイ
にする。

【００４１】ＨＯＬＤ信号がローになるとＣＰＵ１はＨ
ＬＤＡ信号をローに戻し、メモリバス４の専有権を回復
して一時的に停止していた動作を続行する。

【００４２】ＤＡＣＫ信号がハイになると、周辺制御装
置５はＤＲＥＱ信号をローに戻すと共に、周辺バス７を
介してデータバッファ回路１２からＤＭＡ転送されてく
るＤＭＡ（１）を周辺制御装置５内のメモリに格納す
る。シーケンス制御回路１１がＤＡＣＫ信号をローに戻
し、ＤＭＡ（１）の転送が終了すると、周辺制御装置５
は次のデータ転送要求のために再びＤＲＥＱ信号をハイ
にし、次のＤＡＣＫ信号を待機する。

【００４３】周辺バス７を介したＤＭＡ転送は、図２か
ら明らかなように、周辺制御装置５のアクセス速度がＲ
ＡＭ２のアクセス速度よりも遅いため、メモリバス４の
ＤＭＡ転送に要した時間よりも長い時間が必要である。

【００４４】シーケンス制御回路１１はＤＡＣＫ信号を
ローに戻すと、続いて次のＤＭＡ（２）の転送を行なう
ため、ＨＯＬＤ信号を再びハイにする。ＨＯＬＤ信号の
ハイに応じてＣＰＵ１が動作を一時停止し、ＲＡＭ２か
らデータバッファ回路１２にＤＭＡ（２）のＤＭＡ転送
が行なわれ、さらにデータバッファ回路１２から周辺制
御装置５にＤＭＡ（２）のＤＭＡ転送が行なわれること
は、ＤＭＡ（１）の場合と同様であるから、詳しい説明
を省略する。

【００４５】ＤＭＡ（１）とＤＭＡ（２）の転送によっ
てＲＡＭ２から周辺制御装置５へのデータ転送が終了す
れば、メモリバス４の専有権はＣＰＵ１に復帰し、以後
はＣＰＵ１の動作が継続される。転送するデータ量が多
く、ＤＭＡ（２）の転送によっても終了しない場合は、
データ転送が終了するまでＤＭＡ（３），ＤＭＡ（４）
………の転送が同様に繰返し行なわれる。

【００４６】図３において、ＤＲＥＱ信号がハイになる
と、シーケンス制御回路１１はデータバッファ回路１２
がデータ転送可能な状態であればＤＡＣＫ信号をハイに
し、周辺制御装置５はＤＡＣＫ信号に応じてＤＲＥＱ信
号をローに戻すと共に、周辺制御装置５内のメモリから
周辺バス７を介してデータバッファ回路１２にデータを
ＤＭＡ転送し始める。

【００４７】ＤＡＣＫ信号がローに戻って予め設定され
たデータ長のＤＭＡ（１）のＤＭＡ転送が終了し、ＲＡ
Ｍ２に転送すべきデータがデータバッファ回路１２に用
意されると、シーケンス制御回路１１はメモリバス４を
専有するためにＨＯＬＤ信号をハイにし、ＣＰＵ１はＨ
ＯＬＤ信号のハイに応じて動作を一時的に停止してメモ
リバス４を開放し、ＨＬＤＡ信号をハイにする。

【００４８】ＨＬＤＡ信号がハイになると、ＤＭＡ制御
装置８はメモリバス４を専有して、データバッファ回路
１２からＤＭＡ（１）がＲＡＭ２にＤＭＡ転送される。
ＤＭＡ（１）の転送が終了するとＨＯＬＤ信号がローに
なり、それに応じてＨＬＤＡ信号もローになって、ＣＰ
Ｕ１はメモリバス４の専有権を回復して一時的に停止し
ていた動作を続行することは、図２に示した例と同様で
ある。

【００４９】一方、周辺制御装置５は周辺バス７を介し
たＤＭＡ（１）の転送終了を検知すると、次のＤＭＡ
（２）を転送するためにＤＲＥＱ信号を再びハイにす
る。シーケンス制御回路１１は、ＤＲＥＱ信号のハイに
応じてデータバッファ回路１２がデータ転送可能でなけ
れば可能になるまでＤＡＣＫ信号をローのままとし、デ
ータ転送可能であればＤＡＣＫ信号をハイにして、ＤＭ
Ａ（２）のＤＭＡ転送を行なわせる。

【００５０】データバッファ回路１２を構成するＦＩＦ
Ｏメモリは、同一のバスに対しては不可能であるが、入
力するバスと出力するバスとが異なっていれば、各バス
のアクセス速度が異なっていてもそれぞれのアクセス速
度に対応して、同時に入出力することが可能である。そ
のため、図３に示したようにＤＭＡ（１）を出力しなが
ら、同時にＤＭＡ（２）を入力することが出来る。

【００５１】メモリバス４においては、ＤＭＡ（１）の
ＤＭＡ転送後、ＣＰＵ１が動作を再開している時に、シ
ーケンス制御回路１１は適当なタイミングをとって（い
うまでもなく、データバッファ回路１２にＤＭＡ（２）
が格納された後に）、再びＨＯＬＤ信号をハイにしてメ
モリバス４の専有を要求し、ＤＭＡ（２）をＲＡＭ２に
ＤＭＡ転送してからメモリバス４の専有権をＣＰＵ１に
返却する。

【００５２】図２及び図３に示したように、周辺バス７
を介したデータバッファ回路１２と周辺制御装置５との
ＤＭＡ転送におけるデータ長は、予め各周辺制御装置に
応じて設定されたデータ長に基いて、シーケンス制御回
路１１が、ＤＡＣＫ信号をハイにしてＤＭＡ転送が開始
されると、周辺制御装置５のクロックをカウントして設
定されたデータ長になるようにＤＡＣＫ信号をローに戻
し、ＤＭＡ転送を打切ることにより決定される。

【００５３】また、図２及び図３から明らかなように、
周辺バス７を介したＤＭＡ転送は、周辺制御装置５のア
クセス速度が一般にＲＡＭ２のアクセス速度よりも遅い
ため、同じデータ長のデータを転送してもメモリバス４
を介したＤＭＡ転送より長い時間が必要である。従っ
て、ＤＭＡ制御装置８がデータバッファ回路１２とＲＡ
Ｍ２との間のＤＭＡ転送の間だけメモリバス４を専有
し、それ以外はＣＰＵ１がメモリバス４を専有して動作
しているから、ＣＰＵ１の動作効率が向上する。

【００５４】さらに、ＤＭＡ制御装置８はデータバッフ
ァ回路１２と周辺制御装置５との間のＤＭＡ転送の間だ
け周辺バス７を専有し、それ以外は周辺バス７をフリー
にしているから、周辺制御装置の動作効率も向上する。
即ち、図３に例示したように、周辺制御装置５はＤＭＡ
（１）がＲＡＭ２にＤＭＡ転送されている間にＤＭＡ
（２）をデータバッファ回路１２にＤＭＡ転送すること
が出来る。

【００５５】あるいは、図３において周辺制御装置５が
再びＤＲＥＱ信号をハイにする前に、周辺制御装置６が
ＤＲＥＱ信号をハイにして割込むことも可能になる。従
って、周辺制御装置の動作効率をも向上することが出来
るから、ＣＰＵ１の動作効率向上と併せて、システム全
体の動作効率が向上する。

【００５６】図４及び図５はデータ転送の他の例を示す
タイムチャートであり、シーケンス制御回路１１がデー
タ長制御手段としてそれぞれ作用する例を示す。図４は
ＲＡＭ２から周辺制御装置５にデータ転送する場合、図
５は逆に周辺制御装置５からＲＡＭ２にデータ転送する
場合をそれぞれ示している。

【００５７】図４において、ＤＲＥＱ信号がハイになっ
てからメモリバス４を介してＤＭＡ（１）がＲＡＭ２か
らデータバッファ回路１２にＤＭＡ転送し終る迄は、図
２に示した場合と同じであるが、異なる所はその時点で
シーケンス制御回路１１がＨＯＬＤ信号をローに戻さず
に、続いてＤＭＡ（２）もＤＭＡ転送されてからＨＯＬ
Ｄ信号をローにし、メモリバス４の専有権をＣＰＵ１に
戻すことである。

【００５８】さらに、ＤＭＡ（１）のメモリバス４を介
してのＤＭＡ転送が終った時点でＤＡＣＫ信号がハイに
なり、周辺バス７を介してデータバッファ回路１２から
周辺制御装置５へのＤＭＡ（１）のＤＭＡ転送が行なわ
れ、それが終了すると再びＤＲＥＱ信号をハイにして次
のＤＭＡ転送を要求し、その時には既にデータバッファ
回路１２にはＤＭＡ（２）がメモリされているから、直
ちにＤＡＣＫ信号がハイになってＤＭＡ（２）が周辺制
御装置５にＤＭＡ転送されることである。

【００５９】図４と図２とを比べれば明らかなように、
ＤＭＡ（１），ＤＭＡ（２）のメモリバス４を介したＤ
ＭＡ転送時間の和は同じであっても、メモリバス４の専
有権の往復に要する時間（ＣＰＵ１の動作停止からＤＭ
Ａ転送開始までの時間とＤＭＡ転送終了からＣＰＵ１の
動作再開までの時間の和）は、図２に示した例では２回
必要であったものが、図４に示した例では１回で済む。

【００６０】一般に、周辺バス７を介してのＤＭＡ転送
１回当りのデータ長は周辺制御装置の性能に応じて予め
設定されているが、メモリバス４を介してのＤＭＡ転送
１回当りのデータ長は、データバッファ回路１２を構成
するＦＩＦＯメモリの容量によって制約されるから、Ｆ
ＩＦＯメモリの容量を或る程度大きく設定しておけば、
周辺バス７を介する設定されたデータ長より遙かに大き
くすることが出来る。

【００６１】したがって、メモリバス４を介してのＤＭ
Ａ転送のデータ長を、周辺バス７を介してのデータ長の
Ｎ倍（Ｎ≧２）にすれば、メモリバス４の専有権の往復
に要する時間が、図２に示した例の１／Ｎに短縮され、
それだけＣＰＵ１の動作効率を向上させることが出来
る。

【００６２】また、図４から明らかなように、周辺バス
７におけるＤＭＡ（１），ＤＭＡ（２）のＤＭＡ転送の
間の空き時間が遙かに少なくなるから、Ｎが大きくなる
ほどＤＭＡ（１）のＤＭＡ転送開始からＤＭＡ（Ｎ）の
ＤＭＡ転送終了までの時間が短縮される。従ってＲＡＭ
２から周辺制御装置５へのデータ転送は短時間に終了す
ることになる。

【００６３】図５に示した例においても、先ず周辺バス
７を介しての２回のＤＭＡ転送によって、データバッフ
ァ回路１２にＤＭＡ（１），ＤＭＡ（２）をメモリさせ
た後、メモリバス４を介して１回のＤＭＡ転送によりＲ
ＡＭ２に転送させる。従って、図４に示した例と全く同
様の効果が得られる。

【００６４】図６及び図７はデータ転送のさらに他の例
を示すタイムチャートであり、データバッファ回路１２
がデータ幅変換手段としてそれぞれ作用する例を示す。
図６はＲＡＭ２から周辺制御装置５にデータ転送する場
合、図７は逆に周辺制御装置５からＲＡＭ２にデータ転
送する場合をそれぞれ示している。

【００６５】一般にＭを２以上の整数として、メモリバ
ス４のデータ幅が周辺バス７のデータ幅のＭ倍であると
する。図２乃至図５に示した例ではメモリバス４と周辺
バス７のデータ幅が等しかったが、図６及び図７に示し
た例ではメモリバス４のデータ幅は１６ビット、周辺バ
ス７のデータ幅は８ビット、即ちＭ＝２である。

【００６６】図６において、ＤＲＥＱ信号がハイになっ
てからメモリバス４を介してＤＭＡ（１）がＲＡＭ２か
らデータバッファ回路１２にＤＭＡ転送され、ＨＯＬＤ
信号と続いてＨＬＤＡ信号とがローになってメモリバス
４の専有権がＣＰＵ１に戻る迄は、ＤＭＡ（１）のデー
タ長を含めて図２に示した場合と同じである。

【００６７】しかしながら、この時点でデータバッファ
回路１２にメモリされたＤＭＡ（１）のデータ量は、周
辺制御装置５から見れば、データ幅のちがいによって周
辺バス７を介してのＤＭＡ転送２回分に相当する。従っ
て、データバッファ回路１２から周辺制御装置５へのデ
ータ転送は、図４に示した例と同様な処理によって、Ｄ
ＭＡ（１，１）とＤＭＡ（１，２）の２回に分けてＤＭ
Ａ転送される。

【００６８】この際に、データバッファ回路１２を構成
するＦＩＦＯメモリは、データが入力された順に出力す
る性質上、データ幅１６ビットで入力されたデータがデ
ータ幅８ビットで出力される時に、データ量は変らない
からデータ長が２倍になり、逆の場合はデータ長が１／
２に短縮される。

【００６９】すなわち、データバッファ回路１２はデー
タ幅変換手段として作用する。勿論、データバッファ回
路１２に通常のデータ幅変換回路を設けても差支えない
が、ＦＩＦＯメモリの性質を利用すれば簡単に構成出
来、コストアップがない。

【００７０】図６に示した例は、図４に示した例と同様
に、メモリバス４の専有権の往復に要する時間が、図２
に示した例の１／２（一般には１／Ｍ）に短縮されると
共に、メモリバス４を介したＤＭＡ転送に要する時間も
図４に示した例の１／２（一般には１／Ｍ）になるか
ら、ＣＰＵ１の動作効率がさらに向上する。

【００７１】また、図４に示した例と同様に、ＤＭＡ
（１，１）のＤＭＡ転送開始から、ＤＭＡ（１，２）一
般にはＤＭＡ（１，Ｍ）のＤＭＡ転送終了までの時間が
短縮され、ＲＡＭ２から周辺制御装置５へのデータ転送
が短時間に終了する。

【００７２】図７に示した例においても、先ず周辺バス
７を介してのＤＭＡ（１，１），ＤＭＡ（１，２）のＤ
ＭＡ転送によってデータバッファ回路１２にメモリされ
たデータは、メモリバス４を介してＲＡＭ２にＤＭＡ
（１）として１回でＤＭＡ転送される。従って、図６に
示した例と全く同様の効果が得られる。

【００７３】以上説明したように、図２及び図３に示し
た例においても、従来例に比べてシステム全体の動作効
率が向上するが、図４及び図５に示した例のように、メ
モリバス４を介してのＤＭＡ転送のデータ長を、周辺バ
ス７を介してのＤＭＡ転送のデータ長のＮ倍とすること
により、動作効率がさらに向上し、Ｎが大きくなるほど
その効果は大きくなる。

【００７４】さらに、図６及び図７に示した例のよう
に、メモリバス４のデータ幅が周辺バス７のデータ幅の
Ｍ倍であれば、Ｍが大きくなるほど、例えば周辺バス７
のデータ幅８ビットに対してメモリバス４のデータ幅が
３２ビット或いは６４ビットになれば、それだけ動作効
率が向上する。

【００７５】図４及び図５に示した例と、図６及び図７
に示した例とを併用すれば、システム全体の動作効率が
従来例に比べて飛躍的に向上することはいうまでもな
い。特に、科学計算処理に比べて内部処理時間が少なく
データ入出力処理時間が多い事務処理の場合、この発明
の効果は極めて大きい。

【００７６】

【発明の効果】以上説明したように、この発明による情
報処理装置は、主記憶装置と周辺制御装置との間でデー
タ転送を行なう時に、ＤＭＡ制御装置による第１及び第
２のバスの専有時間が短縮され、システム全体の動作効
率を向上させることが出来る。

【図面の簡単な説明】

【図１】この発明の一実施例である情報処理装置の構成
を示すブロック図である。

【図２】図１に示したＤＭＡ制御装置による主記憶装置
から周辺制御装置へのデータ転送の一例を示すタイムチ
ャートである。

【図３】ＤＭＡ制御装置による周辺制御装置から主記憶
装置へのデータ転送の一例を示すタイムチャートであ
る。

【図４】ＤＭＡ制御装置による主記憶装置から周辺制御
装置へのデータ転送の他の例を示すタイムチャートであ
る。

【図５】ＤＭＡ制御装置による周辺制御装置から主記憶
装置へのデータ転送の他の例を示すタイムチャートであ
る。

【図６】ＤＭＡ制御装置による主記憶装置から周辺制御
装置へのデータ転送のさらに他の例を示すタイムチャー
トである。

【図７】ＤＭＡ制御装置による周辺制御装置から主記憶
装置へのデータ転送のさらに他の例を示すタイムチャー
トである。

【符号の説明】

１：ＣＰＵ（中央処理装置） ２：ＲＡＭ（主記憶装置） ４：メモリバス（第１のバス） ５，６：周辺制御装置 ７：周辺バス（第２のバス） ８：ＤＭＡ制御装置 １１：シーケンス制御回路（バス専有時間制御手段，デ
ータ長制御手段） １２：データバッファ回路（データ幅変換手段） ＤＲＥＱ：データ転送要求信号 ＤＡＣＫ：データ転送許可信号 ＨＯＬＤ：メモリバス専有要求信号 ＨＬＤＡ：メモリバス専有許可信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 中央処理装置と主記憶装置と複数の周辺
   制御装置と、前記主記憶装置と前記複数の周辺制御装置
   との間のデータ転送を制御するＤＭＡ制御装置とからな
   る情報処理装置において、 前記中央処理装置と前記主記憶装置とを結ぶ第１のバス
   と、前記複数の周辺制御装置を互いに結ぶ第２のバスと
   を設け、 前記ＤＭＡ制御装置は前記第１のバスを介して前記主記
   憶装置と結ばれ、該主記憶装置のアクセス速度でＤＭＡ
   転送を行ない、前記第２のバスを介して前記周辺制御装
   置と結ばれ、該周辺制御装置のアクセス速度でＤＭＡ転
   送を行なう手段であり、 該ＤＭＡ制御装置内に、前記主記憶装置との間のＤＭＡ
   転送期間中だけ前記第１のバスを専有し、前記周辺制御
   装置との間のＤＭＡ転送期間中だけ前記第２のバスを専
   有するバス専有時間制御手段を設けたことを特徴とする
   情報処理装置。
2. 【請求項２】 請求項１記載の情報処理装置において、
   Ｎを２以上の整数として、 前記ＤＭＡ制御装置内に、前記第２のバスを介した前記
   周辺制御装置との間では予め設定したデータ長毎にＤＭ
   Ａ転送を行ない、前記第１のバスを介した前記主記憶装
   置との間では前記予め設定したデータ長のＮ倍のデータ
   長毎にＤＭＡ転送を行なうデータ長制御手段を設けたこ
   とを特徴とする情報処理装置。
3. 【請求項３】 請求項１又は２記載の情報処理装置にお
   いて、 前記ＤＭＡ制御装置内に、前記第１又は第２のバスを介
   してＤＭＡ転送を行なう時に、該第１又は第２のバスの
   データ幅に応じてそれぞれデータ幅を変換するデータ幅
   変換手段を設けたことを特徴とする情報処理装置。