JPH03262063A

JPH03262063A - Ｄｍａ転送のバス制御回路

Info

Publication number: JPH03262063A
Application number: JP5996090A
Authority: JP
Inventors: Katsumi Shiina; 克己椎名
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1990-03-13
Filing date: 1990-03-13
Publication date: 1991-11-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明はＤＭＡ転送のバス制御回路に関し、特にＤＭ
Ａ転送時のパフォーマンス低下を除去したＤＭＡ転送の
バス制御回路に関する。

（従来の技術）多量のデータ転送を伴うバス制御回路では、その転送効
率を上げるために、ＣＰＵを介在させないで、ＤＭＡコ
ントローラ（ＤＭＡＣ）を用いて直接メモリにデータを
書き込んだり、あるいは直接メモリからデータを読み込
んだりする方式が一般的である。

第４図は従来のＤＭＡ転送のバス制御回路の一例を示す
ものである。

図において、１はＣＰＵ、２はＣＰＵメモリであり、該
ＣＰＵメモリ２はこれを構成するＲＡＭの一部をバッフ
ァメモリ２ｂに割り当てている。

なお、２ａは本来のＣＰＵメモリとしての働きをするメ
モリ部分を示している。３はＤＭＡコントローラ（ＤＭ
ＡＣ）　、４は外部バスコントローラ、５はバス制御線
、データバスを含む外部ノくスを示す。該外部バス５は
例えば／１−ドディスクのＳ　ＣＳ　Ｉ　（Ｓｍａｌｌ
　Ｃｏｎ＋ｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｒａ
ｃｅ）コントローラに接続されている。６はアドレスノ
くス、７はデータバス、８はリード（ｒｅａｄ）、ライ
ト（ｗｒｉｔｅ）信号等を伝達する制御線であり、これ
らはＤＭＡＣ５のバスである。また、６ａはアドレスバ
ス、７ａはデータバス、８ａはリード（ｒｅａｄ）、ラ
イト（ｗｒｉｔｅ）信号等を伝達する制御線であり、こ
れらはＣＰＵＩのローカルバスである。

以上のような構成において、例えば、外部バス５からＣ
ＰＵメモリ２にＤＭＡ転送を開始する時には、第５図に
示されているように、まずＤＭＡＣ５の設定が行われる
。

具体的には、ＤＭＡＣ５のソース・アドレスレジスタに
外部バスコントローラ４のアドレスがセットされ、デス
ティネーション−アドレスレジスタにバッファメモリ２
ｂのアドレスがセットされる。また、ＤＭＡＣ５に、転
送語数、その他必要なモードのセットが行われる。

次に、外部バスコントローラ４の初期設定が行われる。

すなわち、転送モード、転送語数等のセットが行われる
。次いて、外部バスコントローラ４にリードコマンドが
発行される。

次に、外部バスコントローラ４は外部バス５に接続され
ているデバイス、例えばノ１−ドディスク等とバス設定
プロトコルの交信を行う。このプロトコルの交信が成功
すると、外部バスコントローラ４は前記リードコマンド
を外部ノくス５に発行する。

その後、ＤＭＡデータ転送が開始される。ます、ＤＭＡ
Ｃ５は、第６図に示されているように、ＣＰＵＩに対し
てＢ　Ｒ（Ｂｕｓ　Ｒｅｑｕｅｓｔ）信号を送出する。

バスの使用を許可する場合には、ＣＰＵＩはＤＭＡＣ５
に対してＢ　Ｇ　（Ｂｕｓ　Ｇｒａｎｔ）信号を送る。

次に、ＤＭＡＣ５はＣＰＵＩに対してＢ　Ｇ　Ａ　ＣＫ
　（Ｂｕｓ　Ｇｒａｎｔ　Ａｃｋｎｏｗｌｅｄｇｅ）信
号を返す。

これにより、アドレスバス６およびデータバス７の使用
権はＣＰＵＩからＤＭＡＣ５に移される。

このようにして、バスの使用権がＤＭＡＣ５に移される
と、外部バスコントローラ４からＤＲＥＱ信号がＤＭＡ
Ｃ５に送られ、ＤＭＡＣ５からＡＣＫ信号が出力される
と、該ＡＣＫ信号かＬレベルの間に、外部バスコントロ
ーラ４からバッファメモリ２ｂへのデータ転送が行われ
る。

また、バッファメモリ２ｂとＣＰＵメモリ２ａ間でデー
タ転送が行われる。

データ転送が終了すると、ＤＭＡＣ５はＣＰＵ１に割込
みをかけると同時に制御権をＣＰＵＩに移す。次に、外
部バスコントローラ４はデータ転送終了の割込みを発生
し、続いて外部バスコントローラ４と外部バス５間でコ
マンド終了プロトコルが行われ、バス解放の手続きが行
われる。

（発明が解決しようとする課題）ところで、従来は前記データ転送中のデータのやりとり
は、次の３通りの方式で行っていた。

（１）データ転送中、ＤＭＡＣ５がＣＰＵＩのローカル
バス６ａ、７ａを占有し続ける方式（バースト転送方式
）、（２）ＤＭＡＣ３が、１ワード転送毎に、ＣＰＵ１にロ
ーカルバスの占有権を戻す方式（サイクルスチール）、（３）バースト転送中に、他のタスク要求等のイベント
が発生した場合、ＤＭＡ転送を一時停止し、そのタスク
処理終了後に再開する方式、前記（１）の方式は、デー
タ転送は高速で行われるが、データ転送中はＣＰＵＩは
待ち状態となる。

このため、ＣＰＵＩはこの間に発生した他のタスクの要
求に対して何も応答することができないという問題があ
った。

前記（２）の方式は、前記（１）の短所は解消できるが
、各ワードの転送毎にＣＰＵサイクルが入るため、デー
タ転送時間が長くなり、ＣＰＵＩの処理速度もかなり遅
いという問題があった。

前記（３）の方式は、何らかのタスクが発生すると、デ
ータ転送が途中で止まってしまうため、データ転送が遅
くなるという問題があった。

この発明の目的は、前記従来方式の問題点を除去し、高
速のデータ転送が可能で、かつデータ転送間のＣＰＵの
タスクの処理も実行できるＤＭＡ転送のバス制御回路を
提供することにある。

（課題を解決するための手段および作用）前記目的を達
成するために、本発明は、ＣＰＵによって制御可能なＤ
ＭＡコントローラと、デバイスに接続されている外部バ
スを制御する外部バスコントローラと、ＣＰＵによって
読み書き可能なＣＰＵメモリおよびその一部によって構
成されたバッファメモリと、これらの間を接続するバス
および制御線からなり、前記ＤＭＡコントローラの作用
により、前記バッファメモリを介して、前記外部バスと
ＣＰＵメモリとの間でデータのＤＭＡ転送を行うように
したＤＭＡ転送のバス制御回路において、前記外部バス
と前記バッファメモリ間のＤＭＡ転送時には前記ＣＰＵ
を前記バスおよび制御線から切り離し、該ＤＭＡ転送後
に前記ＣＰＵを前記バスおよび制御線に接続するバッフ
ァを、前記バッファメモリとＣＰＵメモリ間に設けた点
に特徴がある。

本発明によれば、外部バスとバッフツメモリ間のＤＭＡ
転送時には、前記バッファは高インピーダンスにされ、
ＣＰＵのローカルバスはＤＭＡ　Ｃのバスから切り離さ
れる。このため、該ＤＭＡ転送時にＣＰＵは動作するこ
とができ、発生したタスクの処理をすることができる。

外部バスとバッファメモリ間のＤ　Ｍ　Ａ　転送が終了
すると、前記バッファは低インピーダンスにされ、該バ
ッファメモリとＣＰＵメモリとのデータ転送が行われる
。

この結果、高速のデータ転送が可能で、かつ外部データ
転送時のＣＰＵのタスクの処理が実行可能になる。

（実施例）以下に、図面を参照して、本発明の詳細な説明する。

第１図は本発明の一実施例のブロック図を示す。

図において、１１．．１２はＤＭＡＣ（７）バス、１３
はＤＭＡＣ制御信号線、１４はＲＡＭ等により構成され
、第４図の２ｂと同等のバッファメモリ（ＲＡＭ）　、
１５　ａ　〜１５　ｃはＧ端子入力がＬレベルの時にハ
イインピーダンス（高インピーダンス）となり、Ｈレベ
ルの時にはローインピーダンス（低インピーダンス）と
なる第１〜３のバッファである。このバッファ１５ａ〜
１５　ｃ　Ｌｔ、ローインピーダンス時に、Ａ／Ｂ端子
に入力する信号のレベルによって、ＡまたはＢ方向のデ
ータ伝送方向が選択される。

また、１６はＡＣＫ信号に基づいてリード／ライト（Ｒ
／Ｗ）信号を出力するＤＭＡ転送タイミング発生回路、
１７は該ＤＭＡ転送タイミング発生回路１６からのＲ／
Ｗ信号と制御線８ａからのＲ／Ｗ信号を選択するセレク
タ、１８はＤフリップフロップ回路、１９は論理和ゲー
トである。

なお、前記以外の符号は、第４図と同一または同等物を
示す。

次に、本実施例の動作を説明する。

まず、外部バス５−バッファメモリ１４のＤＭＡ転送の
動作について説明する。最初に、ＣＰＵ側Ｉ１０ポート
の５ＥＬＡ／Ｂ信号がＬレベルにされ、バッファ１５ａ
、１５ｃのＡ方向が選択される。これは、前記５ＥＬＡ
／Ｂ信号がＬレベルにされると、Ｄフリップフロップ１
８はその立ち下がりでクリアされ、ｂ信号はＨレベルと
なる。この結果、バッファ１５ａｓ１５ＣのＡ方向が選
択される。また、バッファ１５ｂも制御線８ａからの信
号によりＡ方向が選択される。

次に、第５図と同様の動作手順か開始される。

すなわち、ＤＭＡＣ５の設定、具体的には、ＤＭＡＣ５
のソース・アドレスレジスタに外部バスコントローラ４
のアドレスがセットされ、デスティネーション・アドレ
スレジスタにバッファメモリ１４のアドレスがセットさ
れる。また、ＤＭＡＣ５に、転送語数、その他必要なモ
ートのセットが行われる。

次に、外部バスコントローラ４の初期設定が行われる。

すなわち、転送モード、転送語数等のセットが行われる
。次いで、外部バスコントローラ４にリードコマンドが
発行され、次に、外部バスコントローラ４は外部バス５
に接続されているデバイス、例えばハードディスク等と
バス設定プロトコルの交信を行う。このプロトコルの交
信が成功すると、外部バスコントローラ４は前記リード
コマンドを外部バスに発行する。

その後、ＤＭＡデータ転送が開始される。まず、ＤＭＡ
Ｃ５は、第２図に示されているように、ＣＰＵＩに対し
てＢ　Ｒ（Ｂｕｓ　Ｒｅｑｕｅｓｔ）信号を送出する。

該ＢＧＡＣＫ信号が立ち下がると、そのタイミングで前
記Ｄフリップフロップ１８はトリガされ、Ｑ出力はＬレ
ベルとなる。また、バスの使用権がＤＭＡＣ５に移され
ると、ＤＭＡＣ５からＬレベルのＯＷＮ信号が出力され
る。この結果、論理和ゲート１９の出力はＨレベルとな
って、バッファ１５８〜１５ｃはハイインピーダンスと
なる。

また、ＯＷＮ信号はセレクタ１７のセレクト端子に入力
し、ＯＷＮ信号がＬレベルの間、セレクタ１７はＤＭＡ
転送タイミング発生回路１６の出力を選択する。

次いで、外部バスコントローラ４からＤＲＥＱ信号がＤ
ＭＡＣ５に送られ、ＤＭＡＣ５からＡＣＫ信号が出力さ
れると、該ＡＣＫ信号がＬレベルの間に、外部バスコン
トローラ４からバッファメモリ１４へのデータ転送が行
われる。

なお、ＤＭＡ転送タイミング発生回路１６は、ＡＣＫ信
号と同期してライト信号を発生し、これをセレクタ１７
に送る。

外部データバス５とバッファメモリ１４との間のデータ
転送が終了すると、前記ＯＷＮ信号はハイレベルとなり
、バッファ１５ａ〜１５ｃをローインピーダンスとして
、ＣＰＵバス６ａ％７ａおよびＣＰＵ制御線８ａを前記
ＤＭＡＣバス１１．１２およびＤＭＡＣ制御線１３に接
続する。

また、ＤＭＡＣ５はＣＰＵＩに割込みをかけると同時に
制御権をＣＰＵＩに移す。次に、外部バスコントローラ
４はデータ転送終了の割込みを発生し、続いて外部バス
コントローラ４と外部バス５間でコマンド終了プロトコ
ルが行われ、バス解放の手続きが行われる。

本実施例では、前記の説明から明らかなように、外部ハ
ス５からバッファメモリ１４へのＤＭＡデータ転送時に
、ＤＭＡＣ５から第２図に示されているように、Ｌレベ
ルのＯＷＮ信号が出力される。このため、バッファ１５
ａ〜１５ｃはハイインピーダンスとなり、ＣＰＵバス６
ａ、７ａおよびＣＰＵ制御線８ａは前記ＤＭＡＣバス１
１．１２およびＤＭＡＣ制御線１３から切り離される。

したがって、外部データバス５とバッファメモリ１４と
の間のデータ転送時にＣＰＵバスがＤＭＡＣ５によって
占有されなくなるので、ＣＰＵＩは他のタスク要求に対
して速やかに応答することができる。

次に、バッファメモリ１４からＣＰＵメモリ２へのデー
タ転送の動作について説明する。

まず、５ＥＬＡ／Ｂ信号がＬレベルにされ、バッファメ
モリ１５ａ、１５ｃのＡ方向が選択される。次に、ＤＭ
ＡＣ５のソース−アドレスにバッファメモリ１４のアド
レスがセットされ、デスティネーションΦアドレスにＣ
ＰＵメモリ（ＲＡＭ）のアドレスがセットされる。次に
、前記５ＥＬＡ／Ｂ信号がＨレベルにされる。

その後、ＤＭＡデータ転送が開始される。第３図に示さ
れているように、まず、ＤＭＡＣ５は、ＣＰＵＩに対し
てＢＲ倍信号送出する。バスの使用を許可する場合には
、ＣＰＵＩはＤＭＡＣ５に対してＢＧ倍信号送る。次に
、ＤＭＡＣ５はＣＰＵＩに対してＢＧＡＣＫ信号を返す
。これにより、アドレスバス６およびデータバス７の使
用権はＣＰＵＩからＤＭＡＣ５に移される。

該ＢＧＡＣＫ信号が立ち下がると、そのタイミングで前
記Ｄフリップフロップ１８はトリガされ、Ｑ出力はＨレ
ベルとなる。バッファメモリ１４からＣＰＵメモリ２へ
のデータ転送時には、ＤＭＡＣ５からＨレベルのＯＷＮ
信号が出力されている。この結果、論理和ゲート１９の
出力はＬレベルとなって、バッファ１５ａ〜１５ｃはロ
ウインピーダンスとなる。また、前記Ｄフリップフロッ
プ１８のＱ出力はＬレベルとなって、バッファ１５ａ、
１５ｃはＢ方向を選択される。

また、ＣＰＵ制御線８ａには、Ｈレベルのリード信号が
出力されているため、バッファ１５ｂはＢ方向を選択さ
れている。

この結果、ＤＭＡＣ５はＣＰＵメモリ２にアクセスする
ことができるようになり、バッフアメモリ１４→ＣＰＵ
メモリ２間でＤＭＡ転送が行われる。

バッファメモリ１４からＣＰＵメモリ２へＤＭＡ転送さ
れている間は、ＣＰＵＩは待ち状態となり、この間に発
生したタスクの処理は行えないが、バッファメモリ１４
とＣＰＵメモリ２との間のデータ転送は高速で行えるた
め、ＣＰＵバス６ａｓ７ａおよびＣＰＵ制御線８ａを占
有している時間は短くなり、ＣＰＵＩがタスク処理を中
断する時間は非常に短い。

本実施例によれば、外部バス５からバッファメモリ１４
へのデータ転送、およびバッファメモリ１４からＣＰＵ
メモリ２へのデータ転送は中断なく実行されるので、デ
ータ転送は十分に高速である。一方、ＣＰＵＩがタスク
処理を中断するのは、バッファメモリ１４とＣＰＵメモ
リ２との間のデータ転送期間中のみであるので、ＣＰＵ
Ｉの処理の遅れは小さくなる。

なお、上記の動作説明は、外部バス５のデータをＣＰＵ
メモリ２へＤＭＡ転送する時の説明であったが、その逆
のＤＭＡ転送も同様に行うことができることは当然であ
る。

（発明の効果）以上の説明から明らかなように、本発明によれば、外部
バスとＣＰＵメモリとのＤＭＡ転送をする時に、外部バ
スとバッファメモリ間のＤＭＡ転送と、バッファメモリ
とＣＰＵメモリ間のＤＭＡ転送とに分けて行い、転送に
時間のかかる外部バスとバッファメモリとのＤＭＡ転送
の間はＣＰＵをＤＭＡＣから切り離すようにしたので、
ＣＰＵはＤＭＡ転送中も有効となり、その間に発生した
タスクの処理をすぐに実行できるという効果がある。

また、バッファメモリとＣＰＵメモリ間のＤＭＡ転送は
十分に高速であるので、この間ＣＰＵの動作が中断され
てもタスクの処理の遅れは小さくなる。

さらに、ＤＭＡ転送の中断はないので、ＤＭＡ転送が高
速で行えるという効果がある。

換言すれば、高速のデータ転送が可能で、かつデータ転
送間のＣＰＵのタスクの処理も実行できるＤＭＡ転送の
バス制御回路を提供できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は外部
バス−バッファメモリのＤＭＡ転送時の主要な信号のタ
イムチャート、第３図はバッファメモリーＣＰＵメモリ
のＤＭＡ転送時の主要な信号のタイムチャート、第４図
は従来回路のブロック図、第５図はＤＭＡデータ転送の
手順を示す図、第６図は第４図のＤＭＡ転送時の主要な
信号のタイムチャートである。１・・・ＣＰＵ、２・・・ＣＰＵメモリ、３・・・Ｄ　
Ｍ　Ａコントローラ、４・・・外部バスコントローラ、
５・・・外部ハス、６ａ〜８ａ・・・ＣＰＵバス、１１
〜１３・・・Ｄ　Ｍ　Ａ　／（ス、１４・・・バッファ
メモリ、１５ａ〜１５ｃ・・・バッファ、

Claims

【特許請求の範囲】

（１）ＣＰＵによって制御可能なＤＭＡコントローラと
、デバイスに接続されている外部バスを制御する外部バ
スコントローラと、ＣＰＵによって読み書き可能なＣＰ
Ｕメモリおよびその一部によって構成されたバッファメ
モリと、これらの間を接続するバスおよび制御線からな
り、前記ＤＭＡコントローラの作用により、前記バッフ
ァメモリを介して、前記外部バスとＣＰＵメモリとの間
でデータのＤＭＡ転送を行うようにしたＤＭＡ転送のバ
ス制御回路において、前記外部バスと前記バッファメモリ間のＤＭＡ転送時に
は前記ＣＰＵを前記バスおよび制御線から切り離し、該
ＤＭＡ転送後に前記ＣＰＵを前記バスおよび制御線に接
続するバッファを、前記バッファメモリとＣＰＵメモリ
間に設け、前記外部バスと前記バッファメモリ間のＤＭＡ転送をＣ
ＰＵのローカルバスを占有することなく行えるようにし
たことを特徴とするＤＭＡ転送のバス制御回路。