JPH02219158A - Ｓｃｓｉインターフェイス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、ＤＭＡ　（ダイレクトメモリアクセス）再起
動機能を持たないホストコンピュータと、５Ｃ３Ｉプロ
トロル（ＳＣ３Ｉは５ｌｌａｌｌ　ｃｏｕｕｔｅｒＳｙ
ｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ：　ＡＮＳＩ　Ｘ３．１
３１−ＩＨ６規格）をサポートするデバイスを接続する
ＳＣＳＩインターフェイス回路のパフォーマンスの改善
に関する。

なお、ＤＭＡ再起動機能とは、ＤＭＡ転送の一時中断、
再開が可能で、更にＤＭＡ再開の際にＤＭＡ開始アドレ
スを再設定することを可能にする機能である。

〈従来の技術〉 第５図は５Ｃ３Ｉデバイスをホストコンピュータに接続
する場合の従来の構成例である。中央処理装置（以下Ｃ
ＰＵという）１と主記憶装置２およびシステムバスイン
ターフェイス３はシステムバス４を介して相互に接続さ
れる。なお、以後ＣＰＵと主記憶装置およびシステムイ
ンターフェイスからなる部分をホストコンピュータと称
する。

システムインターフェイス３はチャネルバスラを介して
チャネルバスインターフェイス６と接続される。チャネ
ルバスインターフェイス（いわゆる５Ｃ８Ｉインタ一フ
エイス回路）は、５Ｃ３Ｉバス７を介して５Ｃ８Ｉデバ
イス８と接続される。

〈発明が解決しようとする課題〉 このように、ＤＭＡ再起動機能を持たないホス１−コン
ピュータと５Ｃ８Ｉデバイスを接続する場合には、５Ｃ
３ＩデバイスのＤＭＡの中断によるシステムバスの使用
効率の低下を防ぐため、５Ｃ３Ｉインターフエイス内に
データバッファ６ａを設け、ＤＭＡ転送を２つのフェイ
ズに分けて行なっている。すなわち、主記憶装置２とデ
ータバッファ６ａ間でのＤＭＡ転送と、データバッファ
６ａと５Ｃ３Ｉデバイス８間でのＤＭＡ転送とに分けて
いる。

このため、５Ｃ３Ｉデバイス８がＤＭＡの中断を行なわ
ないような場合には、ＤＭＡを第４図の（ａ）に示すよ
うに２回に分けて実行するためオーｉ＜−ヘッドがかか
ってしまい、パフォーマンスに悪影響を及ぼすという問
題があった。

本発明の目的は、このような点に鑑みてなされたもので
、ホストコンピュータが５Ｃ３Ｉデバイスにデータを転
送する際に５Ｃ３ＩデバイスがＤＭＡの中断を行なわな
い場合において、パフォーマンスの向上が得られるよう
な５Ｃ８Ｉインタ一フエイス回路を提供することにある
。

く課題を解決するための手段〉 このような目的を達成するために、本発明は、ＤＭＡ再
起動機能を持たないホストコンピュータとＳＣＳＩプロ
トロルをサポートするデバイスを接続するＳＣＳＩイン
ターフェイス回路であって、 デュアルポートＲＡＭによるデータバッファと、このデ
ュアルポートＲＡＭの各ポートに対して独立にＤＭＡ転
送を実行する機能を有し、ホストコンピュータからデバ
イスにデータを転送する際には両ポートのＤＭＡを並行
に実行し、ホストコンピュータがデバイスからデータを
読み込むときは２回に分けてＤＭＡを行うようにＤＭＡ
実行方法の切換えを行なう手段と、 ことを認識するアドレス監視回路 を具備したことを特徴とする。

く作用〉 本発明では、デュアルボー１−　ＲＡ　Ｍの各ポートに
対して独立にＤＭＡ転送を実行することができるように
し、ホストコンピュータからデバイスにデータを転送す
る際には両ポートのＤＭＡを並行して実行し、ホストコ
ンピュータがデバイスからデータを読み込むときは２回
に分けてＤＭＡを行う。

したがって、ホストコンピュータからデバイスへデータ
を送る際、デバイスがＤＭＡ転送を中断しないで実行す
る場合にはデュアルポートＲＡＭ（データバッファ）へ
の入力側のＤＭＡと出力側のＤＭＡが並行して動作する
。このため、ホストコンピュータとデバイス間のＤＭＡ
所要時間が短くなる。

〈実施例〉 以下図面を参照して本発明の実施例を詳細に説明する。

第１図は本発明に係る５Ｃ８Ｉインタ一フエイス回路の
一実施例を示す要部構成図である。

図において、２１は回路全体の動作を制御する中央処理
装置（以下ＣＰＵという）、２２はＤＭＡ制御部で、デ
ータバッファ［ここではデュアルポートラム（０ｕａｌ
　Ｐｏｒｔ　ＲＡＭ　）を使用する］２５とチャネルバ
ス制御部２３間のＤＭＡ、およびデュアルポートラム２
５と５Ｃ３Ｉバス制御部２４間のＤＭＡを制御する機能
を有する。また、この２つのＤＭＡは独立に動作できる
ようになっている。

チャネルバス制御部２３はチャネルバスのプロトロルを
制御する。５Ｃ３Ｉバス制御部２４は５Ｃ８Ｉバスのプ
ロトロルを制御する。

ＤＢはデータバスで、ＣＰＵがチャネルバス制御部２３
および５ｃｓｒバス制御部２４をアクセスする際に使用
するバスである。

ＣＬは制御線で、ＤＭＡのハンドシェイク信号として使
用される。また、このラインは、アドレス監視回路２６
のアドレスサンプリングの同期信号としても使用される
。

ＡＢＩ、ＡＢ２はそれぞれアドレスバスである。

ＤＭＢＩ、ＤＭＢ２はＤ　Ｍ　Ａの際に使用されるデー
タバスである。

アドレス監視回路２６は、デュアルポートラム２５の両
ポートのアドレスバス上の信号を、ＣＬ信号を同期信号
としてサンプリングし、両ポートのアドレスの差分が閾
値よりも小さくなったときＤＭＡ中断要求信号（ＳＲ）
を出力するように構成されている。また、この信号ＳＲ
は、ＣＰＵの入力ポートに接続される。すなわち、ＤＭ
Ａの最中でもＣＰＵはこの信号を監視することが可能と
なっている。

このような構成におけるＳＣＳＩインターフェイス回路
の動作を第２図および第３図に示す動作フローを参照し
て次に説明する。なお、本発明の特徴とするところは、
第３図における点線で囲んだ処理部分である。

（１）ホストコンピュータ゛からのリクエストがあるか
どうかをチエツクし、リクエストがある場合はリクエス
ト処理を行なう。

（２）上記リクエスト処理の後まなはリクエストがなか
った場合、リコネクトがあるかどうかをチエツクする。

リコネクトとは、５Ｃ３Ｉデバイスが一部５０３１イン
ターフェイス回路との結合関係を解いた後再び結合する
ときに行なう処理である。

（３）リコネクトがなかった場合、リクエストスケジュ
ールの処理に移る。実行すべきリクエストがあれば、デ
バイス選択処理、コマンド送信処理を行い、フェイズ対
応処理に移行する。

実行すべきリクエストがなかった場合は、前記（１）に
戻る。

（４）前記フェイズ対応処理の後、処理したフェイズに
より分岐し、終了メツセージを受信した時は前記（１）
に戻るがそれ以外の場合は再びフェイズ対応処理を開始
する。

ＳＣＳＩインターフェイス回路は以上のような動作を繰
り返している。上記フェイズ処理は次のような動作であ
る。

５Ｃ３Ｉフエイズによりメツセージフェイズ、データフ
ェイズ、ステータスフェイズに分岐する。

■メツセージフェイズ メツセージフェイズは２種類あり、１つはメツセージ転
送処理を行なうフェイズ、他はメツセージ受信処理を行
なうフェイズである。

メツセージ転送処理フェイズでは、メツセージ転送処理
を実行し、フェイズ対応処理を抜ける。

メツセージ受信処理フェイズでは、コマンドが終了メツ
セージである場合には終了処理をし、終了メツセージで
ない場合はメツセージ対応処理を行い、それぞれフェイ
ズ対応処理を抜ける。

■ステータスフェイズ ステータス受信処理を行い、フェイズ対応処理を抜ける
。

■データフェイズ このフェイズが本発明の特徴とするところである。

（１）データの転送方向を確認する。

（２）データ転送方向がデバイス側の場合は、ホストコ
ンピュータにＤＭＡの起動要求を出し、チャネルバス開
（データパブフＴヘデータを入力する側）のＤＭＡを起
動する。その後に５Ｃ８Ｉバス側（データバッファから
データを出力する側）のＤＭＡを起動する。

その後、ＤＭＡの終了を監視すると同時に、アドレス監
視回路２６からのＤＭＡ中断要求を監視する。ＤＭＡ中
断要求がＯＮになったときは、データを出力する側が入
力側に追いついたと判断してデータ出力側のＤＭＡ中断
要求がＯＦＦになるまで一時中断する。

ＤＭＡ中断要求がＯＦＦになったことが確認されると、
中断していたＤＭＡを再開させる。

（３）上記（１）での確認でデータ転送方向がデバイス
からデータを読み込む方向のときは、従来と同様にＤＭ
Ａを２つに分け、データバッファにデータをすべて格納
してからホストコンピュータへデータを送る。

以上のような動作により、データをデバイスに転送する
場合にはデータ入力側と出力側のＤＭＡが並行して動作
できるため、ホストコンピュータと５Ｃ３Ｉデバイス間
のＤＭＡ所要時間が第４図［同図（ａ）は従来の場合、
（ｂ）は本発明による場合］に示すように短くなり、デ
バイスがＤＭＡを中断しないときのパフォーマンスが向
上する。

〈発明の効果〉 以上詳細に説明したように、本発明によれば、ホストコ
ンピュータからデバイスへデータを転送する際、５Ｃ８
ＩデバイスがＤＭＡ転送を中断せず実行する場合データ
バッファへの入力側のＤＭＡと出力側のＤＭＡが並行し
て動作するため、ホストコンピュータと５Ｃ８Ｉデバイ
ス間のＤＭＡ所要時間が短くなり、パフォーマンスが向
上する。

【図面の簡単な説明】

第１図は本発明に係るＳＣＳＩインターフェイス回路の
一実施例を示す要部構成図、第２図および第３図は動作
フローを示す図、第４図はＤＭＡ所要時間を示す図、第
５図は従来の５Ｃ８Ｉインタ一フエイス回路を用いたシ
ステムの構成図である。 ２１・・・ＣＰＵ、２２・・・ＤＭＡ制御部、２３・・
・チャネル制御部、２４・・・５Ｃ３Ｉバス制御部、２
５・・・アドレス監視回路、ＤＢ、ＤＭＢＩ。 ＤＭＢ２・・・データバス、ＡＢＩ、ＡＢ２・・・アド
レスバス。 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 ＤＭＡ再起動機能を持たないホストコンピュータとＳＣ
   ＳＩプロトロルをサポートするデバイスを接続するＳＣ
   ＳＩインターフェイス回路であって、 デュアルポートＲＡＭによるデータバッファと、このデ
   ュアルポートＲＡＭの各ポートに対して独立にＤＭＡ転
   送を実行する機能を有し、ホストコンピュータからデバ
   イスにデータを転送する際には両ポートのＤＭＡを並行
   に実行し、ホストコンピュータがデバイスからデータを
   読み込むときは２回に分けてＤＭＡを行うようにＤＭＡ
   実行方法の切換えを行なう手段と、 ＤＭＡ転送中に前記両ポートのアドレスを監視し、両ア
   ドレスが一定の閾値より小さくなったことを認識するア
   ドレス監視回路 を具備したことを特徴とするＳＣＳＩインターフェイス
   回路。