JPS61134863A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS61134863A JPS61134863A JP25685784A JP25685784A JPS61134863A JP S61134863 A JPS61134863 A JP S61134863A JP 25685784 A JP25685784 A JP 25685784A JP 25685784 A JP25685784 A JP 25685784A JP S61134863 A JPS61134863 A JP S61134863A
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- Japan
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- processor
- data
- data processing
- processing
- transfer
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
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- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はマルチプロセッサ型のデータ処理装置に関し
、特にパケット交換装置など、装置内でデータ転送を含
むデータ処理装置に関するものである。
、特にパケット交換装置など、装置内でデータ転送を含
むデータ処理装置に関するものである。
第２図は従来のマルチプロセッサ型のデータ処理装置の
構成を示すブロック図であって、図において（Ｉｐ）、
（Ｉｑ）、（ｌｒ）、（ｉｓ）、（Ｉｔ）はそれぞれプ
ロセッサモジュール、（２）はこれら複数のプロセッサ
モジュールを接続する共通バスである。システム全体と
して処理すべきデータ処理を複数のプロセッサモジュー
ルで分担して処理するように構成されておシ、従って、
プロセッサモジュール相互間ではデータ転送を必要とす
るが、このデータ転送は共通バス（２）を通して行われ
る。
構成を示すブロック図であって、図において（Ｉｐ）、
（Ｉｑ）、（ｌｒ）、（ｉｓ）、（Ｉｔ）はそれぞれプ
ロセッサモジュール、（２）はこれら複数のプロセッサ
モジュールを接続する共通バスである。システム全体と
して処理すべきデータ処理を複数のプロセッサモジュー
ルで分担して処理するように構成されておシ、従って、
プロセッサモジュール相互間ではデータ転送を必要とす
るが、このデータ転送は共通バス（２）を通して行われ
る。
第３図は従来のプロセッサモジュール（仮に第２図の（
ｌｐ）とする）の内部構成の一例を示すブロック図であ
って、第２図と同一符号は同一部分を示し、（９）はメ
モリ％（１０）はプロセッサである。
ｌｐ）とする）の内部構成の一例を示すブロック図であ
って、第２図と同一符号は同一部分を示し、（９）はメ
モリ％（１０）はプロセッサである。
また第４図は従来のプロセッサモジュール（仮に第２図
の（ＩＳ）とする）の内部構成の他の例を示すブロック
図であって、第２図及び第３図と同一符号は同−又は和
尚部分を示しく１１）はＤＭＡ（ｄｉｒｅｃｔ ｍｅｍ
ｏｒｙ ａｃｃｅｓｓ ） コントローラである。
の（ＩＳ）とする）の内部構成の他の例を示すブロック
図であって、第２図及び第３図と同一符号は同−又は和
尚部分を示しく１１）はＤＭＡ（ｄｉｒｅｃｔ ｍｅｍ
ｏｒｙ ａｃｃｅｓｓ ） コントローラである。
第３図に示すプロセッサモジュール（１ｐ）では、すべ
ての動作がプロセッサ（９）にょ多制御され、データ処
理及び共通バスを通したデータ転送処理の両方の処理を
プロセッサ（９）が実行している。そのため、データ処
理と転送処理とは時間的にシリアルに行われることにな
る。
ての動作がプロセッサ（９）にょ多制御され、データ処
理及び共通バスを通したデータ転送処理の両方の処理を
プロセッサ（９）が実行している。そのため、データ処
理と転送処理とは時間的にシリアルに行われることにな
る。
また、第４図に示すプロセッサモジュール（１ｓ）では
すべての動作がプロセッサ（９）により制御されるが、
転送処理については、プロセッサ（９）からの １
指令によってＤＭＡ コントローラ（１１）が起動さ
れ、その後はその指令による転送を完了するまではＤＭ
Ａ コントローラ（１１）が転送処理を行う。
すべての動作がプロセッサ（９）により制御されるが、
転送処理については、プロセッサ（９）からの １
指令によってＤＭＡ コントローラ（１１）が起動さ
れ、その後はその指令による転送を完了するまではＤＭ
Ａ コントローラ（１１）が転送処理を行う。
したがって、データ処理と転送処理とは部分的には並列
処理が行われる。
処理が行われる。
第３図に示す従来の装置では一つのプロセッサ（９）が
データ処理と転送処理とを行うため、データ処理時間中
は転送処理が実行できず、転送処理時間中はデータ処理
が実行できず、プロセッサモジュールとして処理能力が
低いという問題点があった。
データ処理と転送処理とを行うため、データ処理時間中
は転送処理が実行できず、転送処理時間中はデータ処理
が実行できず、プロセッサモジュールとして処理能力が
低いという問題点があった。
第４図に示す従来装置では、転送処理の主要な部分がＤ
ＭＡコントローラ（１１）によって行われるため、 Ｄ
ＭＡコントローラ（１１）が転送処理を実行している間
プロセッサ（９）は並列にデータ処理を実行することが
できるが、ＤＭＡコントローラを制御しこれに起動指令
を与えるのはプロセッサ（９）が行わねばならぬため、
プロセッサモジュールとしての処理能力は第３図に示す
装置に比して向上するが、なお処理能力が十分でないと
いう問題点があった。
ＭＡコントローラ（１１）によって行われるため、 Ｄ
ＭＡコントローラ（１１）が転送処理を実行している間
プロセッサ（９）は並列にデータ処理を実行することが
できるが、ＤＭＡコントローラを制御しこれに起動指令
を与えるのはプロセッサ（９）が行わねばならぬため、
プロセッサモジュールとしての処理能力は第３図に示す
装置に比して向上するが、なお処理能力が十分でないと
いう問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、データ処理と転送処理とを完全に互に独立し
て実行することができ、従ってシステム全体でデータの
スループット時間を短縮することができるリアルタイム
性の強いデータ処理。
たもので、データ処理と転送処理とを完全に互に独立し
て実行することができ、従ってシステム全体でデータの
スループット時間を短縮することができるリアルタイム
性の強いデータ処理。
装置を提供することを目的としている。
この発明に係るマルチプロセッサ型データ処理装置では
、各プロセッサモジュール内にデータの転送処理だけを
行う転送処理プロセッサと転送処理以外のデータ処理を
行うデータ処理プロセッサとを設け、この２つのプロセ
ッサに共通なメモリを設け、２つのプロセッサにおける
処理動作は時間的に並列に行うように構成した。
、各プロセッサモジュール内にデータの転送処理だけを
行う転送処理プロセッサと転送処理以外のデータ処理を
行うデータ処理プロセッサとを設け、この２つのプロセ
ッサに共通なメモリを設け、２つのプロセッサにおける
処理動作は時間的に並列に行うように構成した。
この発明のデータ処理装置では各プロセッサモジュール
内においてデータ処理と転送処理とは並列に行われ、デ
ータ処理プロセッサによりてデータ処理が済んだデータ
を転送処理プロセッサが共通バスを通して次にデータ処
理すべきプロセッサモジュールへ転送している時点では
、データ処理プロセッサは次のデータ処理を行うことが
でき、また、転送処理プロセッサはデータ処理プロセッ
サとは独立して転送処理を実行することができ当該プロ
セッサモジュール内に転送すべきデータが存在する限シ
連続して動作することができるのでシステム全体として
データのスループット時間を短縮することができる。
内においてデータ処理と転送処理とは並列に行われ、デ
ータ処理プロセッサによりてデータ処理が済んだデータ
を転送処理プロセッサが共通バスを通して次にデータ処
理すべきプロセッサモジュールへ転送している時点では
、データ処理プロセッサは次のデータ処理を行うことが
でき、また、転送処理プロセッサはデータ処理プロセッ
サとは独立して転送処理を実行することができ当該プロ
セッサモジュール内に転送すべきデータが存在する限シ
連続して動作することができるのでシステム全体として
データのスループット時間を短縮することができる。
以下この発明の実施例を図面について説明する。
第１図はこの発明の一実施例を示すブロック図であって
、図において、（ｌａ）、（ｌｂ）はそれぞれこの発明
によるプロセッサモジュール、（２）は共通バス、（３
ａ）、（３ｂ） ｉｊそれぞれデータ処理プロセッサ、
（４ａ）、（４ｂ）はそれぞれ転送処理プロセッサ、（
５ａ）。
、図において、（ｌａ）、（ｌｂ）はそれぞれこの発明
によるプロセッサモジュール、（２）は共通バス、（３
ａ）、（３ｂ） ｉｊそれぞれデータ処理プロセッサ、
（４ａ）、（４ｂ）はそれぞれ転送処理プロセッサ、（
５ａ）。
（５ｂ）はそれぞれ共通メモリ、（６ａ）、（６ｂ）
はアクセス制御ロジックで、データ処理プロセッサと
転送処理プロセッサから共通メモリへのアクセスを制御
する。（７ａ）、（７ｂ）はそれぞれ共通メモ’） （
５ａ）。
はアクセス制御ロジックで、データ処理プロセッサと
転送処理プロセッサから共通メモリへのアクセスを制御
する。（７ａ）、（７ｂ）はそれぞれ共通メモ’） （
５ａ）。
（５ｂ）内に設けられたデータ処理待ち行列、（８ａ）
。
。
（８ｂ）はそれぞれ共通メモ’） （５ａ）、（５ｂ）
内に設けられた転送処理待ち行列である。
内に設けられた転送処理待ち行列である。
プロセッサモジュール（１ａ）と（１ｂ）は同様な構成
で同様な動作をするので、以下プロセッサモジュール（
１ａ）の動作について説明する。データ処理待ち行列（
７ａ）に加えられるデータは当該プロセッサモジュール
（１ａ）内で発生し、又は他のプロセッサモジュール（
たとえば（ｌｂ））から共通バス（２）を通して転送さ
れるが、発生の都度又は転送された都度データ処理待ち
行列（７ａ）に加えられる。
で同様な動作をするので、以下プロセッサモジュール（
１ａ）の動作について説明する。データ処理待ち行列（
７ａ）に加えられるデータは当該プロセッサモジュール
（１ａ）内で発生し、又は他のプロセッサモジュール（
たとえば（ｌｂ））から共通バス（２）を通して転送さ
れるが、発生の都度又は転送された都度データ処理待ち
行列（７ａ）に加えられる。
データ処理プロセッサ（３ａ）はデータ処理待ち行列（
７ａ）を監視しておシ、ここにデータ処理待ちデータが
存在しておれば、行列（７ａ）内のデータに対し順次デ
ータ処理を行う。このデータ処理の結果他のプロセッサ
モジュールに転送すべきデータが生成されるとこれを転
送処理待ち行列（８ａ）に加える。
７ａ）を監視しておシ、ここにデータ処理待ちデータが
存在しておれば、行列（７ａ）内のデータに対し順次デ
ータ処理を行う。このデータ処理の結果他のプロセッサ
モジュールに転送すべきデータが生成されるとこれを転
送処理待ち行列（８ａ）に加える。
転送処理プロセッサ（４ａ）は転送処理待ち行列（８ａ
）を監視しており、ここに転送処理待ちデータ
］が存在しておれば、行列（８ａ）内めデータに対し順
次転送処理を行う。すなわち、共通バス（２）上に宛先
アドレスと転送すべきデータとを出力する。宛先アドレ
スによって指定されたプロセッサモジュール（仮に（１
ｂ）とする）では共通バス（２）上のデータをデータ処
理待ち行列（７ｂ）に加える。
）を監視しており、ここに転送処理待ちデータ
］が存在しておれば、行列（８ａ）内めデータに対し順
次転送処理を行う。すなわち、共通バス（２）上に宛先
アドレスと転送すべきデータとを出力する。宛先アドレ
スによって指定されたプロセッサモジュール（仮に（１
ｂ）とする）では共通バス（２）上のデータをデータ処
理待ち行列（７ｂ）に加える。
以上のようにして、プロセッサモジュール（１ａ）内で
はデータ処理プロセッサ（３ａ）と転送処理プロセッサ
（４ａ）とは互に独立して処理を行うことができ、プロ
セッサモジュール（１ｂ）内でも同様にデータ処理プロ
セッサ（３ｂ）と転送処理プロセッサ（４ｂ）とは互に
独立して処理を行うことができ、データ処理待ち行列（
７ａ）、（７ｂ）及び転送処理待ち行列（８ａ）、（８
ｂ）内にデータが存在する限り、連続してデータ処理を
行うことができる。
はデータ処理プロセッサ（３ａ）と転送処理プロセッサ
（４ａ）とは互に独立して処理を行うことができ、プロ
セッサモジュール（１ｂ）内でも同様にデータ処理プロ
セッサ（３ｂ）と転送処理プロセッサ（４ｂ）とは互に
独立して処理を行うことができ、データ処理待ち行列（
７ａ）、（７ｂ）及び転送処理待ち行列（８ａ）、（８
ｂ）内にデータが存在する限り、連続してデータ処理を
行うことができる。
以上のようにこの発明によれば、各プロセッサモジュー
ル内にデータ処理プロセッサと転送処理プロセッサとを
設け、この２つのプロセッサを互に独立して動作ができ
るようにしたので、綜合的にスループット時間を短縮す
ることができ、特にパケット交換装置などのようにデー
タ転送の機会の多い装置に応用すると多大の効果を得る
ことができる。
ル内にデータ処理プロセッサと転送処理プロセッサとを
設け、この２つのプロセッサを互に独立して動作ができ
るようにしたので、綜合的にスループット時間を短縮す
ることができ、特にパケット交換装置などのようにデー
タ転送の機会の多い装置に応用すると多大の効果を得る
ことができる。
第１図はこの発明の一実施例を示すブロック図、第２図
は従来のマルチプロセッサ型のデータ処理装置の構成を
示すブロック図、第３図は第２図に示すプロセッサモジ
ュールの従来の構成の一例を示すブロック図、第４図は
第２図に示すプロセッサモジュールの従来の構成の他の
例を示すブロック図である。 図において（ｌａ）、（ｌｂ）はプロセッサモジュール
、（２）は共通バス、（３ａ）、（３ｂ）はデータ処理
プロセッサ、（４ａ）、（４ｂ）は転送処理プロセッサ
、（５ａ）。 （５ｂ）は共通のメモリ、（６ａ）、（６ｂ）はアクセ
ス制御、ロジック、（７ａ）、（７ｂ）はデータ処理待
ち行列、（８ａ）、（８ｂ）は転送処理待ち行列である
。 尚、各図中同一符号は同−又は相当部分を示す。
は従来のマルチプロセッサ型のデータ処理装置の構成を
示すブロック図、第３図は第２図に示すプロセッサモジ
ュールの従来の構成の一例を示すブロック図、第４図は
第２図に示すプロセッサモジュールの従来の構成の他の
例を示すブロック図である。 図において（ｌａ）、（ｌｂ）はプロセッサモジュール
、（２）は共通バス、（３ａ）、（３ｂ）はデータ処理
プロセッサ、（４ａ）、（４ｂ）は転送処理プロセッサ
、（５ａ）。 （５ｂ）は共通のメモリ、（６ａ）、（６ｂ）はアクセ
ス制御、ロジック、（７ａ）、（７ｂ）はデータ処理待
ち行列、（８ａ）、（８ｂ）は転送処理待ち行列である
。 尚、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 それぞれデータ処理機能を有する複数のプロセッサモジ
ュールが共通バスに接続され、上記複数のプロセッサモ
ジュールの各プロセッサモジュールにおいてそれぞれデ
ータ処理を行い、かつ上記共通バスを通してプロセッサ
モジュール間においてデータ転送を行うよう構成された
データ処理装置において、 各プロセッサモジュール内に設けられデータを転送する
ための転送処理だけを行う転送処理プロセッサ、 各プロセッサモジュール内に設けられ上記転送処理を除
くデータ処理を行うデータ処理プロセッサ、 各プロセッサモジュール内に設けられ上記転送処理プロ
セッサと上記データ処理プロセッサとが共通に使用する
共通メモリ、 各プロセッサモジュール内に設けられ上記共通メモリに
対し上記転送処理プロセッサ及び上記データ処理プロセ
ッサからのアクセスを制御するアクセス制御ロジック、 上記共通メモリ内に設けられ当該プロセッサモジュール
内で処理すべきデータが一時記憶されるデータ処理待ち
行列、 上記共通メモリ内に設けられ当該プロセッサモジュール
から転送すべきデータが一時記憶される転送処理待ち行
列、 上記データ処理プロセッサにより上記データ処理待ち行
列を監視し、必要なデータ処理を行い、転送を必要とす
るデータを上記転送処理待ち行列に書込む手段、 上記転送処理プロセッサにより上記転送処理待ち行列を
監視し、転送を要するデータを宛先プロセッサモジュー
ルのデータ処理待ち行列へ入力するよう転送処理を行う
手段を備えたことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25685784A JPS61134863A (ja) | 1984-12-04 | 1984-12-04 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25685784A JPS61134863A (ja) | 1984-12-04 | 1984-12-04 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134863A true JPS61134863A (ja) | 1986-06-21 |
Family
ID=17298378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25685784A Pending JPS61134863A (ja) | 1984-12-04 | 1984-12-04 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134863A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6423360A (en) * | 1987-07-17 | 1989-01-26 | Sumitomo Electric Industries | Message transfer device |
| JP2007317152A (ja) * | 2006-05-29 | 2007-12-06 | Yuundo:Kk | 情報処理装置 |
| JP2012221399A (ja) * | 2011-04-13 | 2012-11-12 | Nec Corp | アクセス装置及びアクセス方法 |
| WO2013065687A1 (ja) * | 2011-11-04 | 2013-05-10 | 学校法人 早稲田大学 | プロセッサシステム及びアクセラレータ |
| JP2020173717A (ja) * | 2019-04-12 | 2020-10-22 | キヤノン株式会社 | 情報処理ユニット、情報処理装置、情報処理方法及びプログラム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5167035A (ja) * | 1974-12-07 | 1976-06-10 | Nippon Electric Co | |
| JPS57152065A (en) * | 1981-03-13 | 1982-09-20 | Omron Tateisi Electronics Co | Programmable logic controller |
-
1984
- 1984-12-04 JP JP25685784A patent/JPS61134863A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5167035A (ja) * | 1974-12-07 | 1976-06-10 | Nippon Electric Co | |
| JPS57152065A (en) * | 1981-03-13 | 1982-09-20 | Omron Tateisi Electronics Co | Programmable logic controller |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6423360A (en) * | 1987-07-17 | 1989-01-26 | Sumitomo Electric Industries | Message transfer device |
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| WO2013065687A1 (ja) * | 2011-11-04 | 2013-05-10 | 学校法人 早稲田大学 | プロセッサシステム及びアクセラレータ |
| GB2511672A (en) * | 2011-11-04 | 2014-09-10 | Univ Waseda | Processor system and accelerator |
| JPWO2013065687A1 (ja) * | 2011-11-04 | 2015-04-02 | 学校法人早稲田大学 | プロセッサシステム及びアクセラレータ |
| JP2017091589A (ja) * | 2011-11-04 | 2017-05-25 | 学校法人早稲田大学 | プロセッサコア及びプロセッサシステム |
| US9846673B2 (en) | 2011-11-04 | 2017-12-19 | Waseda University | Processor, accelerator, and direct memory access controller within a processor core that each reads/writes a local synchronization flag area for parallel execution |
| US10095657B2 (en) | 2011-11-04 | 2018-10-09 | Waseda University | Processor, accelerator, and direct memory access controller within a core reading/writing local synchronization flag area for parallel |
| GB2511672B (en) * | 2011-11-04 | 2020-04-15 | Univ Waseda | Processor system and accelerator |
| JP2020173717A (ja) * | 2019-04-12 | 2020-10-22 | キヤノン株式会社 | 情報処理ユニット、情報処理装置、情報処理方法及びプログラム |
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