JPS61259358A - Ｄｍａ回路 - Google Patents
Ｄｍａ回路Info
- Publication number
- JPS61259358A JPS61259358A JP60100828A JP10082885A JPS61259358A JP S61259358 A JPS61259358 A JP S61259358A JP 60100828 A JP60100828 A JP 60100828A JP 10082885 A JP10082885 A JP 10082885A JP S61259358 A JPS61259358 A JP S61259358A
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- dma
- bus
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤＭＡ （ダイレクトメモリアクセス）回路に
関する。
関する。
第２図は従来例のダイレクトメモリアクセス方式を有ス
るコンピュータシステムのブロック図である。
るコンピュータシステムのブロック図である。
このコンピュータシステム８１１はＣＰＵ８０１と、Ｒ
ＯＭ８０２と、ＲＡＭ８０ Ｂと、ＣＰＵ８０１内にあ
るアキュームレータ８０４と、バッファ８０５と、ポー
ト８θ６１． ｇｏｏ、・−・１３０６ｎ と、ポー
ト１３０６．．８０６ｔ、・・・、 ８０６ｎ とアキ
ュームレータ８０４の間の転送路８０７と、アキューム
レータ８０４とＲＡＭ８０ Ｂの間の転送路８０８と。
ＯＭ８０２と、ＲＡＭ８０ Ｂと、ＣＰＵ８０１内にあ
るアキュームレータ８０４と、バッファ８０５と、ポー
ト８θ６１． ｇｏｏ、・−・１３０６ｎ と、ポー
ト１３０６．．８０６ｔ、・・・、 ８０６ｎ とアキ
ュームレータ８０４の間の転送路８０７と、アキューム
レータ８０４とＲＡＭ８０ Ｂの間の転送路８０８と。
ＤＭＡ転送路８０９と、データバス８１０で構成すれて
いる。
いる。
このコンピュータシステム８１１においては、外部装置
、すなわちポー）８０６１．ｆ３０６．、・・・。
、すなわちポー）８０６１．ｆ３０６．、・・・。
８０６ｎ とコンピュータシステム８１１のメモリ（Ｒ
ＡＭａｏａ）の間のデータ転送は、通常、ボー）１３０
６１．８０６．、・・・、 ８０６ｎ とアキューム
レータ８０４の間の転送ならびにアキュームンータ８０
４と、ＲＡＭ８０ Ｂの間の転送という２つの操作によ
り行われるが、このようなモードの転送は速度が遅いた
めボー） ８０６１〜８０６ｎとアキュームレータｆ３
０４の間の転送の操作を省略し、アキュームレータ８０
４とＲＡＭ８０８との間の転送のみによりデータ転送を
行う方式が、いわゆるダイレクトメモリアクセス方式、
すなわちＤＭＡ方式である。
ＡＭａｏａ）の間のデータ転送は、通常、ボー）１３０
６１．８０６．、・・・、 ８０６ｎ とアキューム
レータ８０４の間の転送ならびにアキュームンータ８０
４と、ＲＡＭ８０ Ｂの間の転送という２つの操作によ
り行われるが、このようなモードの転送は速度が遅いた
めボー） ８０６１〜８０６ｎとアキュームレータｆ３
０４の間の転送の操作を省略し、アキュームレータ８０
４とＲＡＭ８０８との間の転送のみによりデータ転送を
行う方式が、いわゆるダイレクトメモリアクセス方式、
すなわちＤＭＡ方式である。
この従来のＤＭＡ方式では、データバス８１０がボー）
８０６．〜８０６ｎ とＲＡＭ８０８との間のバスに
より占有されてしまうので、ＣＰＵ８０１はＲＯＭ８０
２で構成されたプログラム記憶装置からプログラムコー
ドを読出すことができず、一時停止状態、すなわちホー
ルド状態を余儀なくされるという問題があった。このこ
とは、一つのＣＰＵに・より複数の処理を行う多重処理
方式を想定した場合には大きな欠点となっていた。
８０６．〜８０６ｎ とＲＡＭ８０８との間のバスに
より占有されてしまうので、ＣＰＵ８０１はＲＯＭ８０
２で構成されたプログラム記憶装置からプログラムコー
ドを読出すことができず、一時停止状態、すなわちホー
ルド状態を余儀なくされるという問題があった。このこ
とは、一つのＣＰＵに・より複数の処理を行う多重処理
方式を想定した場合には大きな欠点となっていた。
これを解決する方法として、ＣＰＵのインストラクショ
ンフェッチサイクルを利用して、ＣＰＵのホールド状態
を回避する方法（特公昭５９−７１４８０）があるが、
この方法はＣＰＵのアーキテクチャ−によっては全イン
ストラクション・サイクルの内でインストラクションフ
ェッチサイクルの占有率が低いものの場合にはさらに転
送効率をアップできる可能性を有している。
ンフェッチサイクルを利用して、ＣＰＵのホールド状態
を回避する方法（特公昭５９−７１４８０）があるが、
この方法はＣＰＵのアーキテクチャ−によっては全イン
ストラクション・サイクルの内でインストラクションフ
ェッチサイクルの占有率が低いものの場合にはさらに転
送効率をアップできる可能性を有している。
本発明のＤＭＡ回路は、ＤＭＡ制御器と、ＣＰＵからの
アドレスバスあるいはＤＭＡ制御器からのアドレスバス
を選択してＲＡＭにアドレス情報を出力する＄１の切替
器と、ＣＰＵからのデータバスあるいは外部ポートから
のデータバスを選択してＲＡＭにデータ情報を出力する
第２の切替器と、ＣＰＵからのメモリライト信号あるい
はＤＭＡ制御器からのメモリライト信号を選択してＲＡ
Ｍにメモリライト情報を出力する第８の切替器と、ＣＰ
ＵあるいはＤＭＡ制御器からのメモリライト信号により
第１．第２゜第８の切替器を切替える論理回路を有する
。
アドレスバスあるいはＤＭＡ制御器からのアドレスバス
を選択してＲＡＭにアドレス情報を出力する＄１の切替
器と、ＣＰＵからのデータバスあるいは外部ポートから
のデータバスを選択してＲＡＭにデータ情報を出力する
第２の切替器と、ＣＰＵからのメモリライト信号あるい
はＤＭＡ制御器からのメモリライト信号を選択してＲＡ
Ｍにメモリライト情報を出力する第８の切替器と、ＣＰ
ＵあるいはＤＭＡ制御器からのメモリライト信号により
第１．第２゜第８の切替器を切替える論理回路を有する
。
したがって、ＤＭＡモード時、ＣＰＵはホールド状態に
なることなく ＲＯＭからグログラムを読出すことがで
きる。
なることなく ＲＯＭからグログラムを読出すことがで
きる。
本発明の実施例について図面を参照して説明する。
第１図は本発明のＤＭＡ回路を有するコンビュータンス
テムの一実施例のブロック図である。
テムの一実施例のブロック図である。
ＤＭＡ制御器２１０は転送要求信号線２１８によって送
られてくる外部装置２１２．．２１２．、・・・。
られてくる外部装置２１２．．２１２．、・・・。
２１２ｎの転送要求によりメモリアクセス信号線２１６
ヘメモリアクセス信号を出力する。
ヘメモリアクセス信号を出力する。
第１の切替器２０７は、ＣＰＵ２０１からのアドレスバ
ス２０８あるいはＤＭＡ制御器２１０かものアドレスバ
ス２１７を選択してＲＡＭ２．０５にアドレス情報を出
力する。第２の切替器２０８はＣＰＵ２０１からのデー
タバス２０６あるいは外部装置２１２、．２１ち、・・
・、 ２１２ｎからのデータバス２２１を選択してＲＡ
Ｍ２０５にデータ情報を出力する。第８の切替器２０９
はＣＰＵ２０１からメモリアクセス信号線２１５．２１
９によって送られてぎたメモリライト信号あるいはＤＭ
Ａ制御器２１０からメモリアクセス信号線２１６．２２
０を通して送られてきたメモリライト信号を選択してＲ
ＡＭ２０５に出力する。論理回路２２２はメモリアクセ
ス信号線２１５によって送られてきたＣＰＵ２０１から
のメモリライト信号あるいはメモリアクセス信号線２１
６によって送られてきたＤＭＡ制御器２１０からメモリ
ライト信号により、第１の切替器２０７．第２の切替器
２０８゜第８の切替器２０９を切替える切替信号を切替
信号線２１８に出、力する。
ス２０８あるいはＤＭＡ制御器２１０かものアドレスバ
ス２１７を選択してＲＡＭ２．０５にアドレス情報を出
力する。第２の切替器２０８はＣＰＵ２０１からのデー
タバス２０６あるいは外部装置２１２、．２１ち、・・
・、 ２１２ｎからのデータバス２２１を選択してＲＡ
Ｍ２０５にデータ情報を出力する。第８の切替器２０９
はＣＰＵ２０１からメモリアクセス信号線２１５．２１
９によって送られてぎたメモリライト信号あるいはＤＭ
Ａ制御器２１０からメモリアクセス信号線２１６．２２
０を通して送られてきたメモリライト信号を選択してＲ
ＡＭ２０５に出力する。論理回路２２２はメモリアクセ
ス信号線２１５によって送られてきたＣＰＵ２０１から
のメモリライト信号あるいはメモリアクセス信号線２１
６によって送られてきたＤＭＡ制御器２１０からメモリ
ライト信号により、第１の切替器２０７．第２の切替器
２０８゜第８の切替器２０９を切替える切替信号を切替
信号線２１８に出、力する。
ＤＭＡモード時、第１の切替器２０７．第２の切替器２
０８．第８の切替器２０９は論理回路２２２からの切替
信号によりそれぞれアドレスバス２１７゜データバス２
２１．メモリアクセス信号線２２０を選択し、データバ
ス２２．１を通して送られてきた外部装置２１２．．２
１２い・・・、 ２１２ｎからの情報がＲＡＭ２０５に
書込まれる。したがって、ＣＰＵ２０１はこの間、アド
レスバス２０８にアドレスを出力してＲＯＭ２０４のプ
ログラムをデータバス２０６を通して読出すことができ
る。もちろん、外部装置２１２．．２１２．、・・・ｅ
２１２ｎからＲＡＭ２０５へのデータ転送は、バッフ
ァ２１１゜データバス２０６を介してアキュームレータ
２０２への転送、そしてアキュームレータ２０２からデ
ータバス２０６を通ってＲＡＭ２０５への転送という２
つの操作によって行なうこともできる。
０８．第８の切替器２０９は論理回路２２２からの切替
信号によりそれぞれアドレスバス２１７゜データバス２
２１．メモリアクセス信号線２２０を選択し、データバ
ス２２．１を通して送られてきた外部装置２１２．．２
１２い・・・、 ２１２ｎからの情報がＲＡＭ２０５に
書込まれる。したがって、ＣＰＵ２０１はこの間、アド
レスバス２０８にアドレスを出力してＲＯＭ２０４のプ
ログラムをデータバス２０６を通して読出すことができ
る。もちろん、外部装置２１２．．２１２．、・・・ｅ
２１２ｎからＲＡＭ２０５へのデータ転送は、バッフ
ァ２１１゜データバス２０６を介してアキュームレータ
２０２への転送、そしてアキュームレータ２０２からデ
ータバス２０６を通ってＲＡＭ２０５への転送という２
つの操作によって行なうこともできる。
以上説明したように本発明はアドレス情報、データ情報
ならびにメモリ書込み信号をそれぞれの切替器を使用し
てＤＭＡ動作できるように切替えることによりＤＭＡモ
ード時のＣＰＵのホールド状態を避けることができ、多
重処理を必要とするシステムの効率が向上すると共に、
システム構築上のネックが取除かれるため、システムイ
ンプリメンテーションが容易になるという効果がある。
ならびにメモリ書込み信号をそれぞれの切替器を使用し
てＤＭＡ動作できるように切替えることによりＤＭＡモ
ード時のＣＰＵのホールド状態を避けることができ、多
重処理を必要とするシステムの効率が向上すると共に、
システム構築上のネックが取除かれるため、システムイ
ンプリメンテーションが容易になるという効果がある。
第１図は本発明によるＤＭＡ回路を有するコンピュータ
システムの一実施例のブロック図、第２図は従来例のダ
イレクトメモリアクセス方式を有するコンピュータシス
テムのブロック図である。 ２０１・・・・・・・・・ＣＰＵ、 ２
０４・・・・・・・・・ＲＯＭ 。 ２０５・・・・・・・・・ＲＡＭ。 ２０２・・・・・・・・・アキュームレータ。 ２１１・・・・・・・・・バッファ ２１２１ ＊２１２１ 、・・’、５２１２ｎ ””
”−外部装置。 ２０７・・・・・・・・・第１の切替器。 ２０８・・・・・・・・・第２の切替器。 ２０９・・・・・・・・・第８の切替器。 ２１０・・・・・・・・・ＤＭＡ制御器。 ２２２・・・・・・・・・論理回路。 第 １ 図 第２図
システムの一実施例のブロック図、第２図は従来例のダ
イレクトメモリアクセス方式を有するコンピュータシス
テムのブロック図である。 ２０１・・・・・・・・・ＣＰＵ、 ２
０４・・・・・・・・・ＲＯＭ 。 ２０５・・・・・・・・・ＲＡＭ。 ２０２・・・・・・・・・アキュームレータ。 ２１１・・・・・・・・・バッファ ２１２１ ＊２１２１ 、・・’、５２１２ｎ ””
”−外部装置。 ２０７・・・・・・・・・第１の切替器。 ２０８・・・・・・・・・第２の切替器。 ２０９・・・・・・・・・第８の切替器。 ２１０・・・・・・・・・ＤＭＡ制御器。 ２２２・・・・・・・・・論理回路。 第 １ 図 第２図
Claims (1)
- 【特許請求の範囲】 ＤＭＡ制御器と、 ＣＰＵからのアドレスバスあるいはＤＭＡ制御器からの
アドレスバスを選択してＲＡＭにアドレス情報を出力す
る第１の切替器と、 ＣＰＵからのデータバスあるいは外部ポートからのデー
タバスを選択してＲＡＭにデータ情報を出力する第２の
切替器と、 ＣＰＵからのメモリライト信号あるいはＤＭＡ制御器か
らのメモリライト信号を選択してＲＡＭにメモリライト
情報を出力する第８の切替器と、 ＣＰＵあるいはＤＭＡ制御器からのメモリライト信号に
より第１、第２、第３の切替器を切替える論理回路を有
するＤＭＡ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60100828A JPS61259358A (ja) | 1985-05-13 | 1985-05-13 | Ｄｍａ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60100828A JPS61259358A (ja) | 1985-05-13 | 1985-05-13 | Ｄｍａ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61259358A true JPS61259358A (ja) | 1986-11-17 |
Family
ID=14284182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60100828A Pending JPS61259358A (ja) | 1985-05-13 | 1985-05-13 | Ｄｍａ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61259358A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01209563A (ja) * | 1988-02-18 | 1989-08-23 | Oki Electric Ind Co Ltd | プロセッサ間通信方式 |
-
1985
- 1985-05-13 JP JP60100828A patent/JPS61259358A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01209563A (ja) * | 1988-02-18 | 1989-08-23 | Oki Electric Ind Co Ltd | プロセッサ間通信方式 |
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