JPS6075947A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS6075947A JPS6075947A JP18401283A JP18401283A JPS6075947A JP S6075947 A JPS6075947 A JP S6075947A JP 18401283 A JP18401283 A JP 18401283A JP 18401283 A JP18401283 A JP 18401283A JP S6075947 A JPS6075947 A JP S6075947A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- area
- submemory
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はメモリ制御方式に係り、特に主メモリの外にサ
ブメモリを設け、このサブメモリと主メモリとの間のデ
ータ転送を行うことなく主メモリ上のアドレスにザブメ
モリへデータのり一ド／ライトできるようにして主メモ
リの容量をあたかも拡大するようにしたものに関する。
ブメモリを設け、このサブメモリと主メモリとの間のデ
ータ転送を行うことなく主メモリ上のアドレスにザブメ
モリへデータのり一ド／ライトできるようにして主メモ
リの容量をあたかも拡大するようにしたものに関する。
データ処理装置では、主メモリに記憶されたデータを使
用してＣＰＵが演算を行い所期のデータ処理を遂行して
いる。この主メモリの容量は固定的であり、したがって
主メモリに記憶されるデータ容量は主メモリのサイズに
応して固定的であった。そして主メモリよりデータをリ
ード／ライトするためにアドレスを出力してこのアドレ
ス先にデータをリート／ライ１−シている。そのためこ
の主メモリ上に存在しないアドレスでアクセスするとき
データはドントケア（Ｄｏｎ’ｔ Ｃａｒｅ）であった
。またアｌ’レスとデータは１対になっており、データ
量の増大にともないアドレスが増大することになる。し
かし主メモリのサイズはチップの大きさにもとづき物理
的に固定であり、しがも１つの主メモリを複数のｃｐｕ
で使用する場合。
用してＣＰＵが演算を行い所期のデータ処理を遂行して
いる。この主メモリの容量は固定的であり、したがって
主メモリに記憶されるデータ容量は主メモリのサイズに
応して固定的であった。そして主メモリよりデータをリ
ード／ライトするためにアドレスを出力してこのアドレ
ス先にデータをリート／ライ１−シている。そのためこ
の主メモリ上に存在しないアドレスでアクセスするとき
データはドントケア（Ｄｏｎ’ｔ Ｃａｒｅ）であった
。またアｌ’レスとデータは１対になっており、データ
量の増大にともないアドレスが増大することになる。し
かし主メモリのサイズはチップの大きさにもとづき物理
的に固定であり、しがも１つの主メモリを複数のｃｐｕ
で使用する場合。
ＣＰＵにより主メモリの使用できるデータ領域が決めら
れていた。このような場合は勿論、シングルＣＰＵの場
合でも、データ量が増大すればこれを全部主メモリに記
憶することはできず、必要なデータが主メモリ上に格納
されていないときには主メモリ上のデータと入れ替えて
から使用しなければならなかった。
れていた。このような場合は勿論、シングルＣＰＵの場
合でも、データ量が増大すればこれを全部主メモリに記
憶することはできず、必要なデータが主メモリ上に格納
されていないときには主メモリ上のデータと入れ替えて
から使用しなければならなかった。
本発明の目的は、このような問題を改善してメモリ容量
を拡大するためサブメモリを設け、メモリのあるアドレ
ス領域に実際には存在しないデータをサブメモリから出
力させることにより、ハードウェア上構成が不可能であ
った膨大なアドレス領域の生成およびデータ転送なしに
、ＣＰＵが直接サブメモリにデータをアクセスできるよ
うにしたメモリ制御方式を提供することである。
を拡大するためサブメモリを設け、メモリのあるアドレ
ス領域に実際には存在しないデータをサブメモリから出
力させることにより、ハードウェア上構成が不可能であ
った膨大なアドレス領域の生成およびデータ転送なしに
、ＣＰＵが直接サブメモリにデータをアクセスできるよ
うにしたメモリ制御方式を提供することである。
この目的を達成するため１本発明のメモリ制御方式では
、複数のサブメモリと、該複数のサブメモリのうち１つ
を選択する選択情報が記入されるＴｏ領領域サブメモリ
のアドレスと対応したアドレスのアドレス領域を有する
主メモリと、複数のザブメモリより特定のサブメモリを
選択するメモリ・セレクタと、前記ＩＯ領領域ら出力さ
れたザブメモリ選択情報を前記メモリ・セレクタに出力
するメモリ・セレクト制御部を備え、サブメモリの１つ
が選択されたとき主メモリの前記アドレス領域のアドレ
スにもとづき該サブメモリと直接アクセスできるように
したことを特徴とする。
、複数のサブメモリと、該複数のサブメモリのうち１つ
を選択する選択情報が記入されるＴｏ領領域サブメモリ
のアドレスと対応したアドレスのアドレス領域を有する
主メモリと、複数のザブメモリより特定のサブメモリを
選択するメモリ・セレクタと、前記ＩＯ領領域ら出力さ
れたザブメモリ選択情報を前記メモリ・セレクタに出力
するメモリ・セレクト制御部を備え、サブメモリの１つ
が選択されたとき主メモリの前記アドレス領域のアドレ
スにもとづき該サブメモリと直接アクセスできるように
したことを特徴とする。
本発明を詳述するに先立ちその楯略を第１図により説明
する。
する。
本発明では１例えばＲＡＭにより、サブメモリ＃Ｌ＃２
−＃ｎを設りてこれをメモリ・セレクタ１に接続する。
−＃ｎを設りてこれをメモリ・セレクタ１に接続する。
主メモリＭＭにはアドレスエリアＭＡＡと、１０領域Ｍ
ＩＯを設け、この１０領ｉ５ＭＩｏに選択ずべきサブメ
モリ ＃１．＃２−＃ｎの１つ例えば＃１を記入してお
く。
ＩＯを設け、この１０領ｉ５ＭＩｏに選択ずべきサブメ
モリ ＃１．＃２−＃ｎの１つ例えば＃１を記入してお
く。
いま図示省略したＣＰＵが例えばモニタプログラムの実
行にともなっであるステップでＩＯ領領域アクセスする
ように構成すれば、このＩＯ領領域らサブメモリ＃１が
読み出され、メモリ・セレクト制御部２がこれによりメ
モリ・セレクタｌを制御してサブメモリ＃１が主メモリ
ＭＭのアドレスエリアＭＡＡとを接続状態にする。これ
によりアドレスエリアＭＡＡをアクセスすべきアドレス
によりサブメモリ＃１が直接アクセスできるので。
行にともなっであるステップでＩＯ領領域アクセスする
ように構成すれば、このＩＯ領領域らサブメモリ＃１が
読み出され、メモリ・セレクト制御部２がこれによりメ
モリ・セレクタｌを制御してサブメモリ＃１が主メモリ
ＭＭのアドレスエリアＭＡＡとを接続状態にする。これ
によりアドレスエリアＭＡＡをアクセスすべきアドレス
によりサブメモリ＃１が直接アクセスできるので。
ザブメモリ＃１が主メモリＭＭと同様に使用することが
できる。このようにしてＩＯ領領域ＩＯにサブメモリＭ
ＩＯにサブメモリ＃１〜＃ｎを適宜選択的に書き込むこ
とによりこのサブメモリ＃１〜＃ｎを選択的に使用でき
るのでこの分だけ主メモリＭＭの領域を拡大したものと
同様になる。
できる。このようにしてＩＯ領領域ＩＯにサブメモリＭ
ＩＯにサブメモリ＃１〜＃ｎを適宜選択的に書き込むこ
とによりこのサブメモリ＃１〜＃ｎを選択的に使用でき
るのでこの分だけ主メモリＭＭの領域を拡大したものと
同様になる。
本発明の一実施例を第１図〜第３図により詳述する。
第１図は本発明の概略図、第２図はその詳細図。
第３図はメモリ・セレクタの詳細図である。
第２図に示す如く、メモリ・セレクト制御部２にはサブ
メモリ・セレクト・レジスタ２−１が設けられ、主メモ
リＭＭのＩＯ領領域り出力されたサブメモリの番号がセ
ットされ、これによりメモリ・セレクト制御部２はサブ
メモリの選択信号を出力するように構成されている。
メモリ・セレクト・レジスタ２−１が設けられ、主メモ
リＭＭのＩＯ領領域り出力されたサブメモリの番号がセ
ットされ、これによりメモリ・セレクト制御部２はサブ
メモリの選択信号を出力するように構成されている。
アドレス・セレクタ３はアドレス・セット・レジスタ３
−１とアドレス−数構出回路３−２が設けられている。
−１とアドレス−数構出回路３−２が設けられている。
アドレス・セット・レジスタ３−１には主メモリＭＭの
アドレス・エリアＭＡＡのアドレスの上位ビットがセッ
トされており、アドレス・ハ″スより送出されたアドレ
スがこのアドレス・エリアのものかどうかをアドレス−
数構出回路３−２でチェックする。
アドレス・エリアＭＡＡのアドレスの上位ビットがセッ
トされており、アドレス・ハ″スより送出されたアドレ
スがこのアドレス・エリアのものかどうかをアドレス−
数構出回路３−２でチェックする。
メモリ・セレクタ１にはセレクト・デコーダ４とデータ
・バッファ５が設けられる。そして第３図に詳述するよ
うに、セレクト・デコーダ４はセレクタ６およびアンド
回路７−１−１＝ｎ、８−１−−８− ｎ等により構成
され、データ・バッファ５は書込用バッファ５−１〜５
−ｎおよび続出用バッファ５” −１〜５° −ｎ等に
より構成される。
・バッファ５が設けられる。そして第３図に詳述するよ
うに、セレクト・デコーダ４はセレクタ６およびアンド
回路７−１−１＝ｎ、８−１−−８− ｎ等により構成
され、データ・バッファ５は書込用バッファ５−１〜５
−ｎおよび続出用バッファ５” −１〜５° −ｎ等に
より構成される。
第１図のＩＯ領領域ＩＯから出力されたデータが例えば
サブメモリ＃ｌであれば、メモリ・セレクト制御部２か
ら＃１を選択するサブ・メモリ・セレクト信号が、第３
図に示すセレクタ６に伝達される。このときＣＰＵＩ
Ｏから出力されたアドレスが、第１図に示す如く主メモ
リＭＭにおけるアドレス・エリアＭＡＡのアドレスＭ１
であれば。
サブメモリ＃ｌであれば、メモリ・セレクト制御部２か
ら＃１を選択するサブ・メモリ・セレクト信号が、第３
図に示すセレクタ６に伝達される。このときＣＰＵＩ
Ｏから出力されたアドレスが、第１図に示す如く主メモ
リＭＭにおけるアドレス・エリアＭＡＡのアドレスＭ１
であれば。
これらの上位ビットが一致するので、アドレス・セレク
タ２のアドレス−数回路３−２が一致信号をセレクタ６
に出力する。この一致信号によりセレクタ６は動作して
上記＃１を選択するサブ・メモリ・セレクト信号にもと
づきアンド回路７−１と ８−１に「１」を出力する。
タ２のアドレス−数回路３−２が一致信号をセレクタ６
に出力する。この一致信号によりセレクタ６は動作して
上記＃１を選択するサブ・メモリ・セレクト信号にもと
づきアンド回路７−１と ８−１に「１」を出力する。
そしてアクセスがリードの場合にはり−ド・ライト信号
Ｒ／Ｗ＝「１」のためアンド回路８−１が「１」を出力
し続出用バッファ５゛−１が動作し、ＣＰＵｌ０がアド
レス・エリアＭＡＡの領域内であるアドレスＭ１に対応
してサブメモリ＃１のアドレスＭ１よりデータが読出さ
れ、これが続出用バッファ５゛ −１を経由して直接Ｃ
ＰＵｌ０に送出される。
Ｒ／Ｗ＝「１」のためアンド回路８−１が「１」を出力
し続出用バッファ５゛−１が動作し、ＣＰＵｌ０がアド
レス・エリアＭＡＡの領域内であるアドレスＭ１に対応
してサブメモリ＃１のアドレスＭ１よりデータが読出さ
れ、これが続出用バッファ５゛ −１を経由して直接Ｃ
ＰＵｌ０に送出される。
もしアクセスがライトの場合には、リード・ライト信号
Ｒ／Ｗ−ｒＯＪが出力されるので、今度はインバータ９
が１１」を出力するのでアンド回路７−１が１１」を出
力し、書込用バッファ５−１が動作状態になる。これに
より、同様にしてサブメモリ＃１のアドレスＭ１にデー
タを書込むことができる。
Ｒ／Ｗ−ｒＯＪが出力されるので、今度はインバータ９
が１１」を出力するのでアンド回路７−１が１１」を出
力し、書込用バッファ５−１が動作状態になる。これに
より、同様にしてサブメモリ＃１のアドレスＭ１にデー
タを書込むことができる。
このようにして主メモリＭＭの■０領域ｔｌ。
にサブメモリ＃１〜＃ｎを選択的に記入することにより
ザブメモリ＃１〜＃ｎを選択的に直接アクセスすること
が可能となる。その結果ハードウェア上アドレスエリア
に制限があるプロセッサにおいても簡単にメモリ領域を
拡張することができ。
ザブメモリ＃１〜＃ｎを選択的に直接アクセスすること
が可能となる。その結果ハードウェア上アドレスエリア
に制限があるプロセッサにおいても簡単にメモリ領域を
拡張することができ。
プロセッサによる直接アクセスか可能となるためデータ
処理時間の短縮も実現できる。
処理時間の短縮も実現できる。
本発明の第２実施例を第４図により説明する。
第４図では主メモリＭＭのハードウェア未実装エリアが
ＭΔ１〜Ｍ八ｍといへ複数のアドレスエリアＭＡＩ〜Ｍ
Ａｍに区分けし、それぞれのアドレスエリアに別個のＣ
ＰＵ１〜ＣＰ Ｕ ｍを接続する。そしてＣＰＵＩはア
ドレスエリアＭＡＬを使用し、ＣＰＵ２はアドレスエリ
アＭＡ２を使用するというように、マルチＣＰＵシステ
ムで主メモ１、ＩＭＭがアドレス分割された例である。
ＭΔ１〜Ｍ八ｍといへ複数のアドレスエリアＭＡＩ〜Ｍ
Ａｍに区分けし、それぞれのアドレスエリアに別個のＣ
ＰＵ１〜ＣＰ Ｕ ｍを接続する。そしてＣＰＵＩはア
ドレスエリアＭＡＬを使用し、ＣＰＵ２はアドレスエリ
アＭＡ２を使用するというように、マルチＣＰＵシステ
ムで主メモ１、ＩＭＭがアドレス分割された例である。
この場合、１０領域ＭＩＯには選択光のサブメモリ＃１
．＃２−のみならず、アドレスエリアＭＡ１〜ＭＡｍも
記入されている。
．＃２−のみならず、アドレスエリアＭＡ１〜ＭＡｍも
記入されている。
したがってこの場合にはアドレスエリアＭＡ！よりサブ
メモリ＃１にデータを書込み、アドレスエリアＭＡ２よ
りこのサブメモリ＃１のデータを読出ずこともできる。
メモリ＃１にデータを書込み、アドレスエリアＭＡ２よ
りこのサブメモリ＃１のデータを読出ずこともできる。
このために、まず１０領域ＭＩＯにサブメモリ＃１とア
ドレスエリアＭＡＩが記入される。そしてこの１０領域
ＭＩＯが読出されると、メモリ・セレクト制御部２１が
メモリ・セレクタ２０を制御してザブメモリ＃１とアド
レスエリアＭＡＩを接続状態にする。そしてアドレスエ
リアＭΔ１のはハードウェア・未実装アドレスＭ２を発
生させ、書込め信号を出力すれば。
ドレスエリアＭＡＩが記入される。そしてこの１０領域
ＭＩＯが読出されると、メモリ・セレクト制御部２１が
メモリ・セレクタ２０を制御してザブメモリ＃１とアド
レスエリアＭＡＩを接続状態にする。そしてアドレスエ
リアＭΔ１のはハードウェア・未実装アドレスＭ２を発
生させ、書込め信号を出力すれば。
データはサブメモリ＃１のアドレスＭ２に直接記入され
ることになる。
ることになる。
このデータをアドレスエリアＭＡｎより読出す場合には
、１０領域ＭＩ○に＃１とＭＡｎを記入しておく。そし
て読出し信号を出力しアドレスエリアＭＡｎにおけるア
ドレスＭ２″を出力させれば、サブメモリ＃１のアドレ
スＭ２からデータが読出される。このようにしてアドレ
スエリアＭＡ２より入力したデータをアドレスエリアＭ
２′より出力することができる。したがって第４図にお
いてサブメモリ＃１に対し９例えばアドレスエリアＭＡ
Ｌに接続されたＣＰＵよりセルフチェックプログラムを
記入しておき、１０領域ＭＩＯにサブメモリ＃１とアド
レスエリアＭΔ２を記入しておけば、メモリ・セレクタ
２０によりこの■０領域ＭＩＯにサブメモリ＃１とアド
レスエリアＭＡ２を選択制御させれば、今度はハードウ
ェア未実装アドレスのアドレスエリアＭＡ２にセルフチ
ェックプログラムを発生させこのハードウェア未実装エ
リアＭΔ２でのプログラム動作等のセルフチェックがこ
のアドレスエリアＭΔ２に接続状態のＣＰＵに対し実行
できる。
、１０領域ＭＩ○に＃１とＭＡｎを記入しておく。そし
て読出し信号を出力しアドレスエリアＭＡｎにおけるア
ドレスＭ２″を出力させれば、サブメモリ＃１のアドレ
スＭ２からデータが読出される。このようにしてアドレ
スエリアＭＡ２より入力したデータをアドレスエリアＭ
２′より出力することができる。したがって第４図にお
いてサブメモリ＃１に対し９例えばアドレスエリアＭＡ
Ｌに接続されたＣＰＵよりセルフチェックプログラムを
記入しておき、１０領域ＭＩＯにサブメモリ＃１とアド
レスエリアＭΔ２を記入しておけば、メモリ・セレクタ
２０によりこの■０領域ＭＩＯにサブメモリ＃１とアド
レスエリアＭＡ２を選択制御させれば、今度はハードウ
ェア未実装アドレスのアドレスエリアＭＡ２にセルフチ
ェックプログラムを発生させこのハードウェア未実装エ
リアＭΔ２でのプログラム動作等のセルフチェックがこ
のアドレスエリアＭΔ２に接続状態のＣＰＵに対し実行
できる。
この場合１例えばサブメモリ＃１をＲＯＭで構成してあ
らかじめセルフチェックプログラムのような特定のデー
タを格納しておき、サブメモリ＃２、＃３−−−をＲＡ
Ｍで構成しこのＲＡＭにリード・ライトするように構成
することもできる。
らかじめセルフチェックプログラムのような特定のデー
タを格納しておき、サブメモリ＃２、＃３−−−をＲＡ
Ｍで構成しこのＲＡＭにリード・ライトするように構成
することもできる。
このように本発明では主メモリの容量を、きわめて簡単
に増大させることができる。主メモリのある領域からデ
ータを記入してこれを他の領域より読出すこともできる
。
に増大させることができる。主メモリのある領域からデ
ータを記入してこれを他の領域より読出すこともできる
。
第１図は本発明の概略図、第２図はその詳細図。
第３図はメモリ・セレクタの詳細図、第４図は本発明の
第２実施例である。 図中、１はメモリ・セレクタ、２はメモリ・セレクト制
御部、３はアドレス・セレクタ、４はセレクト・デコー
ダ、５はデータ・バッファ、６はセレクタを示す。
第２実施例である。 図中、１はメモリ・セレクタ、２はメモリ・セレクト制
御部、３はアドレス・セレクタ、４はセレクト・デコー
ダ、５はデータ・バッファ、６はセレクタを示す。
Claims (1)
- 複数のサブメモリと、該複数のサブメモリのうち１つを
選択する選択情報が記入されるｒｏ領領域サブメモリの
アドレスと対応したアドレスのアドレス領域を有する主
メモリと、複数のザブメモリより特定のサブメモリを選
択するメモリ・セレクタと、前記ＩＯ領領域ら出力され
たサブメモリ選択情報を前記メモリ・セレクタに出力す
るメモリ・セレクト制御部を備え、ザブメモリの１つが
選択されたとき主メモリの前記アドレス領域のアドレス
にもとづき該サブメモリと直接アクセスできるようにし
たことを特徴とするメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18401283A JPS6075947A (ja) | 1983-09-30 | 1983-09-30 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18401283A JPS6075947A (ja) | 1983-09-30 | 1983-09-30 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6075947A true JPS6075947A (ja) | 1985-04-30 |
Family
ID=16145784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18401283A Pending JPS6075947A (ja) | 1983-09-30 | 1983-09-30 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6075947A (ja) |
-
1983
- 1983-09-30 JP JP18401283A patent/JPS6075947A/ja active Pending
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